JPS59231833A - 半導体装置及びその製造法 - Google Patents
半導体装置及びその製造法Info
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- JPS59231833A JPS59231833A JP58105826A JP10582683A JPS59231833A JP S59231833 A JPS59231833 A JP S59231833A JP 58105826 A JP58105826 A JP 58105826A JP 10582683 A JP10582683 A JP 10582683A JP S59231833 A JPS59231833 A JP S59231833A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置における絶縁膜を利用し７を素子分
離技術に−する。
離技術に−する。
ｉｃ、ＬＳＩ等と呼ばれる半導体集積回路装置に２いて
は、半導体基体表面に互いに短気的に分離された多数の
半導体素子を形成する必要があり、その分離（アイソレ
ーション）手段としてＰｎ接合による分離方式及び半導
体酸化膜等の絶縁膜による分離方式が一般に行われてい
る。
は、半導体基体表面に互いに短気的に分離された多数の
半導体素子を形成する必要があり、その分離（アイソレ
ーション）手段としてＰｎ接合による分離方式及び半導
体酸化膜等の絶縁膜による分離方式が一般に行われてい
る。
Ｐｎ接合による分離方式では半導体基体表面の一部に基
体とは異なる導電型の不純物拡散領域を形成するもので
あるが、不純物が基板の横方向（平面方向）への拡散に
よる分Ａ粍領域の面積の増大や接合容量による寄生トラ
ンジスタ効果等の欠点がある。又絶縁膜による分離方式
では半導体基体内で素子の形成される領域の側面方向に
絶縁膜を形成することは困難であり、しｌえは半導体基
板の一部を深くエッチした凹陥部内側面にそって半導体
酸化による絶縁膜を形成する方法も提案されているが、
工数が多くなること、分離領域の面積か大きくなること
等の欠点はさけられない。殊に超高集損度を要求される
最近のＬＳＩにおいては在来の分離技術では上記の要求
に充分に対応できシーくなっている。
体とは異なる導電型の不純物拡散領域を形成するもので
あるが、不純物が基板の横方向（平面方向）への拡散に
よる分Ａ粍領域の面積の増大や接合容量による寄生トラ
ンジスタ効果等の欠点がある。又絶縁膜による分離方式
では半導体基体内で素子の形成される領域の側面方向に
絶縁膜を形成することは困難であり、しｌえは半導体基
板の一部を深くエッチした凹陥部内側面にそって半導体
酸化による絶縁膜を形成する方法も提案されているが、
工数が多くなること、分離領域の面積か大きくなること
等の欠点はさけられない。殊に超高集損度を要求される
最近のＬＳＩにおいては在来の分離技術では上記の要求
に充分に対応できシーくなっている。
〔発明の目的〕
本発明の目的は超高集積ＬＳＩに適合できる絶縁膜を用
いた素子分離技術を提供することにある。
いた素子分離技術を提供することにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通シである。
を簡単に説明すれば下記の通シである。
す碌わち、半導体基体内から酸素又は窒素をイオン打込
みによシ導入し所定の深さに形成された第１の絶縁膜と
この第１の絶縁膜に接続するように酸素又は窒素をイオ
ン打込みによシ尊入し縦方向に形成された第２の絶縁膜
を有し、第１の絶縁膜及び第２の絶縁膜により囲まれた
半導体領域内に半゛導体素子が形成されている半導体装
置であって、上記第１及び第２の絶縁膜は極めて薄く形
成することができることから超高集積の要求に応えるこ
とができ前記目的が達成できる。
みによシ導入し所定の深さに形成された第１の絶縁膜と
この第１の絶縁膜に接続するように酸素又は窒素をイオ
ン打込みによシ尊入し縦方向に形成された第２の絶縁膜
を有し、第１の絶縁膜及び第２の絶縁膜により囲まれた
半導体領域内に半゛導体素子が形成されている半導体装
置であって、上記第１及び第２の絶縁膜は極めて薄く形
成することができることから超高集積の要求に応えるこ
とができ前記目的が達成できる。
〔実施例１〕
第４図〜第６図は本発明の一実施例であって、絶縁分離
構造をもつ半導体装置の主要プロセスを工程断面図によ
って示ずものである。以下各工程に従って詳述する。
構造をもつ半導体装置の主要プロセスを工程断面図によ
って示ずものである。以下各工程に従って詳述する。
（１） ８ｉ半導体基板、例えばｎ型（又はＰ型）の
ｉ％ｔｉＥ抗８１ （シリコン）結晶ウエノ・１を用
意しその表面を鏡面研摩する。なおこの半導体基板は第
１図に示すように飼えばＰ型の高抵抗基板１のうえに８
ｉを０．１〜０．５μｍ程展０厚さにエピタキシャル成
長させてｎｍ５ｉ層２を形成したものであってもよい。
ｉ％ｔｉＥ抗８１ （シリコン）結晶ウエノ・１を用
意しその表面を鏡面研摩する。なおこの半導体基板は第
１図に示すように飼えばＰ型の高抵抗基板１のうえに８
ｉを０．１〜０．５μｍ程展０厚さにエピタキシャル成
長させてｎｍ５ｉ層２を形成したものであってもよい。
（２）基体全面にＯＸ （酸素）をイオン打込みを行
いその際打込みエネルギーを一定に保ち、次いでアニー
ル処理することによシ、基体表面よシ所定の深す（０，
１〜０．５μｍ ）ｌｃｓｉ と０２との化合物である
５ｉｎ２からなる第１の絶縁膜３を形成する（第２図）
。
いその際打込みエネルギーを一定に保ち、次いでアニー
ル処理することによシ、基体表面よシ所定の深す（０，
１〜０．５μｍ ）ｌｃｓｉ と０２との化合物である
５ｉｎ２からなる第１の絶縁膜３を形成する（第２図）
。
（３）基体表面にホトレジストのごとき光学耐食性樹脂
を塗布し、写真処理を行なって分離領域（アイソレーシ
ョン）となるべき部分の上のホトレジスト４を残し、他
の不要部を除去する（第３図）。
を塗布し、写真処理を行なって分離領域（アイソレーシ
ョン）となるべき部分の上のホトレジスト４を残し、他
の不要部を除去する（第３図）。
（４）全面に比較的低温条件で気相よシ化学生成した５
ｉｎ２膜５を堆積させる（第４図）。
ｉｎ２膜５を堆積させる（第４図）。
（５）有機浴剤を用いてホトレジストを溶解除去するこ
とによシホトレジスト上のＳｉｏ、膜を選択的に工■シ
除く（リフトオフ）ことによシ第５図に示すように狭い
開口部をもつＳｉｎ、マスク５が形成される。このとき
の開口部の幅ｄは０．１〜ｏ、５１ｉｒｋ程度である。
とによシホトレジスト上のＳｉｏ、膜を選択的に工■シ
除く（リフトオフ）ことによシ第５図に示すように狭い
開口部をもつＳｉｎ、マスク５が形成される。このとき
の開口部の幅ｄは０．１〜ｏ、５１ｉｒｋ程度である。
（６） 上記開口部を通して０２イオン打込みを行い
、その際打込エネルギを種々に段階的に変えることによ
シ深ざの異なるＳ ｉ ０２層をれ（み重ね第６図に示
すように開口部から基体内部の第１の絶縁膜３に接続す
る縦方向の第２の絶縁膜７を形成する。
、その際打込エネルギを種々に段階的に変えることによ
シ深ざの異なるＳ ｉ ０２層をれ（み重ね第６図に示
すように開口部から基体内部の第１の絶縁膜３に接続す
る縦方向の第２の絶縁膜７を形成する。
上記プロセスによって半導体基体内に基体表面から一定
の深さに形成された第１の絶に膜３と表面から第１の絶
縁膜に接続する縦方向の第２の絶縁膜７とによシ相互に
分離された半導体の島領域２ａ ｌ ２ｂ・・・が得ら
れる。これら島領域内に選択的に不純物拡散によシ半魯
体素子を形成するとともに各半導体素子の各電極に接続
する配線を形成することにニジ所要とする半導体巣積回
路装置（ＩＣ，Ｌｆ９Ｉ）を実現することかできる。
の深さに形成された第１の絶に膜３と表面から第１の絶
縁膜に接続する縦方向の第２の絶縁膜７とによシ相互に
分離された半導体の島領域２ａ ｌ ２ｂ・・・が得ら
れる。これら島領域内に選択的に不純物拡散によシ半魯
体素子を形成するとともに各半導体素子の各電極に接続
する配線を形成することにニジ所要とする半導体巣積回
路装置（ＩＣ，Ｌｆ９Ｉ）を実現することかできる。
第１３図は本発明の一つの実施レリであって、このよう
に分離された半導体島領域にバイポーラ半導体素子を形
成した場合、すなわち一つの島領域２ａ内にｎｐｎ）ラ
ンジスタを形成し、他の一つの島領域２ｂ内にＩＩＬ（
注入集、＠論理回路）を形成した場合の例を示すもので
ある。
に分離された半導体島領域にバイポーラ半導体素子を形
成した場合、すなわち一つの島領域２ａ内にｎｐｎ）ラ
ンジスタを形成し、他の一つの島領域２ｂ内にＩＩＬ（
注入集、＠論理回路）を形成した場合の例を示すもので
ある。
同図のうちｎｐｎ）ランジスタにおいて、８ａはｎ＋型
埋込層、９はコレクタ取出しのためのｎ＋皺層、１０は
同ベースとなるＰ型層、１１は同エミッタとなるｎ＋
型層であシ、表両に形成された絶縁膜１２の一部を懇開
して各領域に低抵抗接続する電極Ｃ，Ｂ、Ｅが設けられ
ている。
埋込層、９はコレクタ取出しのためのｎ＋皺層、１０は
同ベースとなるＰ型層、１１は同エミッタとなるｎ＋
型層であシ、表両に形成された絶縁膜１２の一部を懇開
して各領域に低抵抗接続する電極Ｃ，Ｂ、Ｅが設けられ
ている。
同図のうち、ＩＩＬにおいて、８ｂはｎ＋型埋込層、１
３はインジェクタとなるＰ型層、１４はインバータ（逆
ｎｐｎ）ランジスタ）のベースとなるＰ型層、１５は同
コレクタの一つであるｎ＋型層であｐ、これら領域に低
抵抗接続する電極■。ｊ 、Ｂ、Ｃ１、Ｃ，・・・が設
けられている。
３はインジェクタとなるＰ型層、１４はインバータ（逆
ｎｐｎ）ランジスタ）のベースとなるＰ型層、１５は同
コレクタの一つであるｎ＋型層であｐ、これら領域に低
抵抗接続する電極■。ｊ 、Ｂ、Ｃ１、Ｃ，・・・が設
けられている。
第１４図は本発明の他の一つの実施例であって、分離さ
れた半導体領域にＭＯ８累子素子成した場合、丁なわち
一つの島領域２ａ内にｎチャネルＭＯ８ＦＥＴを形成し
、他の一つの島領域２ｂ内にＰチャネルＭＯ８ＦＢＴ
ｙｔ影形成た場合の例を示すものである。
れた半導体領域にＭＯ８累子素子成した場合、丁なわち
一つの島領域２ａ内にｎチャネルＭＯ８ＦＥＴを形成し
、他の一つの島領域２ｂ内にＰチャネルＭＯ８ＦＢＴ
ｙｔ影形成た場合の例を示すものである。
これら島領域２ａ、２ｂにおいて、基体となる半導体層
の導電型がｎ型である場合、このうち領域２ａに対して
はＰ型の不純物イオン打込みによ、９Ｐ型ウエルが形成
され、このＰ型つェル内にｎ＋型選択拡散によりソース
、ドレイン領域１６が形成され、他方ウェルの形成され
ないｎ型層（２ｂ）内にＰ＋型選択拡散によシソ−スト
レイン領域１７が形成されている。ソース・ドレイン間
の半導体領域表面にば薄い絶縁膜を介してゲート電極Ｇ
が形成され、各ソース争ドレインには低抵抗接続する電
極Ｓ、Ｄが設けられている。
の導電型がｎ型である場合、このうち領域２ａに対して
はＰ型の不純物イオン打込みによ、９Ｐ型ウエルが形成
され、このＰ型つェル内にｎ＋型選択拡散によりソース
、ドレイン領域１６が形成され、他方ウェルの形成され
ないｎ型層（２ｂ）内にＰ＋型選択拡散によシソ−スト
レイン領域１７が形成されている。ソース・ドレイン間
の半導体領域表面にば薄い絶縁膜を介してゲート電極Ｇ
が形成され、各ソース争ドレインには低抵抗接続する電
極Ｓ、Ｄが設けられている。
〔実施例２〕
第７図〜第１２図は本発明の他の実施例である絶縁分離
構造をもつ半導体装置の主要プロセスを工程断面によっ
て示すもので以下各工程に従って述べる。
構造をもつ半導体装置の主要プロセスを工程断面によっ
て示すもので以下各工程に従って述べる。
（１） Ｓｉ 半導体基体（ウエノ・）１全面に０２
イオン打込みを行ない所定の深さく０．１〜０５岬）に
５ｉｎ２からなる第１の絶縁膜３を形成する。第１の絶
縁膜３よシ上の半導体層２の表面に熱酸化又はデポジッ
トによシ表面５ｉｎｔ膜１８を形成する（第７図）。
イオン打込みを行ない所定の深さく０．１〜０５岬）に
５ｉｎ２からなる第１の絶縁膜３を形成する。第１の絶
縁膜３よシ上の半導体層２の表面に熱酸化又はデポジッ
トによシ表面５ｉｎｔ膜１８を形成する（第７図）。
（２）表面５ＩＯ２１ｉ％１８上にホトレジストによる
マスク１９を形成する（第８図）。
マスク１９を形成する（第８図）。
（３Ｊ Ｈに”系エッチ液によシ表面に露出１−るＳ
ｉｎ。
ｉｎ。
膜ヲエンチする。このエッチの際にホトレジスト下の５
ｉｎ２かサイドエッチされる。このサイドエッチの幅ｄ
は０．１〜０．５μｍ程度である（第９図）。
ｉｎ２かサイドエッチされる。このサイドエッチの幅ｄ
は０．１〜０．５μｍ程度である（第９図）。
（４） 全面に比較的低温条件で気相よｐ化午生成し
たＳ ｒ Ｏ２膜２０を堆積（デポジット）させる（第
１０図）。
たＳ ｒ Ｏ２膜２０を堆積（デポジット）させる（第
１０図）。
（５）有機浴剤を用いてホトレジストマスク１９を酷刑
除去することによシ、ホトレジスト上の５ｉｎ２Ｎ ２
０ ヲ＞Ｌ択的に取υ除＜（リフトオフ）ことによυ第
１１図に示すように狭い開口部（ｄ＝０．１〜０５μｍ
１１）をもつＳｉＯ□マスクか形成される。
除去することによシ、ホトレジスト上の５ｉｎ２Ｎ ２
０ ヲ＞Ｌ択的に取υ除＜（リフトオフ）ことによυ第
１１図に示すように狭い開口部（ｄ＝０．１〜０５μｍ
１１）をもつＳｉＯ□マスクか形成される。
（６） 上記開口部を通して０２イオン打込みを行い
、その除打込みエネルギを権々に段階的に変えることに
よシ第１２図に示すように縦方向の第２の絶縁膜７か形
成される。
、その除打込みエネルギを権々に段階的に変えることに
よシ第１２図に示すように縦方向の第２の絶縁膜７か形
成される。
第１の絶縁族３及び第２の絶縁膜１によって分離された
半導体領域２ａ、２ｂ・・・に半導体素子を形成する態
については、実施列１で述べたごとくである。
半導体領域２ａ、２ｂ・・・に半導体素子を形成する態
については、実施列１で述べたごとくである。
以上実施ｆｌ；！ｌで述べた本発明によれば下記のよう
に作用効果が得られる。
に作用効果が得られる。
（１）素子間を底面部で分離する第１の絶縁族を不純物
イオン打込みにより形成するため、単結晶半導体層を褒
面部に残し、任意の深さで絶縁膜を形成することができ
る。打込み条件によっては表面層まで全体を絶縁化でき
る。
イオン打込みにより形成するため、単結晶半導体層を褒
面部に残し、任意の深さで絶縁膜を形成することができ
る。打込み条件によっては表面層まで全体を絶縁化でき
る。
（２）素子間を倶ｊ面部で分離する第２の絶縁膜を選択
的不純物イオン打込みによｐ形成するため極めて拭い分
離層厚ざで素子を形成することかで＠る。
的不純物イオン打込みによｐ形成するため極めて拭い分
離層厚ざで素子を形成することかで＠る。
（３）菓子間を底面の第１の絶縁膜により、１１；１而
を第２の絶縁族によシ分離する構造であるため完全な絶
縁分離ができ、Ｐ ｎ接合分離にくらべて回路の微細化
ができるとともに接合容量がなくなり容量増大化を防止
でき、したがって高速化が実現づ−る。
を第２の絶縁族によシ分離する構造であるため完全な絶
縁分離ができ、Ｐ ｎ接合分離にくらべて回路の微細化
ができるとともに接合容量がなくなり容量増大化を防止
でき、したがって高速化が実現づ−る。
（４）素子間の側面部を分離づ−るために不純物イオン
打込みエネルギを変えることによシ表面から任意の深さ
にわたって縦方向の絶縁膜な形成することができる。
打込みエネルギを変えることによシ表面から任意の深さ
にわたって縦方向の絶縁膜な形成することができる。
（５）素子間の側面部を分離するための不純物イオン打
込みのためのマスクにリフトオフ技術又はサイドエッチ
技術を利用することによシ、極めて狭い幅の開口部を形
成づ−ることかでき、したがって極めて狭い幅の絶縁膜
を形成することができる。
込みのためのマスクにリフトオフ技術又はサイドエッチ
技術を利用することによシ、極めて狭い幅の開口部を形
成づ−ることかでき、したがって極めて狭い幅の絶縁膜
を形成することができる。
（６）上記（１）〜（５ンによって極めて微細化され高
性能化されたＩＣ，ＬＳＩを提供つることができる。
性能化されたＩＣ，ＬＳＩを提供つることができる。
以上本発明にニジなされた発明を実施例にもとづき具体
的に説明したが本発明は上記実施例に限定されるもので
になく、その要旨を逸脱しない範囲で種々に変更可能で
あることはいうまでもない。
的に説明したが本発明は上記実施例に限定されるもので
になく、その要旨を逸脱しない範囲で種々に変更可能で
あることはいうまでもない。
たとえば、０２のイオン打込みによる絶縁膜を縦方向に
形成する際に、２回又は２回以上の打込み条件を変えて
打込んでもよい。又Ｓｉ半導体内に？３縁膜を形成する
ためのイオン打込み不純物として０２以外にＮ２を用い
、Ｓｉ −Ｎ化合物飼えば８ｉ、Ｎ、からなる絶縁膜を
形成してもよい。
形成する際に、２回又は２回以上の打込み条件を変えて
打込んでもよい。又Ｓｉ半導体内に？３縁膜を形成する
ためのイオン打込み不純物として０２以外にＮ２を用い
、Ｓｉ −Ｎ化合物飼えば８ｉ、Ｎ、からなる絶縁膜を
形成してもよい。
本発明は超高密度を要する半導体装置一般に適用できる
、すなわち、バイポーラＩＣ％ＭＯ８ＩＣ、バイポーラ
１ｖｉ０８ＩＣ（ＬＳＩ）に適用できる。
、すなわち、バイポーラＩＣ％ＭＯ８ＩＣ、バイポーラ
１ｖｉ０８ＩＣ（ＬＳＩ）に適用できる。
特に、本発明はパイボーラメ化り、微細化アナログ／デ
ジタル用ｉＣ（ＬＳ Ｉ ）に応用して有効である。
ジタル用ｉＣ（ＬＳ Ｉ ）に応用して有効である。
第１区１〜第６図は本発すｊの一実施例である半導体装
置の一部製造プロセスを示す工程断面図（第３図のみは
斜面断面図）である。 第７図〜第１２図は本発明の他の一実施例である半導体
装置の一部製造プロセスを示す工程断面図である。 第１３図及び蕗１４図は本発明のメミ施例である半導体
装置の完成時の形態を示Ｊ−断面図である。 １：８ｉ基板、２；Ｓｉ層、２ａ、２ｂ−半得体島領域
、３：第１の絶縁膜（Ｓｉｎｔ ）、４：ホトレジスト
、５：ＳｉＯ３膜、６：窓開部、７：落第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１１図 第１２図
置の一部製造プロセスを示す工程断面図（第３図のみは
斜面断面図）である。 第７図〜第１２図は本発明の他の一実施例である半導体
装置の一部製造プロセスを示す工程断面図である。 第１３図及び蕗１４図は本発明のメミ施例である半導体
装置の完成時の形態を示Ｊ−断面図である。 １：８ｉ基板、２；Ｓｉ層、２ａ、２ｂ−半得体島領域
、３：第１の絶縁膜（Ｓｉｎｔ ）、４：ホトレジスト
、５：ＳｉＯ３膜、６：窓開部、７：落第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１１図 第１２図
Claims (1)
- 【特許請求の範囲】 １、半嬶体基体内にぽ素又は窒素をイオン打込みに、ｌ
ニジ導入して所足の深さに形Ｍ、された第１の絶縁１反
と、上記半冶一体基体の表面から第１の絶縁膜に接続テ
るように酸巣又は窒素をイオン打込みによ、！ｌｌｌ導
入して縦方向に形成された第２の絶縁膜とを有し、これ
ら第１及び第２の絶縁膜によｐ囲まれた半４体領域内に
半導体素子か形成されていることを特徴とする半導体装
置。 ２、 シリコン半導体基体内に同じ強さのエネルギで酸
素（又は窒素）をイオン打込みにょシ導入して児体表面
より一定の深さにシリコン酸化物（又はシリコン屋化物
）からなる第１の絶縁膜を形成する工程、シリコン半導
体話体の表面に不純物不透過性のマスクン形威し、この
マスクの窓開部を通して基体内にエネルギを変えながら
酸素（又は窒素）をイオン打込みによや尋人して基体表
面から基体内の上記絶縁膜に接続される縦方向の第２の
絶縁膜を形成する工程及び上記第１の絶縁膜及び第２の
絶縁膜によって囲まれた半導体領域内に選択的不純物拡
散によシ半堺体素子を形成する工程とを包含する半導体
装置の製造法。 ３、上記不純物不透過性のマスクは半導体基板の上に形
成したマスク材にリフトオフ法又はサイドエッチ法によ
ル微小開ロ部をあけたものである特許請求の範囲第２項
に記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105826A JPS59231833A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105826A JPS59231833A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置及びその製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231833A true JPS59231833A (ja) | 1984-12-26 |
Family
ID=14417857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105826A Pending JPS59231833A (ja) | 1983-06-15 | 1983-06-15 | 半導体装置及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231833A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4997786A (en) * | 1986-06-13 | 1991-03-05 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having buried insulation layer separated by ditches |
-
1983
- 1983-06-15 JP JP58105826A patent/JPS59231833A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4997786A (en) * | 1986-06-13 | 1991-03-05 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having buried insulation layer separated by ditches |
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