JPH03263852A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03263852A JPH03263852A JP6339290A JP6339290A JPH03263852A JP H03263852 A JPH03263852 A JP H03263852A JP 6339290 A JP6339290 A JP 6339290A JP 6339290 A JP6339290 A JP 6339290A JP H03263852 A JPH03263852 A JP H03263852A
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern
- oxidation
- sidewall
- oxynitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims description 36
- 238000007254 oxidation reaction Methods 0.000 claims description 36
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 16
- 230000010354 integration Effects 0.000 abstract description 5
- 210000003323 beak Anatomy 0.000 abstract description 2
- 230000003078 antioxidant effect Effects 0.000 abstract 2
- 238000009792 diffusion process Methods 0.000 description 25
- 241000293849 Cordylanthus Species 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 241000894007 species Species 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に、チャ
ネルストンパを有するＭＯ３型トランジスタにおいて、
素子の動作速度の向上と、選択酸化（ＬＯＧＯ３酸化）
を行う際に問題となるバーズビークの抑制とを図ったも
のである。
ネルストンパを有するＭＯ３型トランジスタにおいて、
素子の動作速度の向上と、選択酸化（ＬＯＧＯ３酸化）
を行う際に問題となるバーズビークの抑制とを図ったも
のである。
従来のＭＯ３型トランジスタの製造方法としては、例え
ば、第３図（ａ）〜（ｄ）に示すようなものがある。
ば、第３図（ａ）〜（ｄ）に示すようなものがある。
即ち、薄い酸化シリコン膜２が積層された半導体基板１
上に、レジストパターン４を利用して耐酸化性膜パター
ンとしての窒化シリコン膜３を形成しく第３図（ａ）参
照）、レジストパターン４を除去した後に、窒化シリコ
ン膜３をマスクとしてイオン注入を行い、Ｐ“型のチャ
ネルストッパ用の拡散層５を形成する（第３図（ｂ）参
照）。
上に、レジストパターン４を利用して耐酸化性膜パター
ンとしての窒化シリコン膜３を形成しく第３図（ａ）参
照）、レジストパターン４を除去した後に、窒化シリコ
ン膜３をマスクとしてイオン注入を行い、Ｐ“型のチャ
ネルストッパ用の拡散層５を形成する（第３図（ｂ）参
照）。
そして、拡散層５が形成されたら、窒化シリコン膜３を
マスクとして選択酸化を行い、素子分離領域に厚い酸化
膜からなるＬＯＧＯ３膜６を形成しく第３図（Ｃ）参照
）、窒化シリコン膜３を除去した後に、ゲート酸化膜７
．ゲート電極８及びソース・ドレイン用の拡散層９，１
０を形成する（第３図（ｄ）参照）。
マスクとして選択酸化を行い、素子分離領域に厚い酸化
膜からなるＬＯＧＯ３膜６を形成しく第３図（Ｃ）参照
）、窒化シリコン膜３を除去した後に、ゲート酸化膜７
．ゲート電極８及びソース・ドレイン用の拡散層９，１
０を形成する（第３図（ｄ）参照）。
このようなＭＯ３型トランジスタの製造工程にあっては
、選択酸化を行う際に比較的大きなバーズビーク３ａが
発生してしまう（第３図（Ｃ）参照）ので、素子の集積
度が低く、また、チャネルストッパ用の拡散層５と、ソ
ース・ドレイン用の拡散層９，１０とが接触若しくは極
接近してしまうため、それら拡散層５及び拡散層９．１
０間に比較的大きな寄生容量が生じ、素子の動作速度が
低下してしまうという問題点がある。
、選択酸化を行う際に比較的大きなバーズビーク３ａが
発生してしまう（第３図（Ｃ）参照）ので、素子の集積
度が低く、また、チャネルストッパ用の拡散層５と、ソ
ース・ドレイン用の拡散層９，１０とが接触若しくは極
接近してしまうため、それら拡散層５及び拡散層９．１
０間に比較的大きな寄生容量が生じ、素子の動作速度が
低下してしまうという問題点がある。
本発明は、このような従来の技術が有する未解決の課題
に着目してなされたものであり、素子の高集積化の妨げ
となるバーズビークの低減と、素子の動作速度の向上と
が図られる半導体装置の製造方法を提供することを目的
とする。
に着目してなされたものであり、素子の高集積化の妨げ
となるバーズビークの低減と、素子の動作速度の向上と
が図られる半導体装置の製造方法を提供することを目的
とする。
［課題を解決するための手段］
上記目的を達成するために、本発明の半導体装置の製造
方法は、半導体基板上に耐酸化性膜パターンを形成する
工程と、前記半導体基板上にオキシナイトライド膜を形
成する工程と、前記オキシナイトライド膜を前記耐酸化
性膜パターンの側壁部分には残存させた状態で除去する
工程と、前記耐酸化性膜パターン及び前記オキシナイト
ライド膜をマスクとして前記半導体基板にイオンを注入
する工程と、前記耐酸化性膜パターン及び前記オキシナ
イトライド膜をマスクとして選択酸化を行う工程と、を
備えた。
方法は、半導体基板上に耐酸化性膜パターンを形成する
工程と、前記半導体基板上にオキシナイトライド膜を形
成する工程と、前記オキシナイトライド膜を前記耐酸化
性膜パターンの側壁部分には残存させた状態で除去する
工程と、前記耐酸化性膜パターン及び前記オキシナイト
ライド膜をマスクとして前記半導体基板にイオンを注入
する工程と、前記耐酸化性膜パターン及び前記オキシナ
イトライド膜をマスクとして選択酸化を行う工程と、を
備えた。
本発明にあっては、耐酸化性膜パターンと、この耐酸化
性膜パターンの側壁部分に残存したオキシナイトライｒ
′膜とをマスクとしてイオン注入を行うので、イオン注
入によって形成される拡散層は、素子領域となる耐酸化
性膜パターンから、残存したオキシナイトライド膜の分
だけ離れた位置に形成される。
性膜パターンの側壁部分に残存したオキシナイトライｒ
′膜とをマスクとしてイオン注入を行うので、イオン注
入によって形成される拡散層は、素子領域となる耐酸化
性膜パターンから、残存したオキシナイトライド膜の分
だけ離れた位置に形成される。
従って、耐酸化性膜パターンを除去した後に、例えばソ
ース・トレイン用の拡散層を形成しても、チャネルスト
ッパ用の拡散層とが接触してしまうようなことがない。
ース・トレイン用の拡散層を形成しても、チャネルスト
ッパ用の拡散層とが接触してしまうようなことがない。
また、オキシナイトライド膜中の酸化種の拡散速度は、
シリコン酸化膜中の拡散速度より小さいが、耐酸化膜の
拡散速度より大きい。従って、耐酸化性膜パターンと、
この耐酸化性膜パターンの側壁部分に残存したオキシナ
イトライド膜とをマスクとして選択酸化を行うと、オキ
シナイトライド膜の下側にはやや厚い酸化膜が形成され
るが、それ以上の水平方向への酸化はオキシナイトライ
ド膜によって妨げられるので、耐酸化性膜パターンの下
側には、厚い酸化膜はほとんど入り込んでこないから、
バーズビークは極小さくて済む。
シリコン酸化膜中の拡散速度より小さいが、耐酸化膜の
拡散速度より大きい。従って、耐酸化性膜パターンと、
この耐酸化性膜パターンの側壁部分に残存したオキシナ
イトライド膜とをマスクとして選択酸化を行うと、オキ
シナイトライド膜の下側にはやや厚い酸化膜が形成され
るが、それ以上の水平方向への酸化はオキシナイトライ
ド膜によって妨げられるので、耐酸化性膜パターンの下
側には、厚い酸化膜はほとんど入り込んでこないから、
バーズビークは極小さくて済む。
以下、この発明の実施例を図面に基づいて説明する。
第１図（ａ）乃至（ｆ）は、本発明の第１実施例を示す
図である。なお、上記従来の技術で説明した第３図と同
等の構成には、同し符号を付している。
図である。なお、上記従来の技術で説明した第３図と同
等の構成には、同し符号を付している。
先ず、表面にＭ厚５００Ａ程度の薄い酸化シリコン（Ｓ
ｉＯｚ）膜２が形成されたＰ型の半導体（シリコン：５
ｉ）ｌ板１に、レジストパターン４を用いて耐酸化性膜
パターンとしての窒化シリ：１７ （３１３Ｎ４）膜３
を形成しく第１図（ａ）参照）、次いで、レジストパタ
ーン４を除去した後の半導体基板１の表面全体を覆うよ
うに、オキシナイトライド（Ｓ １ｘＮｙ Ｏｚ ：
Ｘ、Ｙ、Ｚは整数）膜１１を、例えばＣＶＤ装置（図
示せず）等によって成長させる（第１図（ｂ）参照）。
ｉＯｚ）膜２が形成されたＰ型の半導体（シリコン：５
ｉ）ｌ板１に、レジストパターン４を用いて耐酸化性膜
パターンとしての窒化シリ：１７ （３１３Ｎ４）膜３
を形成しく第１図（ａ）参照）、次いで、レジストパタ
ーン４を除去した後の半導体基板１の表面全体を覆うよ
うに、オキシナイトライド（Ｓ １ｘＮｙ Ｏｚ ：
Ｘ、Ｙ、Ｚは整数）膜１１を、例えばＣＶＤ装置（図
示せず）等によって成長させる（第１図（ｂ）参照）。
なお、窒化シリコン膜３の膜厚が例えば１０００人程度
であれば、オキシナイトライド膜１１を７００Å以上成
長させることが望ましい。
であれば、オキシナイトライド膜１１を７００Å以上成
長させることが望ましい。
そして、オキシナイトライド】】を、例えばＲＩＥ等の
異方性エツチングにより窒化シリコン膜３の側壁部分に
は残存させた状態で除去して、いわゆるサイドウオール
Ｉｌａを形成する（第１図（Ｃ）参照）。
異方性エツチングにより窒化シリコン膜３の側壁部分に
は残存させた状態で除去して、いわゆるサイドウオール
Ｉｌａを形成する（第１図（Ｃ）参照）。
サイドウオールｌｌａが形成されたら、窒化シリコン膜
３及びサイドウオールｌｌａをマスクとして、半導体基
板１にボロンをイオン注入（加速エネルギ４０ＫｅＶ、
ドーズ量６ Ｘ １０ ｌ２ｃｍ−２）し、Ｐ゛型
のチャネルストッパ用の拡散層５を形成する（第１図（
ｄ）参照）。
３及びサイドウオールｌｌａをマスクとして、半導体基
板１にボロンをイオン注入（加速エネルギ４０ＫｅＶ、
ドーズ量６ Ｘ １０ ｌ２ｃｍ−２）し、Ｐ゛型
のチャネルストッパ用の拡散層５を形成する（第１図（
ｄ）参照）。
この場合、窒化シリコン膜３の側壁部分には、オキシナ
イトライドからなるサイドウオール１１ａが形成されて
いて、このサイドウオールｌｌａもイオンを注入する際
にマスクとして働くため、拡散層５は、素子領域となる
窒化シリコン膜３ｔこ覆われた部分から、水平方向に離
れた位置に形成されることになる。
イトライドからなるサイドウオール１１ａが形成されて
いて、このサイドウオールｌｌａもイオンを注入する際
にマスクとして働くため、拡散層５は、素子領域となる
窒化シリコン膜３ｔこ覆われた部分から、水平方向に離
れた位置に形成されることになる。
そして、このままの状態で選択酸化（ＬＯＣ○Ｓ酸化）
を行い、素子分離領域に、膜厚８０００Å程度の厚い酸
化膜からなるＬＯＧＯ３膜６を形成する（第１図（ｅ）
参照）。
を行い、素子分離領域に、膜厚８０００Å程度の厚い酸
化膜からなるＬＯＧＯ３膜６を形成する（第１図（ｅ）
参照）。
すると、サイドウオールＩｌａに覆われた部分の酸化速
度は、覆われていない部分の酸化速度よりは遅いが、窒
化シリコン膜３に覆われた部分よりも速いため、サイド
ウオール］、 １ ａの下側にはやや厚めの酸化膜が形
成されることになる。
度は、覆われていない部分の酸化速度よりは遅いが、窒
化シリコン膜３に覆われた部分よりも速いため、サイド
ウオール］、 １ ａの下側にはやや厚めの酸化膜が形
成されることになる。
しかし、それ以上の水平方向への酸化は、サイドウオー
ルｌｌａによって阻止されるため、窒化シリコン膜３の
下側には厚い酸化膜はほとんど入り込むことはできず、
その結果、バースビークはほとんど発生しない。
ルｌｌａによって阻止されるため、窒化シリコン膜３の
下側には厚い酸化膜はほとんど入り込むことはできず、
その結果、バースビークはほとんど発生しない。
従って、窒化シリコン膜３及びサイドウオール１１ａを
除去した後に、例えばゲート酸化膜７ゲート電極８及び
Ｎ１型のソース・トレイン用の拡散層９．１０を形成し
てＭＯＳ型のトランジスタを構成した場合（第１図（ｆ
）参照）、素子の集積度の向上が図られることになる。
除去した後に、例えばゲート酸化膜７ゲート電極８及び
Ｎ１型のソース・トレイン用の拡散層９．１０を形成し
てＭＯＳ型のトランジスタを構成した場合（第１図（ｆ
）参照）、素子の集積度の向上が図られることになる。
また、チャネルストッパ用の拡散層５は、上述したよう
に、素子領域である窒化シリコン膜３に覆われた部分か
ら離れた位置に形成されている、つまり、チャネルスト
ッパ用の拡散層５と、ソース・ドレイン用の拡散層９，
１０との接触等が防止されているので、それら拡散層５
及び９．１０間の寄生容量は極小さくなり、素子の動作
速度の向上も達成される。また、このような構成のトラ
ンジスタであれば、ソース・ドレイン用の拡散層９．１
０と、半導体基板１とのＰＮ接合耐圧も向上する。
に、素子領域である窒化シリコン膜３に覆われた部分か
ら離れた位置に形成されている、つまり、チャネルスト
ッパ用の拡散層５と、ソース・ドレイン用の拡散層９，
１０との接触等が防止されているので、それら拡散層５
及び９．１０間の寄生容量は極小さくなり、素子の動作
速度の向上も達成される。また、このような構成のトラ
ンジスタであれば、ソース・ドレイン用の拡散層９．１
０と、半導体基板１とのＰＮ接合耐圧も向上する。
第２図（ａ）〜（ｆ）は本発明の第２実施例を示す図で
ある。なお、上記第１実施例と同様の構成には同し符号
を付し、その重複する説明は省略する。
ある。なお、上記第１実施例と同様の構成には同し符号
を付し、その重複する説明は省略する。
即ち、本実施例は、窒化シリコン膜３を形成する際に、
薄い酸化シリコン膜２も同時にエツチングする（第２図
（ａ）参照）ことを除いては、上記第１実施例と同しで
ある。
薄い酸化シリコン膜２も同時にエツチングする（第２図
（ａ）参照）ことを除いては、上記第１実施例と同しで
ある。
このようにすると、サイドウオールｌｌａと半導体基板
１との間に酸化シリコン膜２が介在しないため（第２図
（Ｃ）参照）、選択酸化を行った際に、水平方向への酸
化をさらに抑制することができるから、バーズビークの
発生をより低減することができる。その他の作用効果は
、上記第１実施例と同等である。
１との間に酸化シリコン膜２が介在しないため（第２図
（Ｃ）参照）、選択酸化を行った際に、水平方向への酸
化をさらに抑制することができるから、バーズビークの
発生をより低減することができる。その他の作用効果は
、上記第１実施例と同等である。
（発明の効果］
以上説明したように、本発明によれば、オキシナイトラ
イドでサイドウオールを形成し、そのサイドウオールを
残存させた状態で、イオン注入と選択酸化とを行うよう
にしたため、バーズビークの発生を低減することができ
るから、素子の集積度が向上するし、また、チャネルス
トッパ用の拡散層が素子領域から離れた位置に形成され
るので、寄生容量が小さくなり、素子の動作速度が向上
するという効果が得られる。
イドでサイドウオールを形成し、そのサイドウオールを
残存させた状態で、イオン注入と選択酸化とを行うよう
にしたため、バーズビークの発生を低減することができ
るから、素子の集積度が向上するし、また、チャネルス
トッパ用の拡散層が素子領域から離れた位置に形成され
るので、寄生容量が小さくなり、素子の動作速度が向上
するという効果が得られる。
第１図（ａ）乃至（ｆ）は本発明の第１実施例の製造工
程を示す断面図、第２図（ａ）乃至（ｆ）は本発明の第
２実施例の製造工程を示す断面図、第３図（ａ）乃至（
ｄ）は従来の技術の製造工程を示す断面図である。 １・・・半導体基板、３・・・窒化シリコン膜（耐酸化
製膜パターン）、５・・・チャネルストッパ用の拡散層
、６・・・ＬＯＣＯ３膜、９．１０・・・ソース・ドレ
イン用の拡散層、１１・・・オキシナイトライド膜、１
１ａ・・・サイドウオール
程を示す断面図、第２図（ａ）乃至（ｆ）は本発明の第
２実施例の製造工程を示す断面図、第３図（ａ）乃至（
ｄ）は従来の技術の製造工程を示す断面図である。 １・・・半導体基板、３・・・窒化シリコン膜（耐酸化
製膜パターン）、５・・・チャネルストッパ用の拡散層
、６・・・ＬＯＣＯ３膜、９．１０・・・ソース・ドレ
イン用の拡散層、１１・・・オキシナイトライド膜、１
１ａ・・・サイドウオール
Claims (1)
- （１）半導体基板上に耐酸化性膜パターンを形成する工
程と、前記半導体基板上にオキシナイトライド膜を形成
する工程と、前記オキシナイトライド膜を前記耐酸化性
膜パターンの側壁部分には残存させた状態で除去する工
程と、前記耐酸化性膜パターン及び前記オキシナイトラ
イド膜をマスクとして前記半導体基板にイオンを注入す
る工程と、前記耐酸化性膜パターン及び前記オキシナイ
トライド膜をマスクとして選択酸化を行う工程と、を備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339290A JPH03263852A (ja) | 1990-03-14 | 1990-03-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6339290A JPH03263852A (ja) | 1990-03-14 | 1990-03-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03263852A true JPH03263852A (ja) | 1991-11-25 |
Family
ID=13227987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6339290A Pending JPH03263852A (ja) | 1990-03-14 | 1990-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03263852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841171A (en) * | 1996-05-08 | 1998-11-24 | Mitsubishi Denki Kabushiki Kaisha | SOI Semiconductor devices |
-
1990
- 1990-03-14 JP JP6339290A patent/JPH03263852A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841171A (en) * | 1996-05-08 | 1998-11-24 | Mitsubishi Denki Kabushiki Kaisha | SOI Semiconductor devices |
| US6096583A (en) * | 1996-05-08 | 2000-08-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5391907A (en) | Semiconductor device with buried inverse T-type field region | |
| JPH07202187A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS60106142A (ja) | 半導体素子の製造方法 | |
| JPH03263852A (ja) | 半導体装置の製造方法 | |
| JP2968078B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0855906A (ja) | 半導体素子の隔離方法 | |
| JP2793141B2 (ja) | トレンチ素子分離膜を有する半導体装置の製造方法 | |
| JPH11163163A (ja) | 半導体装置の製造方法 | |
| JP2745640B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP3921762B2 (ja) | 半導体装置の製造方法 | |
| KR0143709B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JPH027558A (ja) | 半導体装置およびその製造方法 | |
| JPH0621047A (ja) | 半導体装置及びその製造方法 | |
| JP3142303B2 (ja) | 高速バイポーラトランジスタの製造方法 | |
| JPS6140145B2 (ja) | ||
| JP3848782B2 (ja) | 半導体装置の製造方法 | |
| JPH03181136A (ja) | 半導体装置の製造方法 | |
| JPS62248236A (ja) | 半導体装置の製造方法 | |
| JPH03244135A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPS59231833A (ja) | 半導体装置及びその製造法 | |
| JPS6347982A (ja) | 半導体装置 | |
| JPH03222480A (ja) | 半導体装置およびその製造方法 | |
| JPS63153862A (ja) | 半導体装置の製造方法 | |
| JPH04206826A (ja) | Ｍｏｓ型半導体装置の製造方法 |