JPH04206826A - Ｍｏｓ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は超集積回路装置、いわゆるＶＬＳＩの高集積化
を進める上で必要な微細化された素子分離層を有するＭ
ＯＳ型半導体装置の製造方法に関する。

従来の技術 ＶＬＳ　Ｉにおいて、素子の高集積化のために微細化可
能な素子分離技術の重要性はますます増している。しか
しながら長方形の絶縁膜（以下長方形型絶縁膜と称する
）をマスクとした選択的な熱酸化による素子分離形成に
おいて（よ　絶縁膜の下に長いバーズビークが形成され
るためマスク指定のチャネル幅と素子特性に関する実行
チャネル幅が異なり、さらに絶縁膜をマスクとしてイオ
ン注入したチャネルストップ用の不純物が拡散して実行
チャネル幅の領域まで拡がりナロー効果を示すことが問
題となっている。またリーク電流の原因となる絶縁膜の
端へのストレスの問題があげられる。これら問題点を制
御性の良い容易な製造工程で解決することが重要な課題
とされていたこれらの問題を解決するために種々の製造
工程が提案されている。以下（１）コーナ一部のストレ
ス、（２）長いバーズビークの入り込みに生じるマスク
の指定領域と素子特性に関わる実行チャネル幅領域の差
異と、不純物拡散によるナロー効果、（３）製造工程の
容易性と制御性の３点から説明する。

第３図（ａ）、　（ｂ）に従来の長方形型絶縁膜をマス
クとして用いた場合の素子分離技術のシュミレーション
結果を示す。これらの図において、　１はシリコン基板
（Ｐ型）、１０は素子分離領域１２は長方形型絶縁膜で
あり、マスク指定のチャネル幅は０゜５μｍである。同
図（ａ）は不純物分布を示しており、図中光で囲んだ数
字はボロンの濃度分布を示している。また同図（ｂ）は
ストレス分布を示しており、図中光で囲んだ数字はスト
レス分布を示している。

第４図（ａ）、　（ｂ）は第３図に比べて長方形型絶縁
膜マスクの膜厚を厚くした場合のシミュレーション結果
を示している。マスク指定のチャネル幅は０５μｍであ
る。同図（２）は不純物分布を示しており、図中光で囲
んだ数字はボロンの濃度分布を示している。また同図（
ｂ）はストレス分布を示しており、図中光で囲んだ数字
はストレス分布を示している。

さらに　第１７回　カンファレンス　オン　ソリッド　
スティソ　デバイスイズ　アンド　マテリアルズ　１９
８５（１７ｔｈ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　５ｏｌ
ｉｃｌ　５ｔａｔｅｓＤｅｖｉｃｅｓ　ａｎｃｌ　Ｍａ
ｔｅｒｉａｌｓ、　Ｔｏｋｙｏ、　１９８５）　Ｅｘｔ
ｅｎｄｅｄ　Ａｂｓｔｒａｃｔｓ　ｐｐ、　　３３７−
３４０にに、Ｎｏｊｉｒｉ等が提案した従来のＭＯＳ型
半導体装置の製造工程（Ｏ８ＥＬＯプロセス）の工程図
を第５図（ａ）〜（ｅ）に示−Ｊ％まず第５図（ａ）に
示すよう（、−シリコン基板（Ｐ型）１の上にシリコン
酸化膜２を５０ｎｍ形成した後窒化膜１３を１５０ｎｍ
堆積し　その上にシリコン酸化膜４を３００ｎｍ堆積す
る。その後チャネル幅領域にフォトレジスト 同図（ｂ）に示すようニ３０〜ｌｏＯｎｍの窒化膜１３
ａを堆積した後全面にシリコン酸化膜４ａを堆積する。

次に同図（Ｃ）に示すように　エツチングによってオフ
セット窒化膜１４とシリコン酸化膜４ａを自己整合的に
形成した後、ボロンをイオン注入して高濃度Ｐ１領域を
形成する。次に同図（（］）に示すように　フッ酸によ
ってシリコン酸化膜４、　４ａを除去する。

この工程でオフセット窒化膜１４が自己整合的に形成さ
れる。最後に同図（ｅ）に示すように　選択的熱酸化に
よって素子分離領域１０を形成する。この製造方法によ
って、長いバーズビークの入り込みにより生じるマスク
の指定領域と素子特性に関わる実行チャネル幅領域の差
異と、不純物拡散によるナロー効果がある程度改善され
ている。

発明が解決しようとする課題 しかしながら第４図に示した構造では以下のような課題
がある。バーズビーク長を抑制するために長方形型絶縁
膜マスク１２の膜厚を厚くしている方丈　このた嵌　長
方形型絶縁膜マスク１２の膜厚が薄い場合の第３図（ｂ
）に示ずストレス分布に比へて、第４図（ｂ）において
は長方形型絶縁膜マスク１２の端に多大のストレスが発
生している。さらは　不純物分布の実行チャネル幅領域
への拡散においても、第３図（ａ）、第４図（ａ）の比
較から改善されていないことかわかる。また多少抑制さ
れている力＼　バーズビークの入り込みによりマスク指
定のチャネル幅と実行チャネル幅に差異が生じている。

また第５図（ａ）〜（ｅ）に示した製造方法により形成
された構造では以下のような課題がある。第５図（ｂ）
に示す窒化膜１３ａはシリコン基板１に直接堆積してい
る。このシリコン基板１に直接形成したオフセット窒化
膜１４もマスクの一部として使用して素子分離領域１０
形成のための熱酸化を行っている。このことにより、オ
フゼット窒化膜１４の下には多大のストレスか発生する
。そのうえ、第５図（ｅ）に示すように　オフセット窒
化膜１４はＬ字型をしている。このことにより熱酸化時
にＬ字型のコーナ一部にストレスの集中が起こる。さら
に第５図（ｂ）、　（ｃ）の製造工程において、オフセ
ット窒化膜１４を形成するためにシリコン酸化膜４ａと
窒化膜１３ａをドライエツチングしている。このときシ
リコン酸化膜４ａと窒化膜１３ａのエツチングの選択比
かほぼ５であるのに対し　シリコン基板１と窒化膜＋３
ａのエツチング選択比はほぼ１であることから、窒化膜
１３ａのるのエツチングの制御は困難である。

またオフセット窒化膜１４を形成するために製造工程が
複雑になっている。このように上記従来の構成では多く
の課題を有してい旭 本発明は上記の従来の課題を解決するもので、コーナ一
部のストレス増大を抑制するとともにマスクのチャネル
幅と実行チャネル幅の差異を抑制しなからナロー効果を
抑制することのできる素子分離方法に関するＭＯＳ型半
導体装置の製造方法を提供することを目的とする。

課題を解決するだめの手段 この目的を達成するために本発明のＭＯＳ型半導体装置
の製造方法は　一導電型の半導体基板の上にシリコン酸
化膜を全面に形成した後、第１の絶縁膜をシリコン酸化
膜の上全面に堆積Ｌ　　第２の絶縁膜を第１の絶縁膜の
上全面に堆積する第１の工程と、フォトレジスト 絶縁膜と、第１の絶縁膜の一部を選択的にエツチングし
て凸部を形成する第２の工程と、フォトレジスト 一ト全面に第３の絶縁膜を堆積する第３の工程と、、　
　第３の絶縁膜をエツチングして凸部の側面を覆う第３
の絶縁膜を形成する第４の工程と、第２および第３の絶
縁膜をマスクとして第１の絶縁膜をエツチングした後、
第２および第３の絶縁膜を除去して凸型の第１の絶縁膜
（以下凸型絶縁膜と称する）を形成する第５の工程と、
凸型絶縁膜をマスクとして素子分離酸化を行う第６の工
程とを備えた構成を有している。

また本発明は　一導電型の半導体基板の上にシリコン酸
化膜を全面に形成した後、絶縁膜をシリコン酸化膜の上
全面に堆積する工程と、フォトレジストをマスクとして
絶縁膜をエツチングして絶縁膜の上面が下面より狭く、
側壁に傾斜を持ち左右対称な台形型の絶縁膜を形成する
工程と、絶縁膜をマスクとして素子分離酸化を行う工程
とを備えた構成を有している。

作用 この構成によって、容易なプロセスでコーナー部分のス
トレスを増大させることなくバーズビークのマスクのチ
ャネル幅への入り込みを抑制することかでき、マスクの
チャネル幅と実行チャネル幅の差異を制御することがで
きる。さらにこの構成によって、シリコン基板と同一導
電型のイオン注入を行った不純物か実行ヂャネル領域に
拡散するのを抑制し　リーロー効果を改善することがで
きる。

実施例 以下本発明の１実施例について、図面を参照しながら説
明する。

（実施例１） 第１図（ａ）〜（ｄ）は本発明の一実施例におけるＭＯ
Ｓ型半導体装置の製造方法の工程図である。例としてｎ
チャンネルＭ．ＯＳ）ランジスタについて説明する。ま
釈　最１図（ａ）に示すよう（二　Ｐ型の（１００）面
を有するシリコン基板１の」−にシリコン酸化膜２を１
．Ｏｎｍ形成した後、シリコン酸化膜２の上に絶縁膜３
を０．１６μｍ堆積し　さらに絶縁膜３の」二にシリコ
ン酸化膜４を５０ｎｍ堆積した（洗　フォトレシスト５
を所定の領域に形成する。その後フォトレジスト５をマ
スクとしてシリコン酸化膜４をエツチングする。次に同
図（ｂ）に示すよう置　フォトレジスト５およびシリコ
ン酸化膜４をマスクとして絶縁膜３を０．１１μｍエツ
チングして絶縁膜３に凸部６を形成する。この凸部６の
幅か形成したいチャネル幅であり、　この工程が本実施
例の第１のポイントである。次に同図（Ｃ）に示すよう
に　シリコン基板１の全面に絶縁膜（例えは８００℃以
上でＣＶＤ法により形成したＨＴ○膜など）を堆積した
後に　エツチングにより凸部６の両側壁に所望の膜厚に
なるように側壁絶縁膜７を自己整合的に形成する。形成
された側壁絶縁膜７の幅をＬｓ、例えば０．２μｍとす
る。ストレスの増大を抑制しながら、このＬｓの間でバ
ーズビークの入り込みを抑制する。これが本実施例の第
２のポイントである。さら（ミ　凸部６の上部のシリコ
ン酸化膜４と側壁絶縁膜７をマスクとして絶縁膜３とシ
リコン酸化膜２をエツチングし　凸型絶縁膜６ａを形成
する。その後、凸型絶縁膜６ａと側壁絶縁膜７をマスク
として、　ドーズ量２．Ｏｘ　１０”ｃｍ−２のボロン
を注入角度０度、エネルギー８０ｋｅｖでイオン注入し
　高濃度Ｐ゛領域を形成する。これが本実施例の第３の
ポイントである。次に同図（ｄ）に示すように　シリコ
ン酸化膜４および側壁絶縁膜７をフッ酸で除去した後、
凸型絶縁膜６ａをマスクとして１０００℃、７０分間パ
イロ酸化を行しく　素子分割領域１０を形成する。

酸化によって形成されるバーズビークは凸型絶縁膜６ａ
の膜厚の薄い部分で抑制されてマスクのチャネル幅領域
への入り込みを抑制することができ、素子分離領域１０
の端のストレスを増大させることなしに実行チャネル幅
を制御することができる。

またこのときナロー効果の原因となるパイロ酸化による
高濃度Ｐ゛領域がマスクのチャネル幅領域に大きく回り
込むことを抑制することができる。

次に凸型絶縁膜６ａを除去した後、従来と同じ方法によ
りＭＯＳトランジスタを形成する。

以上のように本実施例によれば　コーナ一部分へのスト
レスの増大を抑制しながらバーズビークの入り込みを抑
制し　マスクのチャネル幅と実行チャネル幅の差異を容
易な製造技術で制御することができる。また絶縁膜の形
状効果によりイオン注入した不純物が実行チャネル領域
に拡散するのを抑制し　ナロー効果を改善することがで
きる。

（実施例２） 第２図（ａ）〜（Ｃ）は本発明の他の実施例における半
導体装置の製造方法の工程図である。例としｎチャンネ
ルＭＯＳ＋−ランジスタについて説明する。

まず第２図（ａ）に示すように　Ｐ型の（１００）面を
有するシリコン基板１の上にシリコン酸化膜２を１０ｎ
ｍ形成し　このシリコン酸化膜２の上に絶縁膜３を０．
１６μｍ堆積した後、フォトレジスト５を所定の領域に
形成する。このフォトレジスト５の幅が形成したいチャ
ネル幅であり、本実施例の第１のポイントである。次に
同図（ｂ）に示すように　フォトレジスト５をマスクと
し　エツチング中の側壁保護膜の堆積を制御することに
よりテーパー角度を制御する異方性エツチングにより、
絶縁膜３に」二面が下面より短く側壁に所望の傾斜を持
つ左右対称な台形型絶縁膜１１を形成する。側壁の傾斜
を＝１３− 斜辺と見た直角三角形の底辺をＬｓ、例えば０．１ｕｍ
とする。このＬｓの間でバーズビークの入り込みを抑制
する。これが本実施例の第２のポイントである。次に同
図（Ｃ）に示すように　シリコン酸化膜２除去した後、
台形絶縁膜１１をマスクとして、　ドーズ量２．　Ｏｘ
　１０１３ｃｍ−２のボロン８を注入角度０度、エネル
ギー８０ｋｅｖでイオン注入し　高濃度Ｐ゛領域を形成
する。これが本実施例の第３のポイントである。さらに
　台形型絶縁膜］１をマスクとして１０００℃、７０分
間パイロ酸化を行し＼　素子分離領域１０を形成する。

酸化によって形成されるバーズビークは台形型絶縁膜１
１の傾斜部で抑制され　マスクのチャネル幅領域への入
り込みを抑制することができ、実行チャネル幅を制御す
ることができる。

またこのときナロー効果の原因となるパイロ酸化による
高濃度Ｐ゛領域がマスクのチャネル幅領域に大きく回り
込むことを抑制することができる。

次に台形絶縁膜１１を除去した後、従来と同じ方法によ
りＭＯＳ）ランジスタを形成する。

以上のように本実施例によれば　コーナ一部分−１４＝ へのストレスの増大を抑制しながらバーズビークの入り
込みを抑制し　マスクのチャネル幅と実行チャネル幅の
差異を容易な製造技術で制御することができる。また絶
縁膜の形状効果によりイオン注入した不純物が実行チャ
ネル領域に拡散するのを抑制し　ナロー効果を改善する
ことかできる。

発明の効果 以上のように本発明によれ（′！、酸化によって形成さ
れるバーズビークかマスクのチャネル幅領域へ入り込む
ことを抑制でき、素子分離領域に端のストレスを増大さ
せることなしにマスク指定のチャネル幅と素子特性に関
わる実行チャネル幅の差異を制御することができる。

またこのときナロー効果の原因となるイオン注入した不
純物がマスクのチャネル幅領域に大きく回り込むことを
抑制することができる。

このように本発明のＭＯＳ型半導体装置の製造方法１１
ＶＬｓＩの高集積化を進める上で必要な微細化された素
子分離層を形成する必要不可欠な製造方法であり、その
工業的価値は極めて高い。

【図面の簡単な説明】

［１図（ａ）〜（ｄ）は本発明の一実施例におけるＭＯ
Ｓ型半導体装置の製造方法の工程諷　第２図（ａ）〜（
ｃ）は本発明の他の実施例における半導体装置１よ の製造方法の工程医　第３図（ａ）、　（ｂ）に従来の
長方形型絶縁膜をマスクとして用いた場合の素子分離技
術のシミュレーション結果を示ず医　第４図（ａ）、（
ｂ）は第３図に比べて長方形型絶縁膜マスクの膜厚を厚
くした場合のシミュレーション結果を示す久　第５図（
ａ）〜（ｅ）は従来のＭＯＳ型半導体装置の製造工程図
である。 １・・・・シリコン基板（半導体基板）、　２・・・・
シリコン酸化風　３・・・・第１の絶縁膜　４・・・・
第２絶縁月久　５・・・・フォー・レジスト、　６・・
・・凸部、　６ａ・・・・凸型絶縁膜（凸型の第１の絶
縁膜）、７・・・・側壁絶縁膜（凸部の側面を覆う第３
の絶縁膜）。 代理人の氏名　弁理士　小鍜冶　明　ほか２名Ｃつ〜　
　　　　＼ 囚　　　　　　　　　　　　　　　灯 ペ　　　ゝ ｂ　　　　　　　　　　　５ （］ −リ υ〕　　　　　　　　　　　　　　　　　　　ｒ１Ｃ々 ０）　　　　、

Claims (3)

【特許請求の範囲】
1. （１）一導電型の半導体基板の上にシリコン酸化膜を全
   面に形成した後、第１の絶縁膜を前記シリコン酸化膜の
   上全面に堆積し、第２の絶縁膜を前記第１の絶縁膜の上
   全面に堆積する第１の工程と、フォトレジストをマスク
   として前記第２の絶縁膜と、前記第１の絶縁膜の一部を
   選択的にエッチングして凸部を形成する第２の工程と、
   フォトレジストを除去した後、前記第１および前記第２
   の絶縁膜の上全面に第３の絶縁膜を堆積する第３の工程
   と、前記第３の絶縁膜をエッチングして前記凸部の側面
   を覆う第３の絶縁膜を形成する第４の工程と、前記第２
   および第３の絶縁膜をマスクとして前記第１の絶縁膜を
   エッチングした後、前記第２および第３の絶縁膜を除去
   して凸型の第１の絶縁膜を形成する第５の工程と、前記
   凸型の第１の絶縁膜をマスクとして素子分離酸化を行う
   第６の工程とを備えたＭＯＳ型半導体装置の製造方法。
2. （２）請求項１記載の第５の工程に代えて、第２および
   第３の絶縁膜をマスクとして第１の絶縁膜をエッチング
   した後、凸部と第３の絶縁膜とをマスクとして半導体基
   板と同一導電型の不純物をイオン注入し、その後前記第
   ２および第３の絶縁膜を除去して凸型の第１の絶縁膜を
   形成する工程を行う請求項１記載のＭＯＳ型半導体装置
   の製造方法。
3. （３）一導電型の半導体基板の上にシリコン酸化膜を全
   面に形成した後、絶縁膜を前記シリコン酸化膜の上全面
   に堆積する工程と、フォトレジストをマスクとして前記
   絶縁膜をエッチングし、前記絶縁膜の上面が下面より狭
   く、側壁に傾斜を持ち左右対称な台形型の絶縁膜を形成
   する工程と、前記絶縁膜をマスクとして素子分離酸化を
   行う工程とを備えたＭＯＳ型半導体装置の製造方法。（
   ４）台形型の絶縁膜をマスクとして半導体基板と同一導
   電型の不純物をイオン注入した後素子分離酸化を行う請
   求項３記載のＭＯＳ型半導体装置の製造方法。