JPH03244135A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH03244135A JPH03244135A JP2039676A JP3967690A JPH03244135A JP H03244135 A JPH03244135 A JP H03244135A JP 2039676 A JP2039676 A JP 2039676A JP 3967690 A JP3967690 A JP 3967690A JP H03244135 A JPH03244135 A JP H03244135A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ポリシリコンゲート下にソース領域側から注
入イオンを横方向へ熱拡散させて形成する低濃度チャン
ネル領域を備えたＭＯＳトランジスタ（Ｌａｔｅｒａｌ
Ｄｉｆｆｕｓｅｄの頭文字をとりＬＤＭＯ８トランジ
スタと呼ばれている）の製造方法に関する。
入イオンを横方向へ熱拡散させて形成する低濃度チャン
ネル領域を備えたＭＯＳトランジスタ（Ｌａｔｅｒａｌ
Ｄｉｆｆｕｓｅｄの頭文字をとりＬＤＭＯ８トランジ
スタと呼ばれている）の製造方法に関する。
第３図は従来のこの種ＬＤＭＯＳトランジスタの一例の
構造を示す。
構造を示す。
図において、１はＰ−シリコン基板、２はフィールド酸
化膜、３はゲート酸化膜、４はポリシリースコンタクト
領域、９はＣＶＤ酸化膜、１０はＡｌ配線、１１は保護
膜である。
化膜、３はゲート酸化膜、４はポリシリースコンタクト
領域、９はＣＶＤ酸化膜、１０はＡｌ配線、１１は保護
膜である。
従来のＬＤＭＯ８トランジスタでは、ソース領域側にポ
リシリコンゲート４のエッチを利用しセルファライン法
によりイオン注入し、横方向へ熱拡散させてポリシリコ
ンゲート４下の途中まで広がる低濃度のＮ−ＴＵＢ領域
を形成し、さらに、同一のポリシリコンゲート４のエツ
ジを利用してソース・ドレイン領域にセルファライン法
によりイオン注入し、アニールして高濃度のソース・ド
レイン領域７ｂ、７ａを形成する方法が採られてきた。
リシリコンゲート４のエッチを利用しセルファライン法
によりイオン注入し、横方向へ熱拡散させてポリシリコ
ンゲート４下の途中まで広がる低濃度のＮ−ＴＵＢ領域
を形成し、さらに、同一のポリシリコンゲート４のエツ
ジを利用してソース・ドレイン領域にセルファライン法
によりイオン注入し、アニールして高濃度のソース・ド
レイン領域７ｂ、７ａを形成する方法が採られてきた。
従来のＬＤＭＯ−Ｓトランジスタの製造方法では、低濃
度ＴＵＢ領域形成の高温熱処理に多大の時間を要し、そ
のうえ、ポリシリコンゲート４の特性を著しく劣化させ
るという問題があった。
度ＴＵＢ領域形成の高温熱処理に多大の時間を要し、そ
のうえ、ポリシリコンゲート４の特性を著しく劣化させ
るという問題があった。
また、ソース・ドレイン領域形成時には、パンチスルー
耐性を確保するため、極力熱処理を少なくするよう細心
の注意を払う必要があった。
耐性を確保するため、極力熱処理を少なくするよう細心
の注意を払う必要があった。
特に、Ｐ型ＬＤＭＯＳトランジスタの場合には、Ｎ型で
ソースを形成する際に用いるひ素イオンに相当するよう
な拡散係数の小さい元素がないため、パンチスルー耐性
の確保により細心な注意が必要である。
ソースを形成する際に用いるひ素イオンに相当するよう
な拡散係数の小さい元素がないため、パンチスルー耐性
の確保により細心な注意が必要である。
本発明は上記の問題を解消するためになされたもので、
ＬＤＭＯ８ｈランジスタを、特性を損うことな〈従来よ
り容易に製造することのできる製造方法を提供すること
を目的とする。
ＬＤＭＯ８ｈランジスタを、特性を損うことな〈従来よ
り容易に製造することのできる製造方法を提供すること
を目的とする。
本発明の製造方法は、ソース領域側にポリシリコンゲー
トのエツジを利用してセルファライン法によりイオン注
入し、横方向へ熱拡散させてポリシリコンゲート下の途
中まで広がる低濃度のＴＵＢ領域を形成した後、ポリシ
リコンゲートのソース・ドレイン側の側壁にサイドスペ
ーサーと呼ばれるＣＶＤ酸化膜を設け、ソース・ドレイ
ン領域へ上記サイドスペーサーのエッチを利用してセル
ファライン法によりイオン注入し、アニールして高濃度
ソース・ドレイン領域を形成する方法である。
トのエツジを利用してセルファライン法によりイオン注
入し、横方向へ熱拡散させてポリシリコンゲート下の途
中まで広がる低濃度のＴＵＢ領域を形成した後、ポリシ
リコンゲートのソース・ドレイン側の側壁にサイドスペ
ーサーと呼ばれるＣＶＤ酸化膜を設け、ソース・ドレイ
ン領域へ上記サイドスペーサーのエッチを利用してセル
ファライン法によりイオン注入し、アニールして高濃度
ソース・ドレイン領域を形成する方法である。
第１図は本発明の製造方法によるＬＤＭＯＳトランジス
タの一例の構造を示し、第２図（ａ）、 （ｂ）の本発
明の製造方法を示す。
タの一例の構造を示し、第２図（ａ）、 （ｂ）の本発
明の製造方法を示す。
図において第３図と同一の符号は同一または相当する部
分を示し、６はポリシリコンゲート４のソース・ドレイ
ン側の側壁に設けたサイドスペーサーと呼ばれるＣＶＤ
酸化膜である。
分を示し、６はポリシリコンゲート４のソース・ドレイ
ン側の側壁に設けたサイドスペーサーと呼ばれるＣＶＤ
酸化膜である。
以下、本発明の製造方法について説明する。
Ｐ−シリコン基板１表面にフィールド酸化膜２゜ゲート
酸化膜３を形成し、その上にポリシリコンを堆積し、パ
ターニングしてポリシリコンゲート４を形成する。
酸化膜３を形成し、その上にポリシリコンを堆積し、パ
ターニングしてポリシリコンゲート４を形成する。
次に、フォトレジストを塗布し、ソース領域側に、イオ
ン注入の際ポリシリコンゲート４のソース領域側のエツ
ジによりセルファラインされるように該エツジ部が露出
する大きさの開口を設け、イオン注入し、横方向へ熱拡
散させてＮ−ＴＵＢ領域５を形成する〔第２図（ａ）〕
。
ン注入の際ポリシリコンゲート４のソース領域側のエツ
ジによりセルファラインされるように該エツジ部が露出
する大きさの開口を設け、イオン注入し、横方向へ熱拡
散させてＮ−ＴＵＢ領域５を形成する〔第２図（ａ）〕
。
上記までの工程は従来と同じである。
次ニ、表面ニ厚す１０００Å〜３０００Ａ程度ノＣｖＤ
酸化膜を堆積し、異方性ドライエツチングにより、ポリ
シリコンゲート４のソース・トレイン側の側壁にサイド
スペーサー６を残し、その他の部分のＣＶＤ酸化膜を除
去し、フォトレジストを塗布し、ソース領域、ドレイン
領域にそれぞれサイドスペーサー６のエツジが露出する
大きさの開口を設け、イオン注入し、続いて、フォトレ
ジストをマスクとしてＮ″−ソースコンタクト領域８ヘ
イオン注入し、熱処理してＰ＋ ドレイン領域７ａ、Ｐ
＋ソース領域７ｂ、Ｎ＋ソースコンタクト領域８を形成
する〔第２図（ｂ）〕。
酸化膜を堆積し、異方性ドライエツチングにより、ポリ
シリコンゲート４のソース・トレイン側の側壁にサイド
スペーサー６を残し、その他の部分のＣＶＤ酸化膜を除
去し、フォトレジストを塗布し、ソース領域、ドレイン
領域にそれぞれサイドスペーサー６のエツジが露出する
大きさの開口を設け、イオン注入し、続いて、フォトレ
ジストをマスクとしてＮ″−ソースコンタクト領域８ヘ
イオン注入し、熱処理してＰ＋ ドレイン領域７ａ、Ｐ
＋ソース領域７ｂ、Ｎ＋ソースコンタクト領域８を形成
する〔第２図（ｂ）〕。
以後の表面のＣＶＤ酸化膜９の形成、コンタクトホール
へのＡｌ配線１０の形成、保護膜■１の形成工程は、従
来と全く同じである。
へのＡｌ配線１０の形成、保護膜■１の形成工程は、従
来と全く同じである。
上記の方法によると、ソース・ドレイン領域へのイオン
注入領域の端がＮ−ＴＵＢ領域のチャンネル部の端から
従来の場合よりサイドスペーサー６の幅だけ後退するた
め、ソース・ドレイン拡散に余裕ができ、パンチスルー
耐性の確保が容易になる。
注入領域の端がＮ−ＴＵＢ領域のチャンネル部の端から
従来の場合よりサイドスペーサー６の幅だけ後退するた
め、ソース・ドレイン拡散に余裕ができ、パンチスルー
耐性の確保が容易になる。
また、Ｎ−ＴＵＢ領域のチャンネル部の端をサイドスペ
ーサー６の幅後退させても、従来の場合と同程度のパン
チスルー耐性を確保できるため、Ｎ−ＴＵＢ領域形成の
高温熱処理の時間を短縮することができる。
ーサー６の幅後退させても、従来の場合と同程度のパン
チスルー耐性を確保できるため、Ｎ−ＴＵＢ領域形成の
高温熱処理の時間を短縮することができる。
以上説明したように、本発明によれば、ＬＤＭＯＳトラ
ンジスタの特性を損うことなく、ＴＵＢ領域形成工程で
時間短縮が可能で、また、ソース・ドレイン形成時のパ
ンチスルー耐性の確保にも余裕ができ、ＬＤＭＯＳトラ
ンジスタの製造が容易になる。特に、Ｐ型ＬＤＭＯＳト
ランジスタの場合、７ａ・・・Ｐ＋ ドレイン領域、７
ｂ・・・Ｐ＋ソース領域、８・・・Ｎ＋ソースコンタク
ト領域、９・・・ＣＶＤ酸化膜、１０・・・Ａｊ２配線
、１１・・・保護膜。
ンジスタの特性を損うことなく、ＴＵＢ領域形成工程で
時間短縮が可能で、また、ソース・ドレイン形成時のパ
ンチスルー耐性の確保にも余裕ができ、ＬＤＭＯＳトラ
ンジスタの製造が容易になる。特に、Ｐ型ＬＤＭＯＳト
ランジスタの場合、７ａ・・・Ｐ＋ ドレイン領域、７
ｂ・・・Ｐ＋ソース領域、８・・・Ｎ＋ソースコンタク
ト領域、９・・・ＣＶＤ酸化膜、１０・・・Ａｊ２配線
、１１・・・保護膜。
なお図中同一符号は同一または相当する部分を示す。
Claims (1)
- 【特許請求の範囲】 ポリシリコンゲート下にソース領域側から注入イオンを
横方向へ熱拡散させて形成する低濃度チャンネル領域を
備えたＭＯＳトランジスタの製造方法において、 ポリシリコンゲート形成後、ソース領域側にポリシリコ
ンゲートのエッジを利用してセルフアライン法によりイ
オン注入し、横方向へ熱拡散させてポリシリコンゲート
下に低濃度チャンネル領域を形成した後、表面に厚さ１
０００Å〜３０００Å程度のＣＶＤ酸化膜を形成し、異
方性ドライエッチングによりポリシリコンゲートのソー
ス・ドレイン側の側壁にサイドスペーサーと呼ばれるＣ
ＶＤ酸化膜を残して他の部分のＣＶＤ酸化膜を除去し、
ソース・ドレイン領域に上記ポリシリコンゲートのソー
ス・ドレイン側の側壁のサイドスペーサーのエッジを利
用してセルフアライン法によりイオン注入し、熱処理し
て高濃度ソース・ドレイン領域を形成することを特徴と
するＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039676A JPH03244135A (ja) | 1990-02-22 | 1990-02-22 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039676A JPH03244135A (ja) | 1990-02-22 | 1990-02-22 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03244135A true JPH03244135A (ja) | 1991-10-30 |
Family
ID=12559703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2039676A Pending JPH03244135A (ja) | 1990-02-22 | 1990-02-22 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03244135A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591657A (en) * | 1993-10-26 | 1997-01-07 | Fuji Electric Co., Ltd. | Semiconductor apparatus manufacturing method employing gate side wall self-aligning for masking |
| JP2006510206A (ja) * | 2002-12-10 | 2006-03-23 | フェアチャイルド・セミコンダクター・コーポレーション | 集積回路構造体 |
-
1990
- 1990-02-22 JP JP2039676A patent/JPH03244135A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5591657A (en) * | 1993-10-26 | 1997-01-07 | Fuji Electric Co., Ltd. | Semiconductor apparatus manufacturing method employing gate side wall self-aligning for masking |
| JP2006510206A (ja) * | 2002-12-10 | 2006-03-23 | フェアチャイルド・セミコンダクター・コーポレーション | 集積回路構造体 |
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