JPH01286363A - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
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- JPH01286363A JPH01286363A JP63116114A JP11611488A JPH01286363A JP H01286363 A JPH01286363 A JP H01286363A JP 63116114 A JP63116114 A JP 63116114A JP 11611488 A JP11611488 A JP 11611488A JP H01286363 A JPH01286363 A JP H01286363A
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- gate electrode
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
- H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOS型半導体装置に関し、特に耐ホツトキャ
リア及び低ゲート容量のMO3型電界効果トランジスタ
に関する。
リア及び低ゲート容量のMO3型電界効果トランジスタ
に関する。
MOS型半導体装置のドレイン領域での電界を緩和して
信頼性を高めた構造としてL D D (Lightl
y Doped Drain)と呼ばれる構造がある。
信頼性を高めた構造としてL D D (Lightl
y Doped Drain)と呼ばれる構造がある。
第2図は従来のLDD構造のMOS)ランジスタの一例
の断面図である。
の断面図である。
P型シリコン基板1にフィールド酸化膜2を形成して素
子領域を区画し、その素子領域にゲート酸化膜3を形成
する。この上に多結晶シリコンの ・ゲート電極4を形
成した後、リンのイオン注入で低濃度のN−型領域5を
形成する0表面にCVD法で酸化膜を形成し、エッチバ
ック法にてゲート電極4の側壁にのみ側壁絶縁膜6を形
成し、砒素のイオン注入で高濃度のN+型領領域7形成
する。
子領域を区画し、その素子領域にゲート酸化膜3を形成
する。この上に多結晶シリコンの ・ゲート電極4を形
成した後、リンのイオン注入で低濃度のN−型領域5を
形成する0表面にCVD法で酸化膜を形成し、エッチバ
ック法にてゲート電極4の側壁にのみ側壁絶縁膜6を形
成し、砒素のイオン注入で高濃度のN+型領領域7形成
する。
しかし、従来のMOS型電界効果トランジスタでは、ゲ
ート電極の膜厚を、層抵抗の増大、ソース・ドレイン形
成時のイオン注入の突抜けなどの問題により薄く出来な
い為、ゲート電極側壁部の対ソース・トレイン容量を小
さく出来ず、素子を微細化すればする程トランジスタ能
力を低下させる重要な要因になるという欠点がある。
ート電極の膜厚を、層抵抗の増大、ソース・ドレイン形
成時のイオン注入の突抜けなどの問題により薄く出来な
い為、ゲート電極側壁部の対ソース・トレイン容量を小
さく出来ず、素子を微細化すればする程トランジスタ能
力を低下させる重要な要因になるという欠点がある。
本発明は、MO3型電界効果トランジスタを構成要素と
するMO3型半導体装置において、前記MO3型電界効
果トランジスタのソース・ドレイン領域をゲート電極に
重なる低濃度不純物層と前記ゲート電極の重ならない高
濃度不純物層とにより形成すると共に前記ゲート電極の
側壁に空洞を設けたものである。
するMO3型半導体装置において、前記MO3型電界効
果トランジスタのソース・ドレイン領域をゲート電極に
重なる低濃度不純物層と前記ゲート電極の重ならない高
濃度不純物層とにより形成すると共に前記ゲート電極の
側壁に空洞を設けたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)〜(e)は本発明の一実施例の製造方法を
説明するための工程順に示した平面図((c)図)及び
断面図((a>、(b)、(d)。
説明するための工程順に示した平面図((c)図)及び
断面図((a>、(b)、(d)。
<e)図)である。
まず、第1図(a)に示すように、P型シリコン基板1
を選択酸化してフィールド酸化膜2を形成して素子領域
を区画する。この素子領域内にゲート酸化rTA3を形
成する。全面に多結晶シリコンを堆積した後、ホトリソ
グラフィ法にてゲート電極4を形成する。加速エネルギ
ー30keV、ドーズ量5 X 1013cm−2でリ
ンをイオン注入して低濃度のN−型領域5を形成する。
を選択酸化してフィールド酸化膜2を形成して素子領域
を区画する。この素子領域内にゲート酸化rTA3を形
成する。全面に多結晶シリコンを堆積した後、ホトリソ
グラフィ法にてゲート電極4を形成する。加速エネルギ
ー30keV、ドーズ量5 X 1013cm−2でリ
ンをイオン注入して低濃度のN−型領域5を形成する。
熱酸化シリコン表面を酸化膜で覆った後、スピンオング
ラス(以下SOGという)膜6を塗布し、窒素雰囲気中
で800℃、60分の熱処理を行う。
ラス(以下SOGという)膜6を塗布し、窒素雰囲気中
で800℃、60分の熱処理を行う。
次に、第1図(b)に示すように、エッチバック法にて
、ゲート電極4の側壁部のみSOG膜6を残し、側壁絶
縁膜を形成する。次に、加速エネルギー70keV、ド
ーズ量5 X 1015cm−2で砒素をイオン注入し
て高濃度のN”型領域7を形成す。CVD法により全表
面に厚さ約600nmの層間絶縁膜8を堆積する。
、ゲート電極4の側壁部のみSOG膜6を残し、側壁絶
縁膜を形成する。次に、加速エネルギー70keV、ド
ーズ量5 X 1015cm−2で砒素をイオン注入し
て高濃度のN”型領域7を形成す。CVD法により全表
面に厚さ約600nmの層間絶縁膜8を堆積する。
次に、第1図(c)、(d)に示すように、ホトリソグ
ラフィ法にてフィールド酸化膜2の上にゲート電極を含
むようにレジストを塗布し、パターニングして開口部1
1を形成する。次に、ドライエツチング法にて層間絶縁
膜8を選択除去する。その後、フッ酸にてゲート電極4
の側壁部に形成したSOG膜6(側壁絶縁膜)を上記レ
ジストの開孔部11より除去する(SOG膜は酸化膜に
比べてフッ酸に対するエツチング速度は十分大きい)。
ラフィ法にてフィールド酸化膜2の上にゲート電極を含
むようにレジストを塗布し、パターニングして開口部1
1を形成する。次に、ドライエツチング法にて層間絶縁
膜8を選択除去する。その後、フッ酸にてゲート電極4
の側壁部に形成したSOG膜6(側壁絶縁膜)を上記レ
ジストの開孔部11より除去する(SOG膜は酸化膜に
比べてフッ酸に対するエツチング速度は十分大きい)。
その後、水素と酸素の混合雰囲気中で酸化し、SOG膜
の除去された空洞9のゲート電極の側壁及びシリコン基
板上に厚さ約30nmの酸化膜を形成する。
の除去された空洞9のゲート電極の側壁及びシリコン基
板上に厚さ約30nmの酸化膜を形成する。
次に、第1図(e)に示すように、ホトリソグラフィ法
によって眉間絶縁層8にコンタクト用開口部を設けた後
、Aρ配線12を形成する。
によって眉間絶縁層8にコンタクト用開口部を設けた後
、Aρ配線12を形成する。
このようにして、本発明の一実施例のMO3型トランジ
スタを得るとかできる。
スタを得るとかできる。
以上説明したように、本発明は、ゲート電極側壁に形成
された側壁絶縁膜を除去して空洞を形成することにより
、ゲート電極側面の対ソース・ドレイン容量を著しく低
減できる効果がある。
された側壁絶縁膜を除去して空洞を形成することにより
、ゲート電極側面の対ソース・ドレイン容量を著しく低
減できる効果がある。
第1図(a)〜(e)は本発明の一実施例の製造方法を
説明するための断面図及び平面図、第2図は従来のLD
D構造MO9型トランジスタの一例の断面図である。 1・・・P型シリコン基板、2・・・フィールド酸化膜
、3・・・ゲート酸化膜、4・・・ゲート電極、5・・
・N−型領域、6・・・S OG膜、7・・・N+型領
領域8・・・層間絶縁膜、9・・・空洞、11・・・開
口部、12・・・Aρ配線。
説明するための断面図及び平面図、第2図は従来のLD
D構造MO9型トランジスタの一例の断面図である。 1・・・P型シリコン基板、2・・・フィールド酸化膜
、3・・・ゲート酸化膜、4・・・ゲート電極、5・・
・N−型領域、6・・・S OG膜、7・・・N+型領
領域8・・・層間絶縁膜、9・・・空洞、11・・・開
口部、12・・・Aρ配線。
Claims (1)
- MOS型電界効果トランジスタを構成要素とするMO
S型半導体装置において、前記MOS型電界効果トラン
ジスタのソース・ドレイン領域をゲート電極に重なる低
濃度不純物層と前記ゲート電極の重ならない高濃度不純
物層とにより形成すると共に前記ゲート電極の側壁に空
洞があることを特徴とするMOS型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63116114A JPH01286363A (ja) | 1988-05-12 | 1988-05-12 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63116114A JPH01286363A (ja) | 1988-05-12 | 1988-05-12 | Mos型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01286363A true JPH01286363A (ja) | 1989-11-17 |
Family
ID=14679041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63116114A Pending JPH01286363A (ja) | 1988-05-12 | 1988-05-12 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01286363A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
-
1988
- 1988-05-12 JP JP63116114A patent/JPH01286363A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241203A (en) * | 1991-07-10 | 1993-08-31 | International Business Machines Corporation | Inverse T-gate FET transistor with lightly doped source and drain region |
US6051861A (en) * | 1996-03-07 | 2000-04-18 | Nec Corporation | Semiconductor device with reduced fringe capacitance and short channel effect |
US6124176A (en) * | 1996-03-07 | 2000-09-26 | Nec Corporation | Method of producing a semiconductor device with reduced fringe capacitance and short channel effect |
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