JPH02260432A - Ｍｏｓ型集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 星ｍ旧１分野 本発明は、高密度の半導体集積回路（ｒｃ）や大規模集
積回路（ＬＳＩ）の製造方法、とくにＬＤＤ構造のＭＯ
Ｓ型トランジスタを有するＭＯＳ型集積回路の製造方法
に関する。

え未少肢迷 ＩＣ，ＬＳＩには、能動デバイスとしてＭＯＳ型トラン
ジスタを用いるものとバイポーラトランジスタを用いる
ものとがあるが、ＭＯＳ型トランジスタの方がバイポー
ラトランジスタより１桁以上集積度を上げることができ
る利点がある。

ＭＯＳ型集積回路の構造は、例えば第２図に示すような
ＭＯＳ型トランジスタを多数組み込んだ構造であり、半
導体基板１１上部において、ゲート電極１２の両側にソ
ース領域拡散層１３、ドレイン領域拡散層１４が形成さ
れ、半導体基板１１とゲート電極１２の間にはゲート絶
縁膜１５が形成されている。そして、ゲート電極１２へ
の電圧印加によりスイッチングを行なうものである。

ところで、ＩＣの高集積化および高速化を図るために、
これを構成する素子の微細化が要請されており、このた
めにはＭＯＳ型トランジスタの縮小化が必要であった。

しがしながら、ＭＯ３型トランジスタの縮小化が進むに
つれて、短チャンネル効果によるしきい値電圧の低下や
ホットキャリア発生によるトランジスタ特性の劣化が問
題となってきた。

ＭＯ３型トランジスタはチャンネル長が短くなると、電
源電圧一定のもとでは、ゲート電極１２下方のドレイン
領域拡散層１４付近の電界が非常に高くなり電界集中が
生じ、電界から高エネルギーを得たホットキャリアが発
生する。このホットキャリアの発生量はゲート電圧およ
びトレイン電圧に大きく依存し、しかもゲート電圧の変
化時に多く発生する５発生したホットキャリアの一部は
酸化膜（ゲート絶縁膜）中に注入され、そこにとどまっ
てトランジスタのしきい値電圧を変化させてしまう、し
きい値電圧は、ＩＣ１特にＬＳＩを構成する上でもっと
も重要な特性値であるため、しきい値電圧を変化させて
しまうホットキャリア効果を抑える必要がある。

このホットキャリア効果の問題はすべてドレイン近傍に
おける電界集中が原因となっている。この電界集中を緩
和する技術として、従来ＬＤＤ（Ｌｉ、ｇｈｔｌｙ　Ｄ
ｏｐｅｄ　Ｄｒａｉｎ　）構造が提案されている。この
ＬＤＤ構造は、第３図（ｅ）に示すように、ソース領域
拡散層１３、ドレイン領域拡散層】４として、ゲート電
極１２付近に低濃度の不純物をドープした浅い不純物拡
散層１６が形成されるとともに、これに隣接する領域（
図中左右の外側）に高濃度の不純物をドープした深い不
純物拡散層１７が形成されているものである。

このＬＤＤ構造を有するＭＯ３型集積回路の製造方法は
、例えばつぎのようなものである。

第３図（ａ）〜（ｅ）に基づき説明すると、（ａ）にお
いて、半導体基板１１上の素子分離領域１８間にゲート
絶縁膜１５、ゲート電極１２が積層形成されおり、これ
にｎ型イオン（ドナーとしてＶ族の元素、例えばＡｓを
用いる）を注入することによりソース領域拡散層１３、
ドレイン領域拡散層１４を形成する（　（ｂ））、つぎ
に、ＣＶＤ法によりＳｉＯ□層１９を半導体基板１１上
に形成した後（（Ｃ））、異方性エツチングにより前記
ＳｉＯ□層１９を削ってゲート電極１２の両側にサイド
ウオール２０を形成する（　（ｄ））、この後に、ｎ型
イオンを注入することにより、浅いｎ−（ドナー濃度が
低い）の不純物拡散層１６、深いｎ゛　（ドナー濃度が
高い）の不純物拡散層１７が形成され、アニール処理を
施した後、通常の電極接続等を行ない集積回路の製造を
終了する。

日が”しよ　とする≦１ しかしながら、上記製造方法では、本来ならば必要でな
いソース領域拡散層１３にも浅いｎ−の不純物拡散層１
６が形成されるため、ソース・ドレイン間の間隔が大き
くなり、回路の動作が遅くなる欠点があった。また、ゲ
ート電極１２の長さしく第３図（ａ））はフォトリソグ
ラフィとエツチングの加工精度によって制約を受け、と
くにフォトリングラフィの影響が大きく、ゲート電極長
さしをフォトリソグラフィの最小加工寸法（解像限界）
Ｍ以下に形成することは困難であった。

現状ではＭは０．５〜１．０μｍが最小であるため、ゲ
ート電極１２は通常１μｍ程度である。

本発明は上記のような問題点に鑑み発明されたものであ
って、ＬＤＤ構造の不純物１度の低い不純物拡散層をゲ
ート電極のドレイン側にだけ形成することができ、しか
もゲート電極長さしをフォトリソグラフィによる最小加
工寸法Ｍより小さくすることができるＭＯ３型集積回路
の製造方法を提供することを目的としている。

課　を　′するための　「 上記目的を達成するため本発明は、半導体基板上にゲー
ト電極を形成する工程、ゲート電極付近の半導体基板上
部に不純物を拡散させた領域を形成する工程、半導体基
板上部のドレイン形成領域及びゲート電極の一部を除き
その上面にレジストパターンを形成する工程、レジスト
パターンにより被覆されなかったゲート電極部分をエツ
チングにより除去する工程、レジストパターンを除去し
た後不純物を拡散させることにより、不純物濃度の低い
領域を半導体基板上部であって前記不純物拡散領域とゲ
ート電極との間に形成する工程を含むことを特徴とする
。

作■ 上記方法によれば、半導体基板上部のドレイン形成領域
及びゲート電極の一部を除きその上面にレジストパター
ンを形成し、レジストパターンを形成しなかった部分の
ゲート電極をエツチングにより除去する。ここで、通常
ＭＯ５型集積回路の微細化を図ろうとすると、エツチン
グ前のゲート電極の長さしおよびレジストパターンを形
成しなかった部分の長さはフォトリングラフィによる最
小加工寸法Ｍで形成される。したがって、エツチング後
のゲート電極の長さしはＭより小さくなる。

次に、ゲート電極の一部を除去した状態で不純物を拡散
させると、さきに不純物を拡散させておいた不純物拡散
領域は不純物濃度の高い領域となり、ゲート電極を除去
した部分の下方の半導体基板すなわち、不純物濃度の高
い拡散領域とゲート電極との間には不純物濃度の低い領
域が形成されることとなる。

叉且困 以下、本発明にかかるＭＯ３型集積回路の製造方法の一
実施例を第１図（ａ）〜（ｆ）に基づいて説明する。

第１図（ａ） 例えばＳｉにより形成された半導体基板３１の上に素子
分離領域３２を形成するための絶縁膜（例えば５ｘＯｉ
よりなる）を形成する。そして、通常のフォトリソグラ
フィにより、素子形成領域３３を設ける部分を除いてフ
ォトレジスト（図示せず）を形成し、このフォトレジス
トをマスクとしてエツチングを行ない、素子分離領域３
２間に開口部を形成して素子形成領域３３とする。素子
形成領域３３内の半導体基板３１上にゲート絶縁膜３４
を形成し、さらに、フォトリソグラフィを用いて厚さ５
０００人のゲート電極３５を形成する。ここでのゲート
電極長さり、は、フォトリソグラフィの最小加工寸法Ｍ
（０，５〜１．０μｍ）以上で形成され、この場合は０
．５μｍとされている。

第１図（ｂ） 半導体基板３１上部のチャンネル部周辺にイオン注入に
より不純物を拡散させ、不純物拡散領域３６．３７を形
成する。イオン注入は、ｎ型イオン（ドナーとしてＶ族
の元素、例えばＡｓを用いる）を５　Ｘ１０１８ｃｍ−
”注入するものとし、不純物拡散領域３６．３７をｎ０
領域（ドナー濃度の高い領域）とする。

第１図（ｃ）　（ｄ） 通常のフォトリングラフィによりフォトレジスト３８を
塗布した後、このフォトレジスト３８上にマスク４２を
かぶせて半導体基板３１上のドレイン形成領域上方及び
ゲート電極３５上方の一部のみを露光する。現像液を用
いてこの露光部分を除去し、開口３９を有するレジスト
パターン４３を形成する。上記開口３９は、フォトリソ
グラフィの最小加工寸法Ｍで形成しておく。

第１図（ｅ） つぎに、上記フォトレジスト３８をマスクとして異方性
エツチングを行なう、異方性エツチングは、ドライエツ
チングにより行なう０例えば、ＲＩ　Ｅ　（Ｒｅａｃｔ
ｉｖｅ　Ｉｏｎ　　Ｅｔｃｈｉｎｇ　）により行なう、
また、ゲート電極３５は、選択性の高いガスを用いた異
方性エツチングにより、開口３９内のゲート電極３５だ
けが削り取られる。これにより、ゲート電極長さＬ２は
フォトリソグラフィの最小加工寸法Ｍより小さくなり、
この場合では０．３μｍとされている。異方性エツチン
グ終了後、フォトレジスト３８を除去する。

第２図（ｆ） イオン注入によりｎ型イオンを５　ＸＩＯ”ａｍ−”注
入する。不純物拡散領域３７とゲート電極３５間の半導
体基板３１上部に浅いｎ−の不純物拡散層４１が形成さ
れる。最後に、アニール処理を行ない、この後は通常の
ＭＯ３型トランジスタの製造工程を行なう。

上記実施例によれば、半導体基板３１上に開口３９を有
するレジストパターン４３を形成し、この間口３９内の
ゲート電極３５をエツチングにより除去している。した
がってエツチング前のゲート電極長さＬｌおよび開口３
９の長さはフォトリソグラフィによる最小加工寸法Ｍで
形成できるので、エツチング後のゲート電極の長さし２
を前記Ｍより小さくすることができ、ＭＯ３型集積回路
の微細化が可能になる。

また、ゲート電極３５の一部を除去した状態でイオン注
入を行なうと、この除去部分の下方の半導体基板３】す
なわち不純物拡散領域３７（ドレイン側）とゲート電極
３５どの間だけに浅いｎの不純物拡散層４１を有したＬ
ＤＤ構造を形成することができる。したがって、ホット
−キャリアの発生等を阻止できながら、不純物拡散領域
３６．３７との距離を短くでき、ＭＯ３型集積回路の高
速化が可能になる。

及」少、泣釆 以上の説明により明らかなように、本発明にかがるＭＯ
３型集積回路の製造方法にあっては、半導体基板上部の
ドレイン形成領域及びゲート電極の一部を除きその上面
にレジストパターンを形成し、レジストパターンにより
被覆されなかったゲート電極部分をエツチングにより除
去する７通ネ、ゲー１へ電極長さ及びレジストパターン
を形成しレジストパターンにより比覆されなかった部分
の長さはフォトリソグラフィによる最小加工寸法Ｍで形
成できるので、エツチング後のゲート電極長さは前記Ｍ
より小さくでき、ＭＯ３型集積回路の微細化が可能にな
る。

また、ゲート電極の一部を除去した状態で不純物を拡散
させると、さきに不純物を拡散させ°Ｃ８いた不純物拡
散領域は不純物濃度の高い領域となり、前記不純物拡散
領域とゲート電極との間の半導体基板上部には不純物濃
度の低い領域が形成されることとなる。したがって浅い
不純物拡散層を有したＬＤＤ構造をゲート電極近傍のド
レイン側だけに形成することができる。この結果、ソー
ス側にはＬ　Ｄ　Ｄ構造が形成されない分だけ、ソース
・ドレインどなる不純物拡散領域間の間隔を小さくする
ことができるので、ＭＯ３型集積回路の高速化を図るこ
とができる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明にかかるＭＯ３型集積回
路の製造方法の一実施例における各製造工程を示す断面
図、第２図は従来のＭＯ３型集積回路を示す断面図、第
３図（ａ）〜（ｅ）は従来のＭＯ３型集積回路の製造方
法の各製造工程を示す断面図である。 第１図 １・・・半導体基板　　　３５パ・−ゲート電極近 ８・・・フォトレジスト（レジストパターン）９・・・
開口 ０・・・ｎ゛の不純物拡散層（ＬＤＤ構造）１・・・ｎ
−の不純物拡散層（ＬＤＤ構造）３・・・レジストパタ
ーン

Claims (1)

【特許請求の範囲】
1. 半導体基板上にゲート電極を形成する工程、ゲート電極
   付近の半導体基板上部に不純物を拡散させた領域を形成
   する工程、半導体基板上部のドレイン形成領域及びゲー
   ト電極の一部を除きその上面にレジストパターンを形成
   する工程、レジストパターンにより被覆されなかったゲ
   ート電極部分をエッチングにより除去する工程、レジス
   トパターンを除去した後不純物を拡散させることにより
   、不純物濃度の低い領域を半導体基板上部であって前記
   不純物拡散領域とゲート電極との間に形成する工程を含
   むことを特徴とするＭＯＳ型集積回路の製造方法。