JP3142303B2 - 高速バイポーラトランジスタの製造方法 - Google Patents
高速バイポーラトランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明はより小さい寸法のエミ
ッタ開孔を形成して、エミッタ寸法の一層の縮小化を期
すようにした高速バイポーラトランジスタの製造方法に
関するものである。
ッタ開孔を形成して、エミッタ寸法の一層の縮小化を期
すようにした高速バイポーラトランジスタの製造方法に
関するものである。
【０００２】
【従来の技術】ＥＣＬ（Emitter Coupled Logic ），Ｔ
ＴＬ（Transistor Transistor Logic)などの回路を構成
したとき、この回路の性能を向上させるには、つまりス
イッチング速度を向上させるには、回路の構成要素であ
るバイポーラトランジスタの遮断周波数ｆT を向上させ
ることが必要不可欠となる。
ＴＬ（Transistor Transistor Logic)などの回路を構成
したとき、この回路の性能を向上させるには、つまりス
イッチング速度を向上させるには、回路の構成要素であ
るバイポーラトランジスタの遮断周波数ｆT を向上させ
ることが必要不可欠となる。
【０００３】一般に、バイポーラトランジスタの遮断周
波数（ｆT ）は、 １／ｆT ＝ｔＥ＋ｔＢ＋ｔＸ＋ｔＣ ……（１） で与えられる。 ここで、ｔＥ：エミッタ充電時間 ｔＢ：ベース走行時間 ｔＸ：コレクタ空乏層走行時間 ｔＣ：コレクタ充電時間 である。
波数（ｆT ）は、 １／ｆT ＝ｔＥ＋ｔＢ＋ｔＸ＋ｔＣ ……（１） で与えられる。 ここで、ｔＥ：エミッタ充電時間 ｔＢ：ベース走行時間 ｔＸ：コレクタ空乏層走行時間 ｔＣ：コレクタ充電時間 である。
【０００４】この（１）式のうち、右辺第２項のｔＢ、
第３項のｔＸはトランジスタを半導体基板上に形成した
ときの縦方向のディメンジョンに主に依存し、この縦方
向のディメンジョンを小さくする工夫が盛んに行なわれ
ている。
第３項のｔＸはトランジスタを半導体基板上に形成した
ときの縦方向のディメンジョンに主に依存し、この縦方
向のディメンジョンを小さくする工夫が盛んに行なわれ
ている。
【０００５】また、上記（１）式の右辺第１項のｔＥと
第４項のｔＣはそれぞれエミッタの面積、ベースの面積
に依存することからセルフアライン技術を用いていかに
小さいエミッタとベースを形成するかの工夫が行なわれ
ている。
第４項のｔＣはそれぞれエミッタの面積、ベースの面積
に依存することからセルフアライン技術を用いていかに
小さいエミッタとベースを形成するかの工夫が行なわれ
ている。
【０００６】一般に、エミッタの開孔幅はホトリソの解
像度に大きく依存し、この解像度は微細化技術の進展と
ともに年々向上しているものの、1.０μｍが最小解像度
であるとするならば、1.０μｍのエミッタ開孔幅しか得
られないというのが実情であった。
像度に大きく依存し、この解像度は微細化技術の進展と
ともに年々向上しているものの、1.０μｍが最小解像度
であるとするならば、1.０μｍのエミッタ開孔幅しか得
られないというのが実情であった。
【０００７】しかしながら、ＲＩＥに代表される異方性
エッチングの技術が開発されることにより、上記の制限
は払拭され、1.０μｍの最小解像のホトリソ技術の時代
においても、これより狭いエミッタ開孔を得ることがで
きるようになった。
エッチングの技術が開発されることにより、上記の制限
は払拭され、1.０μｍの最小解像のホトリソ技術の時代
においても、これより狭いエミッタ開孔を得ることがで
きるようになった。
【０００８】これに関して、IEDM' 88「A Sub-30 psec
Si Bipolar LSI technology」に発表された例などがあ
る。ここでは一例を図７（ａ）〜 図７（ｃ）を用いて
説明する。まず、図７（ａ）において、１０１はコレク
タとなるＮ型エピタキシャル層であり、このＮ型エピタ
キシャル層１０１の全面に酸化膜１０２を形成した後、
ベース・エミッタ形成のアクティブエリア１０３を形成
する。
Si Bipolar LSI technology」に発表された例などがあ
る。ここでは一例を図７（ａ）〜 図７（ｃ）を用いて
説明する。まず、図７（ａ）において、１０１はコレク
タとなるＮ型エピタキシャル層であり、このＮ型エピタ
キシャル層１０１の全面に酸化膜１０２を形成した後、
ベース・エミッタ形成のアクティブエリア１０３を形成
する。
【０００９】しかる後に、ポリシリコン１０４をＣＶＤ
で成長させ、ベース領域にボロンをインプランテーショ
ンで注入した後、さらにＣＶＤ法でSiO2１０５を成長さ
せる。次いで、ホトリソ技術を用いてその最小寸法、た
とえば、1.０μｍでエミッタ開孔領域１０６を開孔す
る。
で成長させ、ベース領域にボロンをインプランテーショ
ンで注入した後、さらにＣＶＤ法でSiO2１０５を成長さ
せる。次いで、ホトリソ技術を用いてその最小寸法、た
とえば、1.０μｍでエミッタ開孔領域１０６を開孔す
る。
【００１０】次いで、薄い酸化膜１０７を成長させた
後、リンクベース層１０８、深いコレクタ層１０９を連
続的にイオン注入する。
後、リンクベース層１０８、深いコレクタ層１０９を連
続的にイオン注入する。
【００１１】次に、ＣＶＤ SiO2 を全面に成長させ、Ｒ
ＩＥでエッチングすることにより、図７(b) に示すよう
に、サイドウォール層１１０ができる。この幅はＣＶＤ
SiO2の厚さやＲＩＥでのエッチング条件にも依存するも
のの、0.２〜0.３μｍが制御範囲となってしまう。
ＩＥでエッチングすることにより、図７(b) に示すよう
に、サイドウォール層１１０ができる。この幅はＣＶＤ
SiO2の厚さやＲＩＥでのエッチング条件にも依存するも
のの、0.２〜0.３μｍが制御範囲となってしまう。
【００１２】なぜならば、ＣＶＤ法によるSiO2膜のばら
つきはウエハ内で通常１０％程度とされ、たとえば、厚
くつければ、つけるほどばらつきは増す。
つきはウエハ内で通常１０％程度とされ、たとえば、厚
くつければ、つけるほどばらつきは増す。
【００１３】したがって、ＣＶＤ厚さを３０００Åで0.
２μｍのサイドウォール幅が得られる条件があったとし
ても、ＣＶＤ厚さを５０００Åとすると、0.２×５００
０Å／３０００Å＝0.３３μｍのサイドウォール幅が計
算上は得られるが、実際には、ＣＶＤ膜厚ばらつき１０
％をエッチング時に考慮せねばならない。
２μｍのサイドウォール幅が得られる条件があったとし
ても、ＣＶＤ厚さを５０００Åとすると、0.２×５００
０Å／３０００Å＝0.３３μｍのサイドウォール幅が計
算上は得られるが、実際には、ＣＶＤ膜厚ばらつき１０
％をエッチング時に考慮せねばならない。
【００１４】考慮をしないで、エッチングすると、ウエ
ハ上ＣＶＤ＋１０％の位置５５００Åのところでは、エ
ミッタが開孔せず、ウエハ上ＣＶＤ−１０％の位置を４
５００Åのところでは、サイドウォール形成時にＮ型エ
ピタキシャル基板までもエッチングしてしまうという問
題がある。
ハ上ＣＶＤ＋１０％の位置５５００Åのところでは、エ
ミッタが開孔せず、ウエハ上ＣＶＤ−１０％の位置を４
５００Åのところでは、サイドウォール形成時にＮ型エ
ピタキシャル基板までもエッチングしてしまうという問
題がある。
【００１５】このような関係から制限範囲は0.２〜0.３
とされており、最小解像度1.０μｍのホトリソ技術にお
いては、 1.０−２×0.３＝0.４μｍ より0.４μｍの最小寸法のエミッタを得ることができ
る。
とされており、最小解像度1.０μｍのホトリソ技術にお
いては、 1.０−２×0.３＝0.４μｍ より0.４μｍの最小寸法のエミッタを得ることができ
る。
【００１６】次いで、エミッタ用のポリシリコン１１１
を成長させ、このポリシリコン１１１を通してベース層
１１２をインプランテーションで成長させる。次いで、
ベース層のアニールをした後、Ａｓをポリシリコン１１
１にイオン注入し熱処理を行なうことにより、図７
（ｃ）に示すようにエミッタ層１１３ができる。
を成長させ、このポリシリコン１１１を通してベース層
１１２をインプランテーションで成長させる。次いで、
ベース層のアニールをした後、Ａｓをポリシリコン１１
１にイオン注入し熱処理を行なうことにより、図７
（ｃ）に示すようにエミッタ層１１３ができる。
【００１７】
【発明が解決しようとする課題】しかしながら以上述べ
た製造方法では、 最小解像寸法−２×（サイドウォールの幅） ……（２） で与えられる最小開孔エミッタをもつトランジスタを得
ることが限界であった。
た製造方法では、 最小解像寸法−２×（サイドウォールの幅） ……（２） で与えられる最小開孔エミッタをもつトランジスタを得
ることが限界であった。
【００１８】一般に、サイドウォールの幅は図７（ｂ）
で説明したように、ＲＩＥでエッチングするＣＶＤ SiO
2 を厚くすれば、広くすることができるものの、ＣＶＤ
工程でつけられるSiO2膜はばらつきが大きいことから、
むやみに厚くすることができず、結果として制御範囲は
O.２〜0.３μｍとされている。
で説明したように、ＲＩＥでエッチングするＣＶＤ SiO
2 を厚くすれば、広くすることができるものの、ＣＶＤ
工程でつけられるSiO2膜はばらつきが大きいことから、
むやみに厚くすることができず、結果として制御範囲は
O.２〜0.３μｍとされている。
【００１９】そこで、最小解像寸法が１μｍの場合に
は、上記（２）式より、１−２×(0.2〜0.３）＝0.６〜
0.４μｍが制御可能な最小開孔エミッタの限界となって
いた。
は、上記（２）式より、１−２×(0.2〜0.３）＝0.６〜
0.４μｍが制御可能な最小開孔エミッタの限界となって
いた。
【００２０】この発明は前記従来技術が持っている問題
点のうち、サイドウォールの制御範囲に最小エミッタ開
孔寸法が制限されるという問題点について解決した高速
バイポーラトランジスタの製造方法を提供するものであ
る。
点のうち、サイドウォールの制御範囲に最小エミッタ開
孔寸法が制限されるという問題点について解決した高速
バイポーラトランジスタの製造方法を提供するものであ
る。
【００２１】半導体基体上に、第１のポリシリコン膜を
形成し、薄い酸化膜の形成後、第２のポリシリコン膜を
形成する工程と、この第２のポリシリコン膜上に、選択
的に窒化膜を配置して前記第２のポリシリコン膜を酸化
するとともに、その酸化された第２のポリシリコン膜を
エッチングする工程と、全面に酸化膜形成後、前記窒化
膜のまわりにこの酸化膜を残存させて第１のスペーサを
形成する工程と、この第１のスペーサを形成することに
より露出された、前記第１のポリシリコン膜上を酸化さ
せた後に、前記窒化膜を除去する工程と、前記第１のス
ペーサ内の前記第２のポリシリコン膜を異方性エッチン
グした後、前記薄い酸化膜と、前記第１のポリシリコン
膜を順次エッチングにより除去する工程と、酸化膜を全
面に形成後、前記第１のスペーサの内面にこの酸化膜を
残存させ、第２のスペーサを形成する工程と、前記第２
のスペーサの形成工程により露出された前記半導体基体
に活性ベース層、この活性ベース層内にエミッタ層を順
次形成する工程よりなることを特徴とするものである。
形成し、薄い酸化膜の形成後、第２のポリシリコン膜を
形成する工程と、この第２のポリシリコン膜上に、選択
的に窒化膜を配置して前記第２のポリシリコン膜を酸化
するとともに、その酸化された第２のポリシリコン膜を
エッチングする工程と、全面に酸化膜形成後、前記窒化
膜のまわりにこの酸化膜を残存させて第１のスペーサを
形成する工程と、この第１のスペーサを形成することに
より露出された、前記第１のポリシリコン膜上を酸化さ
せた後に、前記窒化膜を除去する工程と、前記第１のス
ペーサ内の前記第２のポリシリコン膜を異方性エッチン
グした後、前記薄い酸化膜と、前記第１のポリシリコン
膜を順次エッチングにより除去する工程と、酸化膜を全
面に形成後、前記第１のスペーサの内面にこの酸化膜を
残存させ、第２のスペーサを形成する工程と、前記第２
のスペーサの形成工程により露出された前記半導体基体
に活性ベース層、この活性ベース層内にエミッタ層を順
次形成する工程よりなることを特徴とするものである。
【００２２】
【作用】この発明によれば、高速バイポーラトランジス
タの製造方法において、以上のような工程を導入したの
で、エミッタ領域のみにSi3N4 膜等の窒化膜を残して酸
化することにより、酸化膜が横方向に拡散されて、Si3N
4 膜下にバースビークを形成し、第２のポリシリコン膜
が狭小化される。
タの製造方法において、以上のような工程を導入したの
で、エミッタ領域のみにSi3N4 膜等の窒化膜を残して酸
化することにより、酸化膜が横方向に拡散されて、Si3N
4 膜下にバースビークを形成し、第２のポリシリコン膜
が狭小化される。
【００２３】このSi3N4 膜と第２のポリシリコン膜の周
辺にＲＩＥ法でSiO2の第１のスペーサを形成すると、Si
3N4 膜と第２のポリシリコン膜間に第１のスペーサのひ
さしが形成され、第１のスペーサ内のSi3N4 膜、第２の
ポリシリコン膜とこの両者の間の酸化膜および第１のポ
リシリコン膜を順次異方性エッチングすることにより、
ひさしで規制される最小解像寸法により得られた狭い開
孔寸法で開孔され、この開孔された部分に第２のスペー
サを形成することにより、ひさしの寸法よりさらに狭い
開孔幅の最小エミッタ開孔寸法が得られ、したがって、
前記問題点が除去される。
辺にＲＩＥ法でSiO2の第１のスペーサを形成すると、Si
3N4 膜と第２のポリシリコン膜間に第１のスペーサのひ
さしが形成され、第１のスペーサ内のSi3N4 膜、第２の
ポリシリコン膜とこの両者の間の酸化膜および第１のポ
リシリコン膜を順次異方性エッチングすることにより、
ひさしで規制される最小解像寸法により得られた狭い開
孔寸法で開孔され、この開孔された部分に第２のスペー
サを形成することにより、ひさしの寸法よりさらに狭い
開孔幅の最小エミッタ開孔寸法が得られ、したがって、
前記問題点が除去される。
【００２４】
【実施例】以下、この発明の高速バイポーラトランジス
タの製造方法の実施例について図面に基づき説明する。
この発明は第１段ないし第６段からなる製造工程により
製造するものであり、図１〜図６はその一実施例の第１
段ないし第６段の製造工程断面図である。
タの製造方法の実施例について図面に基づき説明する。
この発明は第１段ないし第６段からなる製造工程により
製造するものであり、図１〜図６はその一実施例の第１
段ないし第６段の製造工程断面図である。
【００２５】まず、図１（ａ）に示すように、半導体基
板（Ｐ型）１にＮ型埋込み拡散を行なってＮ型埋込み拡
散層２を形成し、しかる後に、Ｎ型0.５Ω・cmのエピタ
キシャル層３を1.４μｍ成長させた後、Ｐ型分離層４を
形成する。
板（Ｐ型）１にＮ型埋込み拡散を行なってＮ型埋込み拡
散層２を形成し、しかる後に、Ｎ型0.５Ω・cmのエピタ
キシャル層３を1.４μｍ成長させた後、Ｐ型分離層４を
形成する。
【００２６】次いで、図１（ｂ）に示すように、９００
℃３０分Ｏ2 雰囲気で２００Åのパッド酸化膜５を成長
させ、ＣＶＤのSi3N4 膜６を３０００Å程度の厚さに成
長させる。このSi3N4 膜６の成長後、図１（ｃ）に示す
ように、ベース・エミッタ形成領域７とコレクタ領域８
にSi3N4 を残す。
℃３０分Ｏ2 雰囲気で２００Åのパッド酸化膜５を成長
させ、ＣＶＤのSi3N4 膜６を３０００Å程度の厚さに成
長させる。このSi3N4 膜６の成長後、図１（ｃ）に示す
ように、ベース・エミッタ形成領域７とコレクタ領域８
にSi3N4 を残す。
【００２７】次に、図２（ａ）〜図２（ｃ）のこの発明
の第２段の工程図を参照しながら説明を進める。図２
（ａ）に示すように、１０００℃ウェット雰囲気、７気
圧で２０分の酸化を行ない、フィールド酸化膜９を７０
００Å程の厚さに酸化して形成し、図２（ｂ）に示すよ
うに、Si3N4 膜６から形成したベース・エミッタ形成領
域７、コレクタ領域８およびパッド酸化膜５を除去す
る。
の第２段の工程図を参照しながら説明を進める。図２
（ａ）に示すように、１０００℃ウェット雰囲気、７気
圧で２０分の酸化を行ない、フィールド酸化膜９を７０
００Å程の厚さに酸化して形成し、図２（ｂ）に示すよ
うに、Si3N4 膜６から形成したベース・エミッタ形成領
域７、コレクタ領域８およびパッド酸化膜５を除去す
る。
【００２８】次いで、図２（ｃ）に示すように、ＣＶＤ
法により、第１のポリシリコン膜１０を３０００Å成長
させ、この表面を９００℃２０分のＯ2 条件で２００Å
酸化して、酸化膜１１を得る。さらに、この酸化膜１１
上に第２のポリシリコン膜１２をＣＶＤ法により３００
０Å成長させる。
法により、第１のポリシリコン膜１０を３０００Å成長
させ、この表面を９００℃２０分のＯ2 条件で２００Å
酸化して、酸化膜１１を得る。さらに、この酸化膜１１
上に第２のポリシリコン膜１２をＣＶＤ法により３００
０Å成長させる。
【００２９】次いで、図３（ａ）〜図３（ｃ）に示すこ
の発明の第３段の工程に入り、図３（ａ）に示すよう
に、ＣＶＤ法により、厚さ３０００ÅのSi3N4 膜を成長
させ、エミッタ領域にSi3N4 膜１３を残す。
の発明の第３段の工程に入り、図３（ａ）に示すよう
に、ＣＶＤ法により、厚さ３０００ÅのSi3N4 膜を成長
させ、エミッタ領域にSi3N4 膜１３を残す。
【００３０】このSi3N4 膜１３は実際には、ホトリソ最
小解像寸法で残すが、図面上は説明しやすいよう拡大し
て示してある。仮りにSi3N4 膜１３の幅を1.０μｍとし
ておく。
小解像寸法で残すが、図面上は説明しやすいよう拡大し
て示してある。仮りにSi3N4 膜１３の幅を1.０μｍとし
ておく。
【００３１】次いで、７気圧、ウェット、１０００℃の
条件で２０分の高圧酸化を行なうことにより、図３
（ｂ）に示すように、厚さ７０００ÅのSiO2膜１４が成
長する。このとき酸素はSi3N4 膜１３の下部を横方向に
拡散していき、酸化膜を形成（バーズビーク）する。そ
の結果、SiO2膜１４による酸化膜で狭められた第２のポ
リシリコン１２の表面での開孔は先の1.０μｍから狭く
なり、0.６μｍとなる。
条件で２０分の高圧酸化を行なうことにより、図３
（ｂ）に示すように、厚さ７０００ÅのSiO2膜１４が成
長する。このとき酸素はSi3N4 膜１３の下部を横方向に
拡散していき、酸化膜を形成（バーズビーク）する。そ
の結果、SiO2膜１４による酸化膜で狭められた第２のポ
リシリコン１２の表面での開孔は先の1.０μｍから狭く
なり、0.６μｍとなる。
【００３２】次いで、図３（ｃ）に示すように、SiO2膜
１４による酸化膜をウェットエッチングにより除去す
る。このとき、第１のポリシリコン膜１０やSi3N4 膜１
３はエッチングされることなく残り、Si3N4 膜１３の下
の第２のポリシリコン１２、２００Åの酸化膜１１もエ
ッチングされることなく残る。
１４による酸化膜をウェットエッチングにより除去す
る。このとき、第１のポリシリコン膜１０やSi3N4 膜１
３はエッチングされることなく残り、Si3N4 膜１３の下
の第２のポリシリコン１２、２００Åの酸化膜１１もエ
ッチングされることなく残る。
【００３３】次に、図４（ａ）〜図４（ｃ）に示すこの
発明の第４段の工程に入り、まず、図４（ａ）に示すよ
うに、ＣＶＤ法によりSiO2膜を４０００Å成長し、ＲＩ
ＥによりSiO2のスペーサ１７を残すようにエッチングす
る。
発明の第４段の工程に入り、まず、図４（ａ）に示すよ
うに、ＣＶＤ法によりSiO2膜を４０００Å成長し、ＲＩ
ＥによりSiO2のスペーサ１７を残すようにエッチングす
る。
【００３４】次いで、図４（ｂ）に示すように、ベース
領域１８、コレクタ領域１９が残るように、第１のポリ
シリコン膜１０を選択的にエッチングする。
領域１８、コレクタ領域１９が残るように、第１のポリ
シリコン膜１０を選択的にエッチングする。
【００３５】次に、図４（ｃ）に示すように、９５０℃
ウェットの条件で第１のポリシリコン膜１０の表面を約
１０００Å酸化して酸化膜２０を得る。続いて、このSi
O2による酸化膜２０を通して、１００keV でボロン２１
を１×１０15ions／cm2 ベース領域へ選択的に注入する
とともに、リン２２を１００keV でかつ１×１０16ions
／cm2 でコレクタ領域へ選択的に注入する。
ウェットの条件で第１のポリシリコン膜１０の表面を約
１０００Å酸化して酸化膜２０を得る。続いて、このSi
O2による酸化膜２０を通して、１００keV でボロン２１
を１×１０15ions／cm2 ベース領域へ選択的に注入する
とともに、リン２２を１００keV でかつ１×１０16ions
／cm2 でコレクタ領域へ選択的に注入する。
【００３６】次いで、図５（ａ）〜図５（ｃ）に示すよ
うに、この発明の第５段の工程に入る。まず、図５
（ａ）に示すように、上記Si3N4 膜１３をリン酸系のウ
ェットエッチング方法で除去した後、図５（ｂ）に示す
ように、SiO2とポリシリコンの選択比の高い異方性エッ
チング装置でエミッタ領域の第２のポリシリコン膜１２
をエッチングにより除去することにより、エミッタの開
孔寸法２４を得るが、このとき、SiO2の酸化膜２０とポ
リシリコンの選択比が高いことから、SiO2によるスペー
サ１７のエッジ２５はほとんどエッチングされず、先に
述べた0.６μｍの開孔はそのまま維持される。
うに、この発明の第５段の工程に入る。まず、図５
（ａ）に示すように、上記Si3N4 膜１３をリン酸系のウ
ェットエッチング方法で除去した後、図５（ｂ）に示す
ように、SiO2とポリシリコンの選択比の高い異方性エッ
チング装置でエミッタ領域の第２のポリシリコン膜１２
をエッチングにより除去することにより、エミッタの開
孔寸法２４を得るが、このとき、SiO2の酸化膜２０とポ
リシリコンの選択比が高いことから、SiO2によるスペー
サ１７のエッジ２５はほとんどエッチングされず、先に
述べた0.６μｍの開孔はそのまま維持される。
【００３７】次いで、図５（ｃ）に示すように、SiO2に
よる酸化膜１１を２００Åウェットエッチングでエッチ
ングすることにより、図５（ｃ）に示すようになる。こ
のとき、第１のポリシリコン膜１０上のSiO2による酸化
膜２０はもともと１０００Åと厚く設定していたので、
７００〜８００Åの厚さで酸化膜２９として残される。
よる酸化膜１１を２００Åウェットエッチングでエッチ
ングすることにより、図５（ｃ）に示すようになる。こ
のとき、第１のポリシリコン膜１０上のSiO2による酸化
膜２０はもともと１０００Åと厚く設定していたので、
７００〜８００Åの厚さで酸化膜２９として残される。
【００３８】次に、図６（ａ）〜図６（ｄ）に示すよう
に、この発明の第６段の工程に入り、まず、図６（ａ）
に示すように、図５（ｂ）で求めたものと同じ方法でエ
ミッタ領域３０を開孔する。このときも同じ理由で開孔
幅0.６μｍは維持される。
に、この発明の第６段の工程に入り、まず、図６（ａ）
に示すように、図５（ｂ）で求めたものと同じ方法でエ
ミッタ領域３０を開孔する。このときも同じ理由で開孔
幅0.６μｍは維持される。
【００３９】次に、図６（ｂ）に示すように、開孔され
たエミッタ領域３０に８５０℃ウェットで２００Åの酸
化膜を成長し、１×１０13ions／cm2 のボロンを４０ke
v で注入し、リンクベース層３２を形成した後、全面に
ＣＶＤ法で４０００ÅのSiO2を成長させ、その後ＲＩＥ
を用いて、エッチングし、SiO2によるスペーサ３１を得
る。このときエミッタの開孔寸法３７はさらに狭くな
り、スペーサ３１の厚さが0.２μｍのときは0.２μｍと
なる。
たエミッタ領域３０に８５０℃ウェットで２００Åの酸
化膜を成長し、１×１０13ions／cm2 のボロンを４０ke
v で注入し、リンクベース層３２を形成した後、全面に
ＣＶＤ法で４０００ÅのSiO2を成長させ、その後ＲＩＥ
を用いて、エッチングし、SiO2によるスペーサ３１を得
る。このときエミッタの開孔寸法３７はさらに狭くな
り、スペーサ３１の厚さが0.２μｍのときは0.２μｍと
なる。
【００４０】次に、図６（ｃ）に示すように、全面に１
５００ÅのポリシリコンをＣＶＤで成長させ、エミッタ
のポリシリコン３３を残した後、このポリシリコン３３
を通して１２０kev １×１０4 ions／cm2 のボロンをイ
オン注入し、活性ベース層３４を得る。
５００ÅのポリシリコンをＣＶＤで成長させ、エミッタ
のポリシリコン３３を残した後、このポリシリコン３３
を通して１２０kev １×１０4 ions／cm2 のボロンをイ
オン注入し、活性ベース層３４を得る。
【００４１】次に、エミッタ領域にＡｓを４０kev １×
１０16ions／cm2 でイオン注入し、９５０℃１０分の熱
処理を行なうことにより、図６（ｄ）に示すように、エ
ミッタ層３５を形成するとともに、図４（ｃ）で述べた
工程で打ち込まれたポリシリコンより拡散することによ
り、サイドベース層３６が同時に形成される。引きつづ
いてコンタクト配線層を形成することにより、バイポー
ラトランジスタを形成することができる。
１０16ions／cm2 でイオン注入し、９５０℃１０分の熱
処理を行なうことにより、図６（ｄ）に示すように、エ
ミッタ層３５を形成するとともに、図４（ｃ）で述べた
工程で打ち込まれたポリシリコンより拡散することによ
り、サイドベース層３６が同時に形成される。引きつづ
いてコンタクト配線層を形成することにより、バイポー
ラトランジスタを形成することができる。
【００４２】
【発明の効果】以上詳細に説明したように、この発明に
よれば、ホトリソ最小解像寸法からＲＩＥ・スペーサを
用いてさらに狭めにエミッタ寸法を得るにあたり、スペ
ーサ形成に加えて高圧酸化法による酸化のバーズビーク
による寸法追い込みを追加して利用しているので、従来
よりさらに狭いエミッタ寸法を寸法制御性良く得ること
ができ、したがって遮断周波数の高いバイポーラトラン
ジスタを得ることができる。
よれば、ホトリソ最小解像寸法からＲＩＥ・スペーサを
用いてさらに狭めにエミッタ寸法を得るにあたり、スペ
ーサ形成に加えて高圧酸化法による酸化のバーズビーク
による寸法追い込みを追加して利用しているので、従来
よりさらに狭いエミッタ寸法を寸法制御性良く得ること
ができ、したがって遮断周波数の高いバイポーラトラン
ジスタを得ることができる。
【図１】この発明の高速バイポーラトランジスタの一実
施例を説明する第１段の工程断面図。
施例を説明する第１段の工程断面図。
【図２】同上実施例の第２段の工程断面図。
【図３】同上実施例の第３段の工程断面図。
【図４】同上実施例の第４段の工程断面図。
【図５】同上実施例の第５段の工程断面図。
【図６】同上実施例の第６段の工程断面図。
【図７】従来の高速バイポーラトランジスタの製造寸法
の工程断面図。
の工程断面図。
１ 半導体基板 ２ Ｎ型埋込層 ３ エピタキシャル層 ４ Ｐ型分離層 ５ パッド酸化膜 ６，１３ Si3N4 膜 ７ ベース・エミッタ形成領域 ８ コレクタ領域 ９ フィールド酸化膜 １０ 第１のポリシリコン膜 １１，２０，２９ 酸化膜 １２ 第２のポリシリコン膜 １４ SiO2膜 １７，３１ スペーサ １８ ベース領域 １９ コレクタ領域 ２１ ボロン ２２ リン ２４ エミッタの開孔寸法 ２５ スペーサのエッジ ３０ エミッタ領域 ３２ リンクベース層 ３３ ポリシリコン ３４ 活性ベース層 ３５ エミッタ層 ３６ サイドベース層
Claims (1)
- 【請求項１】 半導体基体上に、第１のポリシリコン膜
を形成し、薄い酸化膜の形成後、第２のポリシリコン膜
を形成する工程と、 この第２のポリシリコン膜上に、選択的に窒化膜を配置
して前記第２のポリシリコン膜を酸化するとともに、そ
の酸化された第２のポリシリコン膜をエッチングする工
程と、 全面に酸化膜形成後、前記窒化膜のまわりにこの酸化膜
を残存させて第１のスペーサを形成する工程と、 この第１のスペーサを形成することにより露出された、
前記第１のポリシリコン膜上を酸化させた後に、前記窒
化膜を除去する工程と、 前記第１のスペーサ内の前記第２のポリシリコン膜を異
方性エッチングした後、前記薄い酸化膜と、前記第１の
ポリシリコン膜を順次エッチングにより除去する工程
と、 酸化膜を全面に形成後、前記第１のスペーサの内面にこ
の酸化膜を残存させ、第２のスペーサを形成する工程
と、 前記第２のスペーサの形成工程により露出された前記半
導体基体に活性ベース層、この活性ベース層内にエミッ
タ層を順次形成する工程よりなることを特徴とする高速
バイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03117887A JP3142303B2 (ja) | 1991-04-23 | 1991-04-23 | 高速バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03117887A JP3142303B2 (ja) | 1991-04-23 | 1991-04-23 | 高速バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102168A JPH05102168A (ja) | 1993-04-23 |
| JP3142303B2 true JP3142303B2 (ja) | 2001-03-07 |
Family
ID=14722688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03117887A Expired - Fee Related JP3142303B2 (ja) | 1991-04-23 | 1991-04-23 | 高速バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3142303B2 (ja) |
-
1991
- 1991-04-23 JP JP03117887A patent/JP3142303B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102168A (ja) | 1993-04-23 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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