JPH0294633A - バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高速動作回路に使用されるバイポーラ型半導体
装置の製造に好適のバイポーラトランジスタの製造方法
に関する。

［従来の技術］ 従来、バイポーラトランジスタはベース引出し電極にな
る多結晶シリコン膜を利用してグラフトベース領域、真
性ベース領域及びエミッタ領域を自己整合的に形成し、
これによりベース抵抗及び接合容量を低減して高速動作
を実現している。

第２図は従来のバイポーラトランジスタの製造方法の一
例を示す断面図である。先ず、Ｎ＋型埋込１２０２を備
えたＰ型シリコン基板２０１上の全面にコレクタ領域と
なるＮ型エピタキシャル層２０３を堆積する。そして、
素子分離用の絶縁膜２０４を形成してエピタキシャル層
２０３を複数の領域に絶縁分離する。

このように、分離された領域のうちの埋込層２０２で接
続された２つの領域において、その一方の領域の表面に
Ｎ１型コレクタ電極２０５を形成する。次に、エピタキ
シャル層２０３及び絶縁膜２０４上に絶縁膜２０６、Ｐ
型不純物を導入した第１の多結晶シリコンＭ２Ｏ７及び
絶縁膜２０８を順次形成する。そして、この絶縁膜２０
８及び多結晶シリコン膜２０７の所定領域を異方性エツ
チングにより順次除去して開口部を形成する。そして、
この開口部の側面に絶縁膜で第１の側壁２０９を形成す
る。

次に、この開口部の周辺の多結晶シリコン膜２０７の下
の絶縁膜２０６をウェットエツチングにより若干除去し
て多結晶シリコン膜２０７をひさしとした空間を形成す
る。そして、このひさしの下の空間に多結晶シリコンを
選択的に形成して第２の多結晶シリコン膜２１０とする
。その後、熱処理を施して第１の多結晶シリコン膜２０
７のＰ型不純物を第２の多結晶シリコン膜２１０を介し
てエピタキシャル層２０３に拡散させる。これにより、
グラフトベース領域２１１を自己整合的に形成する。

次いで、開口部の側面に絶縁膜により第２．の側壁２１
２を形成する。そして、エピタキシャル層２０３の開口
部表面にイオン注入法等によりＰ型不純物を導入してベ
ース領域２１３を形成する。

その後、Ｎ型多結晶シリコン膜２１４をこの開口部に埋
込むようにして選択的に形成する。そして、この多結晶
シリコン膜２１４からベース領域２１３中にＮ型不純物
を拡散させてエミッタ領域２１５を形成する。これによ
り、バイポーラトランジスタが形成される。

このように、従来、グラフトベース領域を自己整合的に
形成することにより、ベース抵抗及び接合容量を低減し
て高速デバイス用バイポーラトランジスタが形成されて
いる。

［発明が解決しようとする課題］ しかしたがら、上述した従来のバイポーラトランジスタ
の製造方法において、グラフトベース領域２１１はリソ
グラフィーにより開口した窓（開口部）の外側に形成さ
れるためグラフトベース領域２１１を含むベース領域２
１３の面積はリソグラフィー技術により制約される。こ
のため、ベース抵抗の低減及び接合容量の低減には限界
があり、従来の製造方法では動作の高速化が十分ではな
い。

また、コレクタ領域はエミッタ領域の直下がら埋込層２
０２を介してコレクタ電極２０５に取出されている。こ
のため、埋込層２０２は大きな面積が必要であるので、
コレクタ抵抗が大きくなる。

これを回避するために埋込Ｎ２Ｏ２の不純物濃度を高く
してコレクタ抵抗を低減することもできるが、そうする
と、コレクタと基板との間の容量が大きくなってしまう
という不都合を生じる。

本発明はかかる問題点に鑑みてなされたものであって、
ベース抵抗及び接合容量が極めて低いと共に、遮断周波
数等の高周波特性が向上したバイポーラトランジスタを
製造することができるバイポーラトランジスタの製造方
法を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るバイポーラトランジスタの製造方法は、第
１導電型埋込層をその表面に備えた第２導電型半導体基
板上に第１導電型エピタキシャル層を形成する工程と、
このエピタキシャル層上に第１絶縁膜及び第２絶縁膜を
選択的に順次形成し、その側面に第１の側壁を形成する
工程と、前記第１及び第２絶縁膜並びに第１の側壁をマ
スクとして前記エピタキシャル層をその途中までエツチ
ング除去することにより凸部を形成する工程と、この凸
部の側面に第２の側壁を形成する工程と、この凸部及び
第２の側壁をマスクとして前記エピタキシャル層を再度
エツチングして前記第１絶縁膜直下のエピタキシャル層
の側面を露出させる工程と、この露出したエピタキシャ
ル層の側面に第３の側壁を形成する工程と、前記凸部並
びに第１、第２及び第３の側壁をマスクとして前記埋込
層、エピタキシャル層及び半導体基板の一部をエツチン
グして埋込層を露出させる工程と、前記凸部を除く半導
体基板上に第３の絶縁膜を形成する工程と、前記露出し
た埋込層と接続してコレクタ引出し電極となる第１導電
型の第１の多結晶シリコン膜及び第４の絶縁膜を順次選
択的に形成する工程と、前記第２の側壁を除去して前記
凸部の側面のエピタキシャル層を露出させる工程と、こ
のエピタキシャル層と接続してベース引出し電極となる
第２導電型の第２の多結晶シリコン膜を選択的に形成す
る工程と、前記第１の側壁及び第２の絶縁膜を除去して
第１の側壁の下方のエピタキシャル層を露出させる工程
と、前記第２の多結晶シリコン膜及びこの露出したエピ
タキシャル層の表面を酸化して第５の絶縁膜を形成する
と共にこの第２の多結晶シリコン膜中からエピタキシャ
ル層中に第２導電型の不純物を拡散させてグラフトベー
ス領域を形成する工程と、前記第１の絶縁膜を除去して
前記エピタキシャル層に第２導電型不純物及び第１導電
型不純物を順次導入してベース領域及びエミッタ領域を
形成する工程と、を有することを特徴とする。

［作用］ 本発明においては、第１導電型埋込層及びエピタキシャ
ル層を第２導電型半導体基板上に形成した後、リソグラ
フィーを使用してエピタキシャル層にエツチングを施し
、基板上に突出した形状の凸部を形成する。そして、こ
の凸部の内部にグラフトベース領域及び埋込層を形成し
、凸部の側面からベース電極及びコレクタ電極を取出す
構造のバイポーラトランジスタを製造する。これにより
、従来のバイポーラトランジスタの場合に比して、グラ
フＩ・ベース領域はベース領域と一層密接に接続される
ため、ベース抵抗及び接合容量が著しく低減される。ま
た、コレクタ電極はエミッタ領域の直下の埋込層から直
接導出されるなめ、コレクタ抵抗は小さく、且つ、コレ
クター基板間の容量も小さくなる。このため、バイポー
ラトランジスタの遮断周波数が高くなり、優れた高周波
特性を得ることができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｇ）は本発明の実施例を工程順に示
す断面図である。また、本実施例においては第１導電型
をＮ型、第２導電型をＰ型としでいる。

先ず、第１図（ａ）に示すように、Ｐ型シリコン基板１
０１の表面にＮ型不純物を導入してＮ＋型埋込層１０２
を形成する。そして、全面に厚さが約１．０乃至１．５
μｍのＮ型エピタキシャル層１０３を堆積する。更に、
このエピタキシャル層１０３の上に厚さが１０００乃至
２０００人のシリコン窒化膜１０４を被着した後、全面
に厚さが３０００乃至５０００人のシリコン酸化膜１０
５を被着する、次に、素子形成領域以外のシリコン酸化
膜１０５をフォトリソグラフィーを使用した異方性エツ
チングにより除去する。そして、残存した素子形成領域
上のシリコン酸化膜１０５をマスクとしてシリコン窒化
膜１０４を等方性エツチングにより除去する。

このとき、シリコン酸化膜１０５の縁部の直下に、サイ
ドエツチングにより空間を形成する。その後、全面にシ
リコン酸化膜を被着し、このシリコン酸化膜を異方性エ
ツチングによりエッチバックし、て第１の側壁１０６を
形成する。

次に、第１図（ｂ）に示すように、シリコン酸化膜１０
５及び第１の側壁１０６をマスクとし、異方性エツチン
グを施してエピタキシャル層１０３を表面から２０００
乃至４０００人の厚さ分だけ除去して素子形成領域であ
る凸部を形成する。そして、全面にシリコン窒化膜１０
７及びシリコン酸化膜１０８を被着した後、異方性エツ
チングによりエッチバックしてシリコン窒化膜１０７及
びシリコン酸化膜１０８からなる第２の側壁１０９を形
成する。その後、異方性エツチングを施して素子形成領
域である凸部以外のエピタキシャル層１０３を埋込層１
０２が露出するまで除去する。そして、この露出したエ
ピタキシャル層１０３を酸化することにより厚さが約２
０００乃至４０００人のシリコン酸化膜を形成した後、
異方性エツチングを施してこのシリコン酸化膜をエッチ
バックし、凸部の側面にのみ第３の側壁１１０を形成す
る。

次に、第１図（Ｃ）に示すように異方性エツチングを施
して埋込層１０２の途中位置までエピタキシャルＮ１０
３及びシリコン基板１０１を除去する。そして、全面に
シリコン窒化膜を被着した後、異方性エツチングにより
このシリコン窒化膜をエッチバックして凸部の側面にの
みシリコン窒化膜を残存させて第４の側壁１１１を形成
すると共に、凸部以外のシリコン基板１０１を露出させ
る。その後、この露出したシリコン基板１０１の表面を
酸化して厚さが約３０００乃至６０００人のシリコン酸
化膜１１２を形成する。

次に、第１図（ｄ）に示すように、第４の側紐１１１を
除去した後、全面に厚さが３０００乃至５０００人の第
１の多結晶シリコンｌｌ１１１３を被着し、次いでこれ
をバターニングする。その後、例えば、全面にレジスト
を塗布した後に異方性エツチングを施してこのレジスト
をエッチバックし、凸部の上部に被着した第１の多結晶
シリコン膜１１３を露出させる。そして、異方性エツチ
ングにより、第１の多結晶シリコン膜１１３をエツチン
グし、凸部側面の埋込層１０２の露出部と接続し、シリ
コン酸化膜１１２上に延在する部分の第１の多結晶シリ
コン膜１１３のみを残存させて、他の部分の第１の多結
晶シリコン膜１１３を除去する。そして、レジストを除
去した後、残存した第１の多結晶シリコン膜１１３にＮ
型不純物をイオン注入により導入する。その後、熱酸化
処理することにより第１の多結晶シリコン膜１１３の表
面を酸化してシリコン酸化膜１１４を形成すると共に、
多結晶シリコン膜１１３と埋込層１０２とをＮ型不純物
により電気的に接続する。この多結晶シリコンｙ１１３
はコレクタ引出し電極となる。

次に２第１図（ｅ）に示すように、第２の側壁１０９の
シリコン窒化膜１０７及びシリコン酸化［１０８を除去
する９次いで、全面に厚さが２０００乃至５０００人で
ある第２の多結晶シリコン膜１１５を被着した後、この
第２の多結晶シリコン膜１１５をバター・ニングする。

その後、前述した第１の多結晶シリコン膜１１３と同様
の方法で第２の多結晶シリコン膜１１５をエツチングし
て凸部側面のエピタキシャル層１０３と接続し、シリコ
ン酸化膜１１４上の部分からシリコン酸化膜１１２上に
延在ｔろ部分の第２の多結晶シリコン膜１１５のみを残
存させて、他の部分の第２の多結晶シリコン膜１１５を
除去する。残存した第２の多結晶シリコン膜１１５にイ
オン注入法によりＰ型不純物を導入する。そして、シリ
コン酸化膜１０５及び第１の側壁１０６を除去してエピ
タキシャル層１０３の上面の縁部を露出させた後、第２
の多結晶シリコン１ｌｔｌ１５及び露出したエピタキシ
ャル層１０３の表面を酸化させると共に、第２の多結晶
シリコン膜１１５の表面にシリコン酸化膜１１６を形成
し、更に、第２の多結晶シリコン膜１１５からエピタキ
シャル層１０３にＰ型不純物を拡散させてグラフトベー
ス領域１１７を形成する。

第２の多結晶シリコンＩＩＩｇｌ１５はベース引出し電
極となる。

次に、第１図（ｆ）に示すように、シリコン窒化１１１
ＩＩ　０４を除去し、て凸部上面にエピタキシャル層１
０３を露出させる。このエピタキシャルＭ１０３の表面
にＰ型不純物をイオン注入法により導入し、その後、熱
処理を施してベース領域１１８を形成する。そして、こ
のベース領域１１８上に厚さが２０００乃至４００ＯＡ
の第３の多結晶シリコン膜１１９を選択的に形成する４
この第３の多結晶シリコン膜１１９にＮ型不純物をイオ
ン注入した後、熱処理を施してこの第３の多結晶シリコ
ン膜１１９からベース領域１１８にＮ型不純物を拡散さ
せてエミッタ領域１２０を形成する。また、第３の多結
晶シリコンＭ１１９はエミッタ電極となる。

次いで、第１図（ｇ）に示すように、シリコン酸化膜１
１４及びシリコン酸化１１１６の所定位置に開口部を形
成してアルミニウム電極１２１をこの開口部を埋込むよ
うに形成し、ベース、エミッタ及びコレクタ電極と接続
する。これによりバイポーラトランジスタの製造は完了
する。

本実施例によれば、グラフトベース領域とベース領域と
の接続が密接に行われるため、ベース抵抗及び接合容量
が低減される。また、コレクタ電極がエミッタ領域の直
下の埋込層から直接導出されるため、コレクタ抵抗が減
少する。従って、コレクタ抵抗を低減させるために埋込
層の不純物濃度を高くする必要がなくなり、コレクタと
基板との間の容量を低減できる。これにより、遮断用７
ｚｌ数等の高周波特性が著しく向上する。

［発明の効果］ 以上、説明したように本発明によれば、リソグラフィー
により基板上に突出した形状の凸部を形成し、この凸部
の内側にグラフトベース領域、ベース領域、エミッタ領
域及びＮ＋型埋込層を形成し、多結晶シリコン膜により
凸部の側面からベース及びコレクタ電極を導出する。こ
の１−、め、グラフトベース領域とベース領域との接続
が密接い行われ、ベース抵抗及び接合容量が低減すると
共に、コレクタ抵抗が低減し、且つ、コレクタと基板ど
の間の容量が低減され、遮断周波数等の高周波特性が著
しく改善されるという効果を奏する９

【図面の簡単な説明】

第１図（ａ）乃至（ｇ）は本発明の実施例方法を工程順
に示す断面図、第２図は従来のバイボ・−ラトランジス
タの製造方法を示す断面図である。 １０１．２０１　；ｐ型シリコン基板、］０２゜２０２
、Ｎ＋型埋込層、１０３，２０３：Ｎ型エピタキシャル
層、１０４，１０７．シリコン窒化膜、１０５，１０８
，１１２，１１４，１１６；シリコン酸化膜、］−０６
，２０９；第１の側壁、１０９．２１２．第２の側壁、
１１０；第３の側壁、１１１；第４の側壁、１１３．２
０７；第１の多結晶シリコン膜、１１５，２１０．第、
２の多結晶シリコン膜、１１．７，２１１．グラフトベ
ース領域、１ｉ、８，２］、３；ベース領域、１１９；
第３の多結晶シリコン膜、２０４，２０６，２０８；絶
縁膜、２０５：コレクタ電極、２１４；多結晶シリコン
膜 ｄｌ

Claims (1)

【特許請求の範囲】
1. （１）第１導電型埋込層をその表面に備えた第２導電型
   半導体基板上に第１導電型エピタキシャル層を形成する
   工程と、このエピタキシャル層上に第１絶縁膜及び第２
   絶縁膜を選択的に順次形成し、その側面に第１の側壁を
   形成する工程と、前記第１及び第２絶縁膜並びに第１の
   側壁をマスクとして前記エピタキシャル層をその途中ま
   でエッチング除去することにより凸部を形成する工程と
   、この凸部の側面に第２の側壁を形成する工程と、この
   凸部及び第２の側壁をマスクとして前記エピタキシャル
   層を再度エッチングして前記第１絶縁膜直下のエピタキ
   シャル層の側面を露出させる工程と、この露出したエピ
   タキシャル層の側面に第３の側壁を形成する工程と、前
   記凸部並びに第１、第２及び第３の側壁をマスクとして
   前記埋込層、エピタキシャル層及び半導体基板の一部を
   エッチングして埋込層を露出させる工程と、前記凸部を
   除く半導体基板上に第３の絶縁膜を形成する工程と、前
   記露出した埋込層と接続してコレクタ引出し電極となる
   第１導電型の第１の多結晶シリコン膜及び第４の絶縁膜
   を順次選択的に形成する工程と、前記第２の側壁を除去
   して前記凸部の側面のエピタキシャル層を露出させる工
   程と、このエピタキシャル層と接続してベース引出し電
   極となる第２導電型の第２の多結晶シリコン膜を選択的
   に形成する工程と、前記第１の側壁及び第２の絶縁膜を
   除去して第１の側壁の下方のエピタキシャル層を露出さ
   せる工程と、前記第２の多結晶シリコン膜及びこの露出
   したエピタキシャル層の表面を酸化して第５の絶縁膜を
   形成すると共にこの第２の多結晶シリコン膜中からエピ
   タキシャル層中に第２導電型の不純物を拡散させてグラ
   フトベース領域を形成する工程と、前記第１の絶縁膜を
   除去して前記エピタキシャル層に第２導電型不純物及び
   第１導電型不純物を順次導入してベース領域及びエミッ
   タ領域を形成する工程と、を有することを特徴とするバ
   イポーラトランジスタの製造方法。