JPH01146367A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH01146367A JPH01146367A JP62306544A JP30654487A JPH01146367A JP H01146367 A JPH01146367 A JP H01146367A JP 62306544 A JP62306544 A JP 62306544A JP 30654487 A JP30654487 A JP 30654487A JP H01146367 A JPH01146367 A JP H01146367A
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- silicon nitride
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Links
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 19
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタに関し、特にゲート構
造に関するものである。
造に関するものである。
従来、電界効果トランジスタのゲート形成方法は、半導
体基板上にゲート絶縁膜の５ｉＯｚ膜を成長させ、その
上にゲート電極となる多結晶シリコンを成長させ、パタ
ーニングする。その後多結晶シリコンをマスクにし、基
板と導電型の異なる不純物を拡散し、チャンネル部を形
成する。
体基板上にゲート絶縁膜の５ｉＯｚ膜を成長させ、その
上にゲート電極となる多結晶シリコンを成長させ、パタ
ーニングする。その後多結晶シリコンをマスクにし、基
板と導電型の異なる不純物を拡散し、チャンネル部を形
成する。
第３図（ａ）〜（ｃ）は、従来の縦型ＭＯ８Ｆ’ＥＴの
ゲート形成方法を説明するために工程順に示した断面図
である。まず第３図（ａ）に示すように、ｎ型Ｓｉ基板
ｌ上にＳｉＯ２膜を形成し、その上に多結晶シリコン１
０を形成する。次いでその上にフォトレジスト４を形成
し、第３図（ｂ）に示すように、フォトレジスト４をパ
ターニングし、フォトレジスト４をマスクして多結晶シ
リコンＩＯとＳｉＯ□膜をエツチングする。次に第３図
（ｃ）に示すようにゲート酸化膜２の下の接合端が現わ
れるチャンネル形成のためのｐ型不純物領域５およびｎ
型不純物領域６を形成する。
ゲート形成方法を説明するために工程順に示した断面図
である。まず第３図（ａ）に示すように、ｎ型Ｓｉ基板
ｌ上にＳｉＯ２膜を形成し、その上に多結晶シリコン１
０を形成する。次いでその上にフォトレジスト４を形成
し、第３図（ｂ）に示すように、フォトレジスト４をパ
ターニングし、フォトレジスト４をマスクして多結晶シ
リコンＩＯとＳｉＯ□膜をエツチングする。次に第３図
（ｃ）に示すようにゲート酸化膜２の下の接合端が現わ
れるチャンネル形成のためのｐ型不純物領域５およびｎ
型不純物領域６を形成する。
上述した従来のゲートの形成方法では、チャンネル部を
形成するために高温・長時間の不純物拡散をおこなうた
め、すでに形成されているゲート５ｉｎ２膜や、多結晶
シリコンに欠陥が発生する。
形成するために高温・長時間の不純物拡散をおこなうた
め、すでに形成されているゲート５ｉｎ２膜や、多結晶
シリコンに欠陥が発生する。
この対策として、チャンネル部形成後、多結晶シリコン
・ゲートの５ｉｎ２膜を除去し、再度ゲートのＳｉＯ２
膜・多結晶シリコンを成長させる方法があるが、ゲート
電極形成のパターニングの際、先に形成したチャンネル
部とのズレを生じるおそれがある。ゲート電極とチャン
ネル部がズレることにより、Ｃ，ｓ（ゲート・ソース間
容量）とＣｏＤ（ゲート・ドレイン間容量）が変化し、
電界効果トランジスタのスイッチング特性が変動すると
いう欠点がある。
・ゲートの５ｉｎ２膜を除去し、再度ゲートのＳｉＯ２
膜・多結晶シリコンを成長させる方法があるが、ゲート
電極形成のパターニングの際、先に形成したチャンネル
部とのズレを生じるおそれがある。ゲート電極とチャン
ネル部がズレることにより、Ｃ，ｓ（ゲート・ソース間
容量）とＣｏＤ（ゲート・ドレイン間容量）が変化し、
電界効果トランジスタのスイッチング特性が変動すると
いう欠点がある。
上記問題点に対し本発明の電界効果トランジスタは、−
導電型半導体基板上に５ｉｎ２膜を形成する工程と、そ
の上にシリコン窒化膜を形成する工程と、その上に、フ
ォトレジストをパターニングする工程と、フォトレジス
トをマスクにしてシリコン窒化膜をエツチングする工程
と、前記基板と導電型の異なる不純物を拡散する工程と
、次に前記シリコン窒化膜をマスクにして選択的にＳｉ
Ｏ２膜を形成する工程と、窒化膜上のＳｉＯ２膜と窒化
膜と窒化膜下の５ｉｎ２膜を除去する工程と、ゲートの
ＳｉＯ２膜および、ゲート電極の多結晶シリンコンを形
成する工程とを重ねて製造されていることにより、ゲー
ト電極の外周下部のＳｉＯ□膜を厚くすることができ、
ゲート電極のズレによる特性変動が抑えられ、かつ、良
質のゲート酸化膜を有するものとなっている。
導電型半導体基板上に５ｉｎ２膜を形成する工程と、そ
の上にシリコン窒化膜を形成する工程と、その上に、フ
ォトレジストをパターニングする工程と、フォトレジス
トをマスクにしてシリコン窒化膜をエツチングする工程
と、前記基板と導電型の異なる不純物を拡散する工程と
、次に前記シリコン窒化膜をマスクにして選択的にＳｉ
Ｏ２膜を形成する工程と、窒化膜上のＳｉＯ２膜と窒化
膜と窒化膜下の５ｉｎ２膜を除去する工程と、ゲートの
ＳｉＯ２膜および、ゲート電極の多結晶シリンコンを形
成する工程とを重ねて製造されていることにより、ゲー
ト電極の外周下部のＳｉＯ□膜を厚くすることができ、
ゲート電極のズレによる特性変動が抑えられ、かつ、良
質のゲート酸化膜を有するものとなっている。
本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を製造工程に
ついて説明するための工程順の断面図である。先ず、第
１図（ａ）に示すようにｎ型Ｓｉ基板１上に、ＳｉＯ２
膜２を形成し、その上に、シリコン窒化膜３を形成し、
つぎにシリコン窒化膜３の上に形成したフォトレジスト
４をマスクにして、シリコン窒化膜をエツチングする。
ついて説明するための工程順の断面図である。先ず、第
１図（ａ）に示すようにｎ型Ｓｉ基板１上に、ＳｉＯ２
膜２を形成し、その上に、シリコン窒化膜３を形成し、
つぎにシリコン窒化膜３の上に形成したフォトレジスト
４をマスクにして、シリコン窒化膜をエツチングする。
次に、第１図（ｂ）に示すように、フォトレジスト４を
マスクにし、不純物をイオン打込み、不純物の押込みを
おこない、ｐ型不純物領域５、ｎ型不純物領域６を形成
し、その後シリコン窒化膜３をマスクとしたＬＯＣＯ８
酸化を行ない、厚い５ｉＯｚ膜７を形成する。次に第１
図（Ｃ）に示すように、シリコン窒化膜上のＳｉＯ□膜
８を除去し、さらに、シリコン窒化膜３を除去し、シリ
コン窒化膜下のＳｉＯ２を除去する。次に、第１図（ｄ
）に示すように、ゲートの５ｉ０２膜９を形成し、その
上に多結晶シリコンＩＯを成長させパターニングするこ
とにより、良質なゲートのＳｉＯ□膜を有するシリコン
ケートの縦型ＭＯ８ＦＥＴを作ることができる。
マスクにし、不純物をイオン打込み、不純物の押込みを
おこない、ｐ型不純物領域５、ｎ型不純物領域６を形成
し、その後シリコン窒化膜３をマスクとしたＬＯＣＯ８
酸化を行ない、厚い５ｉＯｚ膜７を形成する。次に第１
図（Ｃ）に示すように、シリコン窒化膜上のＳｉＯ□膜
８を除去し、さらに、シリコン窒化膜３を除去し、シリ
コン窒化膜下のＳｉＯ２を除去する。次に、第１図（ｄ
）に示すように、ゲートの５ｉ０２膜９を形成し、その
上に多結晶シリコンＩＯを成長させパターニングするこ
とにより、良質なゲートのＳｉＯ□膜を有するシリコン
ケートの縦型ＭＯ８ＦＥＴを作ることができる。
第２図（ａ）〜（ｄ）は本発明の第２の実施例を製造工
程について説明するための断面図である。本例は、第１
図の縦型シリコンゲートＦＥＴに対し、横型のＦＥＴで
あって、ｐ型基板１１にｎ型不純物６だけの拡散により
チャンネル部を形成していることに違いがあり、その他
は第１図の実施例と同様である。
程について説明するための断面図である。本例は、第１
図の縦型シリコンゲートＦＥＴに対し、横型のＦＥＴで
あって、ｐ型基板１１にｎ型不純物６だけの拡散により
チャンネル部を形成していることに違いがあり、その他
は第１図の実施例と同様である。
以上説明したように、ゲートの形成時に、シリコン窒化
膜をマスクとした選択酸化のＬＯＣＯ８横道をもちいる
ことにより、ゲート電極外周端下部の酸化膜を１μ程度
の厚さにできる。このことにより、Ｃｏｓ、ＣｏＤは従
来の約５分の１の値になる。よって、ゲート電極とチャ
ンネル部とにズレな生じても、Ｃ，、、Ｃ，Ｄ変動値を
小さくすることができ、かつ、良質のゲート酸化膜を有
せしめている。
膜をマスクとした選択酸化のＬＯＣＯ８横道をもちいる
ことにより、ゲート電極外周端下部の酸化膜を１μ程度
の厚さにできる。このことにより、Ｃｏｓ、ＣｏＤは従
来の約５分の１の値になる。よって、ゲート電極とチャ
ンネル部とにズレな生じても、Ｃ，、、Ｃ，Ｄ変動値を
小さくすることができ、かつ、良質のゲート酸化膜を有
せしめている。
第１図（ａ）〜（ｄ）および第２図（ａ）〜（ｄ）はそ
れぞ八本発明の第１実施例および第２実施例を製造工程
について説明するための工程順の断面図、第３図（ａ）
〜（ｃ）は従来の縦形ＦＥＴを製造工程について説明す
るための工程順の断面図である。 １・・・・・・ｎ型シリコン基板、２，８・・・・・・
５ｉｎ２膜、３・・・・・・シリコン窒化膜、４・・・
・・・フォトレジスト、５・・・・・・ｐ型不純物領域
、６・・・・・・ｎ型不純物領域、７・・・・・・厚い
Ｓｉｇｈ膜、９・・・・・・ゲー）ＳｉＯｘ膜、ｌＯ・
・・・・・多結晶シリコン、１１・・・・・・ｐ型シリ
コン基板。 代理人 弁理士 内 原 音 躬ｌ 図 泊、５ 図
れぞ八本発明の第１実施例および第２実施例を製造工程
について説明するための工程順の断面図、第３図（ａ）
〜（ｃ）は従来の縦形ＦＥＴを製造工程について説明す
るための工程順の断面図である。 １・・・・・・ｎ型シリコン基板、２，８・・・・・・
５ｉｎ２膜、３・・・・・・シリコン窒化膜、４・・・
・・・フォトレジスト、５・・・・・・ｐ型不純物領域
、６・・・・・・ｎ型不純物領域、７・・・・・・厚い
Ｓｉｇｈ膜、９・・・・・・ゲー）ＳｉＯｘ膜、ｌＯ・
・・・・・多結晶シリコン、１１・・・・・・ｐ型シリ
コン基板。 代理人 弁理士 内 原 音 躬ｌ 図 泊、５ 図
Claims (1)
- 一導電型半導体基板の上面を酸化膜で覆った後、この
シリコン酸化膜上にシリコン窒化膜およびフォトレジス
ト膜を形成し、パターニング後、前記フォトレジスト膜
をマスクとして不純物のイオン打込みによりチャンネル
を形成し、つぎに前記シリコン窒化膜をマスクとした選
択酸化により厚い酸化膜を形成しつぎに前記シリコン窒
化膜およびその下層の酸化膜を除去し、この除去した後
に更めてゲート酸化膜および多結晶シリコンのゲート電
極を形成してなることを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306544A JPH01146367A (ja) | 1987-12-02 | 1987-12-02 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62306544A JPH01146367A (ja) | 1987-12-02 | 1987-12-02 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01146367A true JPH01146367A (ja) | 1989-06-08 |
Family
ID=17958315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62306544A Pending JPH01146367A (ja) | 1987-12-02 | 1987-12-02 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01146367A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545484A2 (en) * | 1991-12-05 | 1993-06-09 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159271A (ja) * | 1974-06-12 | 1975-12-23 | ||
| JPS59197174A (ja) * | 1984-03-23 | 1984-11-08 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| JPS61276371A (ja) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62238669A (ja) * | 1986-04-09 | 1987-10-19 | Nec Corp | 縦型電界効果トランジスタの製造方法 |
-
1987
- 1987-12-02 JP JP62306544A patent/JPH01146367A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159271A (ja) * | 1974-06-12 | 1975-12-23 | ||
| JPS59197174A (ja) * | 1984-03-23 | 1984-11-08 | Hitachi Ltd | Ｍｉｓ型半導体装置 |
| JPS61276371A (ja) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62238669A (ja) * | 1986-04-09 | 1987-10-19 | Nec Corp | 縦型電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545484A2 (en) * | 1991-12-05 | 1993-06-09 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
| EP0545484A3 (en) * | 1991-12-05 | 1996-11-20 | Cons Ric Microelettronica | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
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