JPS62238669A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS62238669A JPS62238669A JP61082708A JP8270886A JPS62238669A JP S62238669 A JPS62238669 A JP S62238669A JP 61082708 A JP61082708 A JP 61082708A JP 8270886 A JP8270886 A JP 8270886A JP S62238669 A JPS62238669 A JP S62238669A
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トラ７ジスタのａ遣方法に関し、
特に、しきい値電圧のコントロール性を向上させた縦型
電界効果トラ７ジスタの製造方法に関する。
特に、しきい値電圧のコントロール性を向上させた縦型
電界効果トラ７ジスタの製造方法に関する。
従来の縦型電界効果トランジスタの製造方法は、第２図
（ａ）に示すように一導電型半導体基板１の表面にゲー
ト酸化膜１２および多結晶シリコン８を形成し、第２図
（ｂ）に示すようにフォトリングラフィ技術を用いて多
結晶シリコン８とゲート酸化膜をエツチングし、ゲート
電極８′を形成する。その後ゲート電極８′ｔマスクに
して第２図（Ｃ１に示すように基板と反対導電型の不純
物領域（ベース）５と基板と同じ導電型の不純物鎖酸（
ソース）６とを形成し、その後、第２図（ｄ）に示すよ
うにゲート電極８′上に層間絶縁膜９を設け、第２図（
ｅｌに示すように基板裏面側にドレイン電極１１を形成
し、基板表面側にソース電極を形成する。
（ａ）に示すように一導電型半導体基板１の表面にゲー
ト酸化膜１２および多結晶シリコン８を形成し、第２図
（ｂ）に示すようにフォトリングラフィ技術を用いて多
結晶シリコン８とゲート酸化膜をエツチングし、ゲート
電極８′を形成する。その後ゲート電極８′ｔマスクに
して第２図（Ｃ１に示すように基板と反対導電型の不純
物領域（ベース）５と基板と同じ導電型の不純物鎖酸（
ソース）６とを形成し、その後、第２図（ｄ）に示すよ
うにゲート電極８′上に層間絶縁膜９を設け、第２図（
ｅｌに示すように基板裏面側にドレイン電極１１を形成
し、基板表面側にソース電極を形成する。
上述した従来の縦型電界効果トランジスタの製造方法に
おいては、多結晶シリコンのゲート電極をマスクにベー
ス及びソースを形成しているので。
おいては、多結晶シリコンのゲート電極をマスクにベー
ス及びソースを形成しているので。
ゲート電極直下に、イオン注入などでしきい値をコント
ロールする不純物層を形成することができなかった。こ
のためしきい値がベース、ソースの不純物注入量及び拡
散条件だけで決定され、しきい値のコントロールが困難
であるという欠点がある。
ロールする不純物層を形成することができなかった。こ
のためしきい値がベース、ソースの不純物注入量及び拡
散条件だけで決定され、しきい値のコントロールが困難
であるという欠点がある。
本発明は、縦型電界効果トランジスタの製造方法におい
て、窒化膜？マスクにして、Ｐベース。
て、窒化膜？マスクにして、Ｐベース。
Ｎ ソースを形成し、その後、この窒化膜金除去し、窒
化膜のあった所の全面もしくは一部のみにイオン注入を
することにより、シきい値電圧のコントロール性を向上
し次ものである。
化膜のあった所の全面もしくは一部のみにイオン注入を
することにより、シきい値電圧のコントロール性を向上
し次ものである。
本発明の縦型電界効果トラ７ジスタの製造方法は、半導
体基板の表面側にソース及びゲート電極が形成され裏面
側にドレイン電極が形成された縦型電界効果トラ７ジス
タの製造方法において、半導体基板の表面に酸化膜及び
窒化膜全順に成長させる工程と、フォト・リソグラフィ
技術を用いて窒化膜をエツチングし窒化膜をマスクにし
て半導体基板と逆の導電型の第１不純物領域を形成する
工程と、第１不純物領域内に半導体基板と同じ導電型の
第２の不純物領域を形成する工程と、窒化膜をマスクに
して酸化膜を形成した後′猶化膜全除去する工程と、窒
化膜の除去された所の全面もしくは一部に半導体基板と
逆の導１！型の第３不純物領域をイオン注入により形成
する工程と金有することを特徴とする。
体基板の表面側にソース及びゲート電極が形成され裏面
側にドレイン電極が形成された縦型電界効果トラ７ジス
タの製造方法において、半導体基板の表面に酸化膜及び
窒化膜全順に成長させる工程と、フォト・リソグラフィ
技術を用いて窒化膜をエツチングし窒化膜をマスクにし
て半導体基板と逆の導電型の第１不純物領域を形成する
工程と、第１不純物領域内に半導体基板と同じ導電型の
第２の不純物領域を形成する工程と、窒化膜をマスクに
して酸化膜を形成した後′猶化膜全除去する工程と、窒
化膜の除去された所の全面もしくは一部に半導体基板と
逆の導１！型の第３不純物領域をイオン注入により形成
する工程と金有することを特徴とする。
次に１本発明について図面を参照して説明する。
第１図は１本発明の一実施例の工程毎の断面図である。
第１図（ａｌに示すように一導電型牛導体基板１に。
酸化膜２．窒化膜３を成長させ、第１図（ｂｌに示すよ
うに、レジスト４によりフオド・リソグラフィ技術を用
いて、バターニングを行う、その後第１図（Ｃ１に示す
ように窒化膜３ｔ−マスクにして、半導体基板と反対の
導電型の不純物領域５および半導体基板と同じ導電型の
不純物領域６會形成する。
うに、レジスト４によりフオド・リソグラフィ技術を用
いて、バターニングを行う、その後第１図（Ｃ１に示す
ように窒化膜３ｔ−マスクにして、半導体基板と反対の
導電型の不純物領域５および半導体基板と同じ導電型の
不純物領域６會形成する。
その後第１図（ｄ）に示すように、窒化膜３をマスクに
酸化する窒化膜３の下は酸化膜が成長しないので、第１
図（ｄｌに示すような、形状（バーズ・ピーク）になる
。
酸化する窒化膜３の下は酸化膜が成長しないので、第１
図（ｄｌに示すような、形状（バーズ・ピーク）になる
。
次に第１図（ｅｌ 、 （ｆ）に示すように窒化膜３を
除去し、窒化膜のあった所の全部もしくは、一部に基板
と逆の不純物領域１５を形成する。その後第１図（ｇｌ
、 （ｈｌ及びｔｔ＋に示すような順序でゲート電極
８゜ソース電極１３．ドレイン電極１１を形成し、縦型
電界効果トランジスタを形成する。
除去し、窒化膜のあった所の全部もしくは、一部に基板
と逆の不純物領域１５を形成する。その後第１図（ｇｌ
、 （ｈｌ及びｔｔ＋に示すような順序でゲート電極
８゜ソース電極１３．ドレイン電極１１を形成し、縦型
電界効果トランジスタを形成する。
不純物領域１５によりしきい値電圧が決定できるので、
コントロール精度がよくなる。
コントロール精度がよくなる。
以上説明したように、本発明は、縦型電界効果トランジ
スタの製造方法において、窒化膜を用いて二重拡散全行
ない、さらに窒化膜をマスクに酸化し、ゲート直下にイ
オン注入できる形状にすることにより、しきい値′１圧
のコント田−ル稍度を向上することができる効果がある
。
スタの製造方法において、窒化膜を用いて二重拡散全行
ない、さらに窒化膜をマスクに酸化し、ゲート直下にイ
オン注入できる形状にすることにより、しきい値′１圧
のコント田−ル稍度を向上することができる効果がある
。
第１図（ａｌ〜（ｉ）は本発明の一実施例の工程断面図
。 第２図（ａｌ〜（ｅ）は従来の縦型電界効果トランジス
タの工程断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・窒化膜、４・・・・・・レジスト、５・・
・・・・基板と反対の導電型の不純物領域（ベース）、
６・・・・・・基板と同じ導電型の不純物領域（ソース
）％７・・・・・・イオン注入、８・・・・・・多結晶
シリコン１８′ゲート電極（例えば、ポリミリ・ゲート
）、９・・・・・・層間絶縁膜、１０・・・・・・基板
と反体の導電型の不純物領域、１１・−・・・・ドレイ
ン電極、１２・・・・・・ゲート酸化膜。 拵１図 奉 ２ 図
。 第２図（ａｌ〜（ｅ）は従来の縦型電界効果トランジス
タの工程断面図である。 １・・・・・・半導体基板、２・・・・・・酸化膜、３
・・・・・・窒化膜、４・・・・・・レジスト、５・・
・・・・基板と反対の導電型の不純物領域（ベース）、
６・・・・・・基板と同じ導電型の不純物領域（ソース
）％７・・・・・・イオン注入、８・・・・・・多結晶
シリコン１８′ゲート電極（例えば、ポリミリ・ゲート
）、９・・・・・・層間絶縁膜、１０・・・・・・基板
と反体の導電型の不純物領域、１１・−・・・・ドレイ
ン電極、１２・・・・・・ゲート酸化膜。 拵１図 奉 ２ 図
Claims (1)
- 半導体基板の表面側にソース及びゲート電極が形成され
裏面側にドレイン電極が形成された縦型電界効果トラン
ジスタの製造方法において、半導体基板の表面に酸化膜
及び窒化膜を順に成長させる工程と、フォト・リソグラ
フィ技術を用いて前記窒化膜をエッチングし、窒化膜を
マスクにして半導体基板と逆の導電型の第１不純物領域
を形成する工程と、前記第１不純物領域内に半導体基板
と同じ導電型の第２不純物領域を形成する工程と、窒化
膜をマスクにして酸化膜を形成した後窒化膜を除去する
工程と、窒化膜の除去された所の全面もしくは一部に半
導体基板と逆の導電型の第３不純物領域をイオン注入に
より形成する工程とを有することを特徴とする縦型電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082708A JPH0738444B2 (ja) | 1986-04-09 | 1986-04-09 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61082708A JPH0738444B2 (ja) | 1986-04-09 | 1986-04-09 | 縦型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62238669A true JPS62238669A (ja) | 1987-10-19 |
| JPH0738444B2 JPH0738444B2 (ja) | 1995-04-26 |
Family
ID=13781901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61082708A Expired - Lifetime JPH0738444B2 (ja) | 1986-04-09 | 1986-04-09 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738444B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146367A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | 電界効果トランジスタ |
| EP0545484A2 (en) * | 1991-12-05 | 1993-06-09 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550661A (en) * | 1978-10-07 | 1980-04-12 | Mitsubishi Electric Corp | Insulated gate type field effect semiconductor device |
| JPS6021571A (ja) * | 1983-07-15 | 1985-02-02 | Tdk Corp | 半導体装置及びその製造方法 |
-
1986
- 1986-04-09 JP JP61082708A patent/JPH0738444B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5550661A (en) * | 1978-10-07 | 1980-04-12 | Mitsubishi Electric Corp | Insulated gate type field effect semiconductor device |
| JPS6021571A (ja) * | 1983-07-15 | 1985-02-02 | Tdk Corp | 半導体装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146367A (ja) * | 1987-12-02 | 1989-06-08 | Nec Corp | 電界効果トランジスタ |
| EP0545484A2 (en) * | 1991-12-05 | 1993-06-09 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
| EP0545484A3 (en) * | 1991-12-05 | 1996-11-20 | Cons Ric Microelettronica | Manufacturing process for insulated gate field effect transistors (igfet) with low short circuit density between gate and source and devices obtained thereby |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738444B2 (ja) | 1995-04-26 |
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