JPS6384161A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6384161A JPS6384161A JP61230394A JP23039486A JPS6384161A JP S6384161 A JPS6384161 A JP S6384161A JP 61230394 A JP61230394 A JP 61230394A JP 23039486 A JP23039486 A JP 23039486A JP S6384161 A JPS6384161 A JP S6384161A
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- Japan
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- gate
- polysilicon
- mask
- diffusion layer
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000009792 diffusion process Methods 0.000 claims abstract description 23
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置、特にメモリー装置の製造方法に
関するものである。 ・ 従来の技術 ＭＩＳ型トランジスタのスレショルドボルテージは、チ
ャネル中のシリコンの不純物拡散の種類および濃度によ
りコントロールすることが可能である。
関するものである。 ・ 従来の技術 ＭＩＳ型トランジスタのスレショルドボルテージは、チ
ャネル中のシリコンの不純物拡散の種類および濃度によ
りコントロールすることが可能である。
スレショルドボルテージを不純物拡散の種類および濃度
により制御しメモリー装置とするマルチゲート構造のト
ランジスタの例を第２図ａ−ｃの工程順断面図に従って
説明する。たとえば第２図ａに示すように、マルチゲー
ト構造を用いたＲＯＭの製造には、シリコン基板ｌの上
にＲＯＭコードに対応したｎ型不純物拡散領域分離用の
レジストマスク１１を形成し、イオン注入を用いて、ｎ
型不純物を打ち込み、スレショルドボルテージ制御用ｎ
型拡散層１２を形成する。次に第２図すに示すように、
第１ゲート酸化膜４および第１ポリシリコン５を周知の
膜形成技術およびフォトリソグラフイーにより形成した
後、さらに第２図Ｃに示すように、第２ゲート酸化膜９
および第２ゲートポリシリコン１０を、これも、周知技
術を利用して形成する工程により構成される。
により制御しメモリー装置とするマルチゲート構造のト
ランジスタの例を第２図ａ−ｃの工程順断面図に従って
説明する。たとえば第２図ａに示すように、マルチゲー
ト構造を用いたＲＯＭの製造には、シリコン基板ｌの上
にＲＯＭコードに対応したｎ型不純物拡散領域分離用の
レジストマスク１１を形成し、イオン注入を用いて、ｎ
型不純物を打ち込み、スレショルドボルテージ制御用ｎ
型拡散層１２を形成する。次に第２図すに示すように、
第１ゲート酸化膜４および第１ポリシリコン５を周知の
膜形成技術およびフォトリソグラフイーにより形成した
後、さらに第２図Ｃに示すように、第２ゲート酸化膜９
および第２ゲートポリシリコン１０を、これも、周知技
術を利用して形成する工程により構成される。
（従来の技術としては、たとえば、特公昭５７−１２０
３６７号公報（読み出し専用メモリ用Ｍ Ｉ Ｓ型半導
体装置の製造方法、ＮＴＴ武蔵野電通研、幸田、菊池）
、（マルチゲートトランジスタＲＯＭの特性、ＮＴＴ武
蔵野電通研、幸田ら。
３６７号公報（読み出し専用メモリ用Ｍ Ｉ Ｓ型半導
体装置の製造方法、ＮＴＴ武蔵野電通研、幸田、菊池）
、（マルチゲートトランジスタＲＯＭの特性、ＮＴＴ武
蔵野電通研、幸田ら。
電気通信学会技術報告（１９７９年ＰＬ７〜Ｐ２４〉が
ある。） 発明が解決しようとする問題点 半導体装置は、回路の高集積化、微細化の方向へ進展し
ている。それに併って半導体装置の微細構造を形成する
際のりソゲラフイエ程でのマスク合わせの精度の向上と
共に、マスク合わせマージンの大きな半導体装置の構造
の必要性が非常に大になっている。
ある。） 発明が解決しようとする問題点 半導体装置は、回路の高集積化、微細化の方向へ進展し
ている。それに併って半導体装置の微細構造を形成する
際のりソゲラフイエ程でのマスク合わせの精度の向上と
共に、マスク合わせマージンの大きな半導体装置の構造
の必要性が非常に大になっている。
従来のＭＩＳ型マルチゲート構造を用いて、さらに高集
積化した場合、スレショルドボルテージ制御用ｎ型拡散
層に対するゲート電極の合わせ精度が、トランジスタ特
性に大きく影ツし、微細化に対応できない。すなわち、
従来の技術の場合、記憶情報のマスクパターンとポリシ
リコン電極パターンがセルファライン化されていないた
め、マスク合わせにマージンが少なく、マスクアライナ
−のマスク合わせ精度に、回路の高菜債化、微細化が制
限されてしまう。
積化した場合、スレショルドボルテージ制御用ｎ型拡散
層に対するゲート電極の合わせ精度が、トランジスタ特
性に大きく影ツし、微細化に対応できない。すなわち、
従来の技術の場合、記憶情報のマスクパターンとポリシ
リコン電極パターンがセルファライン化されていないた
め、マスク合わせにマージンが少なく、マスクアライナ
−のマスク合わせ精度に、回路の高菜債化、微細化が制
限されてしまう。
問題点を解決するための手段
本発明は、ＭＩＳ型トランジスタのチャネル形成の際に
、第１の不純物拡散層を第１のゲート電極形成の後に、
同第１のゲートのチャネル部以外の前記第１の不純物拡
散層および前記半導体基板の一部露出部をエツチングす
る工程と、前記第１のゲート電極をマスクとして第２の
不純物拡散をセルファラインで形成する工程をそなえた
ものである。
、第１の不純物拡散層を第１のゲート電極形成の後に、
同第１のゲートのチャネル部以外の前記第１の不純物拡
散層および前記半導体基板の一部露出部をエツチングす
る工程と、前記第１のゲート電極をマスクとして第２の
不純物拡散をセルファラインで形成する工程をそなえた
ものである。
作用
前記手法により、ＭＩＳ型トランジスタのチャネル部不
純物拡散層に対するゲート電極形成での位置合わせマー
ジンが拡大し、微細化が容易となる。
純物拡散層に対するゲート電極形成での位置合わせマー
ジンが拡大し、微細化が容易となる。
実施例
つぎに、本発明の実施例を第１図ａ −ｄの工程順断面
図に従って説明する。まず、第１図ａに示すように、Ｐ
型のシリコン基板１の主面にフォトリソグラフィーによ
り第２レジストマスク６を形成した後、第１ゲートのス
レショルドボルテージコントロールのためにＡｓ＋をイ
オン注入し、第１ゲートスレショルドボルテージ制御用
ｎ型拡散層３を形成する。
図に従って説明する。まず、第１図ａに示すように、Ｐ
型のシリコン基板１の主面にフォトリソグラフィーによ
り第２レジストマスク６を形成した後、第１ゲートのス
レショルドボルテージコントロールのためにＡｓ＋をイ
オン注入し、第１ゲートスレショルドボルテージ制御用
ｎ型拡散層３を形成する。
次に、第１図すに示すように、第１ゲート酸化膜４を高
温酸化雰囲気中で形成し、その上に、第１ポリシリコン
５をＣＶＤ法で形成し、これらを、フォトリソグラフィ
ー工程により、第２レジストマスク６のパターンにした
がって、それぞれ、第１ポリシリコン５および第１ゲー
ト酸化膜４の所定パターンに、エツチングにより、形成
する。その後に、シリコン基板１を、第２レジストマス
ク６をマスクとして、同マスク直下以外のｎ型拡散層３
が除去される厚みでエツチングする。
温酸化雰囲気中で形成し、その上に、第１ポリシリコン
５をＣＶＤ法で形成し、これらを、フォトリソグラフィ
ー工程により、第２レジストマスク６のパターンにした
がって、それぞれ、第１ポリシリコン５および第１ゲー
ト酸化膜４の所定パターンに、エツチングにより、形成
する。その後に、シリコン基板１を、第２レジストマス
ク６をマスクとして、同マスク直下以外のｎ型拡散層３
が除去される厚みでエツチングする。
ついで、第１図Ｃに示すように、フォトリソグラフィー
工程により第３レジストマスク７を形成し、第２ゲート
スレシヨルドボルテージコントロールのためのＡｓ＋を
イオン注入することで、第２ゲートスレショルドボルテ
ージ制御用ｎ型拡散層８を形成する。そして、最終的に
は、第１図ｄに示すように、第２ゲート酸化膜９を高温
酸化雰囲気中で形成し、その上に第２ポリシリコン１０
をＣＶＤ法で形成し、つづいて、フォトリソグラフィー
によるパターニングと第２ポリシリコン１０のエツチン
グとの各工程により、第２ゲートのポリシリコン電極を
形成する。
工程により第３レジストマスク７を形成し、第２ゲート
スレシヨルドボルテージコントロールのためのＡｓ＋を
イオン注入することで、第２ゲートスレショルドボルテ
ージ制御用ｎ型拡散層８を形成する。そして、最終的に
は、第１図ｄに示すように、第２ゲート酸化膜９を高温
酸化雰囲気中で形成し、その上に第２ポリシリコン１０
をＣＶＤ法で形成し、つづいて、フォトリソグラフィー
によるパターニングと第２ポリシリコン１０のエツチン
グとの各工程により、第２ゲートのポリシリコン電極を
形成する。
この実施例の経験によると、たとえば、第１ゲート電極
および第２ゲート電極の幅が、１．０μｍの場合、第１
不純物拡散層に対する第１ゲート電極を形成するマスク
の位置合わせマージンは、その幅の方向で、±０．５μ
ｍ拡大することができた。
および第２ゲート電極の幅が、１．０μｍの場合、第１
不純物拡散層に対する第１ゲート電極を形成するマスク
の位置合わせマージンは、その幅の方向で、±０．５μ
ｍ拡大することができた。
発明の効果
本発明によれば、ＭＯ８型トランジスタのチャネル部ｎ
型不純物拡散層に対するゲート電極の位置合わせマージ
ンが向上して、マスクアライナ−の合わせ精度に大きく
依存せず、微細化が可能となり、超大容量メモリーデバ
イスが容易に製造できる。
型不純物拡散層に対するゲート電極の位置合わせマージ
ンが向上して、マスクアライナ−の合わせ精度に大きく
依存せず、微細化が可能となり、超大容量メモリーデバ
イスが容易に製造できる。
第１図に本発明の実施例工程順断面図、第２図は従来例
の工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・第２レジ
ストマスク、３・・・・・・第１ゲートスレショルドボ
ルテージ制御用ｎ型拡散層、４・・・・・・第１ゲート
酸化膜、５・・・・・・第１ポリシリコン、６・・・・
・・第２レジストマスク、７・・・・・・第３レジスト
マスク、８・・・・・・第２ゲートスレショルドボルテ
ージ制御用ｎ型拡散層、９・・・・・・第２ゲート酸化
膜、１０・・・・・・第２ポリシリコン、１１・・・・
・・レジストマスク、１２・・・・・・スレショルドボ
ルテージ制御用ｎ型拡散層。 代理人の氏名 弁理士 中尾敏男 ほか１名／−５９コ
Ｚ１仮 σ ８
の工程順断面図である。 １・・・・・・シリコン基板、２・・・・・・第２レジ
ストマスク、３・・・・・・第１ゲートスレショルドボ
ルテージ制御用ｎ型拡散層、４・・・・・・第１ゲート
酸化膜、５・・・・・・第１ポリシリコン、６・・・・
・・第２レジストマスク、７・・・・・・第３レジスト
マスク、８・・・・・・第２ゲートスレショルドボルテ
ージ制御用ｎ型拡散層、９・・・・・・第２ゲート酸化
膜、１０・・・・・・第２ポリシリコン、１１・・・・
・・レジストマスク、１２・・・・・・スレショルドボ
ルテージ制御用ｎ型拡散層。 代理人の氏名 弁理士 中尾敏男 ほか１名／−５９コ
Ｚ１仮 σ ８
Claims (2)
- （１）半導体基板に第１の不純物拡散層を形成する工程
と、前記第１の不純物拡散層および前記半導体基板の所
定部に第１のゲート絶縁膜および、第１のゲート電極を
形成する工程と、前記第１のゲート電極をマスクとして
、前記第１の不純物拡散層および前記半導体基板を選択
的にエッチングする工程と、前記半導体基板に第２の不
純物拡散層を選択形成する工程と、第２のゲート絶縁膜
および第２のゲート電極を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - （２）第２の不純物拡散層が、第１のゲート電極をマス
クとして、セルフアラインで形成されることを特徴とす
る特許請求の範囲第（１）項に記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230394A JPS6384161A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
| EP87308376A EP0262853A1 (en) | 1986-09-29 | 1987-09-22 | Semiconductor device and method of making the same |
| CN198787106738A CN87106738A (zh) | 1986-09-29 | 1987-09-28 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230394A JPS6384161A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6384161A true JPS6384161A (ja) | 1988-04-14 |
Family
ID=16907187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230394A Pending JPS6384161A (ja) | 1986-09-29 | 1986-09-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0262853A1 (ja) |
| JP (1) | JPS6384161A (ja) |
| CN (1) | CN87106738A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3437863B2 (ja) * | 1993-01-18 | 2003-08-18 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| KR0125113B1 (ko) * | 1993-02-02 | 1997-12-11 | 모리시타 요이찌 | 불휘발성 반도체 메모리 집적장치 및 그 제조방법 |
| TW345654B (en) * | 1995-02-15 | 1998-11-21 | Handotai Energy Kenkyusho Kk | Active matrix display device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4328563A (en) * | 1979-01-12 | 1982-05-04 | Mostek Corporation | High density read only memory |
-
1986
- 1986-09-29 JP JP61230394A patent/JPS6384161A/ja active Pending
-
1987
- 1987-09-22 EP EP87308376A patent/EP0262853A1/en not_active Withdrawn
- 1987-09-28 CN CN198787106738A patent/CN87106738A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN87106738A (zh) | 1988-04-06 |
| EP0262853A1 (en) | 1988-04-06 |
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