CN87106738A - 半导体器件及其制造方法 - Google Patents

Abstract

在ROM(只读存储器)中采用了MIS型多栅结构的晶体管，方法是在各栅中配置了阈值电压控制区和利用各栅的阈值电压差。在阈值电压控制区中，其中一个栅结构具有这样获得的多栅结构：采用第一栅结构部分作为掩模刻蚀衬底的半导体，以便在刻蚀过的表面形成规定的杂质扩散层，同时在该杂质扩散层上形成第二栅结构部分，所述第一和第二栅结构部分可采用自行配合的方法形成，它们的就位很简单，因而可进一步缩小各部件的体积，可构成适宜更高集成度的结构。

Description

本发明是关于一种半导体器件，特别是关于MIS（金属-绝缘体-半导体）型多栅晶体管和具有这种多栅晶体管的ROM（只读存储器），以及这种半导体器件的制造方法。

MIS晶体管的阈值电压可用扩散在晶体管沟道中杂质的类型和浓度加以控制。

图1是阈值电压受沟道中这类杂质控制的多栅晶体管一个例子的示意图。

图1中，编号1是硅半导体衬底，2是多栅晶体管的源或漏，3是氧化硅膜，4是多晶硅或多晶硅化物（polycide）栅电极，5则为n型杂质扩散层，目的是要通过控制栅电极底下的沟道的阈值电压，使这些沟道呈耗尽型。没有这种杂质扩散的沟道为增强型沟道。

如图1所示，通过将多栅晶体管各栅电极底下的沟道有选择地调节成耗尽型或增强型，可以使二进制数据（即“0”或“1”）固定下来。

因此，用这类多栅晶体管可构成ROM。

下面参看图2（a）至（c）中所示剖面图说明构成图1中所示带掩模的ROM的一部分的多栅晶体管的一般制造方法。

首先，如图2（a）所示，在硅半导体衬底1上形成光致抗蚀剂掩模6，以隔离对应于ROM代码的n型杂质扩散区，并通过离子注入掺入n型杂质，从而形成n型扩散层，用以控制阈值电压。然后如图2（b）所示，用周知的薄膜形成技术和光刻蚀法形成第一栅氧化物薄膜7和第一多晶硅栅8之后，同样按图2（c）所示的一般技术形成第二栅氧化物薄膜9和第二多晶硅栅10。最后形成一个源和一个漏，于是就得出图1所示的结构。

有关这方面的现有技术在，例如，一九八二年七月十七日公布的日本公开专利昭57-120367（只读存储器用的MIS型半导体器件的制造方法，Koda等人发明）中和日本NTT    Musashino通信实验室Koda等人题为“多栅晶体管ROM的特性”的报告（电气通信协会技术报告，1979年，第17-24页）中有介绍。

在电路的高度集成化和体积小型化的指引下，半导体器件取得了进展。随着这种趋势的发展，为使半导体具有精细结构，要求提高光刻工艺中掩模对准的精密度，同时要求构制成一种掩模对准容限宽的半导体器件。

若利用常规MIS型多栅晶体管的结构进行高度集成，则为了控制阈值电压而进行的栅电极对n型扩散层的对准精度会大大影响晶体管的特性，而且要缩小芯片的体积就有困难。就是说，在现有技术中，由于存储器信息的掩模图形和多晶硅图形不能自行对准，掩模对准的容限非常小，电路高集成度和体积的缩小受到掩模对准器的掩模对准精度的限制。

因此本发明的主要目的是提供缩小MIS型多栅结构半导体器件体积的有效方法。

本发明的另一个目的是提供在MIS型多栅结构的半导体器件中通过自行对准实现各栅极阈值电压控制区的方法。

为达到这些及其它目的，本发明的特征在于本发明的方法包括下列步骤：在形成MIS型晶体管的沟道时，形成第一杂质扩散层和第一栅电极，部分刻蚀所述第一杂质扩散层的暴露部分和所述第一栅电极底下沟道部分以外的半导体衬底，从此刻蚀表面形成第二杂质扩散层，在所述第二杂质扩散层上形成第二栅结构。

借助这种结构形成栅电极时，栅电极在MIS晶体管沟道部分对杂质扩散层的位置对准就可采用自行对准技术进行，而且可以扩大此配位的容限，从而易于构成精细结构。

尽管在本说明书所附的权利要求书中详细列出了本发明的各项新特点，但要更好地理解和领会本发明的构成和内容连同其它目的和特点，最好结合附图阅读下面的详细说明。

图1是常规掩模ROM中使用的多栅晶体管的结构示意图。

图2是常规多栅晶体管的制造过程示意图。

图3是本发明一实施例中所用的多栅晶体管的制造过程示意图。

下面根据图3a至d工艺流程剖视图说明本发明的一个实施例。首先，往P型硅衬底的主平面内注入B（硼）离子，以控制第一栅增强晶体管的阈值电压。然后如图3a所示，用光刻法在P型硅衬底11的主平面上形成光致抗蚀剂掩模12，并注入砷AS⁺离子或磷P⁺离子，以控制第一栅的阈值电压，同时形成控制第一栅阈值电压的n型扩散层13。

其次，如图3b所示，在高温氧化气氛下形成第一栅氧化物薄膜14，再用化学汽相淀积法在薄膜14上形成第一多晶硅或多晶硅化物15，然后用刻蚀法按光刻过程中第二光致抗蚀剂掩模16的图形使它们形成第一多晶硅15和第一栅氧化物薄膜14的规定图形。接着，用第二光致抗蚀剂掩模16作为掩模将杂质扩散层13和硅衬底11刻蚀成一定的厚度，以便可以除去紧挨所述掩模底下部分以外的n型扩散层13。

因此，如图3c所示，在光刻过程中形成了第三光致抗蚀剂掩模17，同时注入了AS⁺或P⁺离子以控制第二栅阈值电压，从而形成控制第二栅阈值电压的n型扩散层18。这之后，除去第三光致抗蚀剂掩模17，往包括第一栅15和n型扩散层18在内的硅衬底的主平面注入B（硼）离子，以控制第二栅增强晶体管的阈值电压。当然，B离子也可以在形成第三光致抗蚀剂掩模17之前注入。然后，如图3d所示，在高温氧化气氛下形成第二栅氧化物薄膜19，再在薄膜19上用化学汽相淀积法形成第二多晶硅或多晶硅化物20，并通过光刻制作图形的步骤和对第二多晶硅20的刻蚀形成第二栅的多晶硅电极。最后，形成源和漏21，于是就制成了固定有二进制信息的多栅晶体管。

从图3d中可以看到，采用上述工艺制造出来的多栅晶体管在结构上具有下列特点：

（1）半导体衬底具有多个凸出部分。

（2）在各凸出部分顶上配置有多个第一栅绝缘薄膜和第一栅电极。

（3）至少半导体衬底的一凸出部分是扩散有杂质的。

（4）各凸出部分半导体衬底侧壁的一表面、各栅电极的侧壁和顶部表面都复盖有第二绝缘薄膜。

（5）多个第二栅电极配置在位于诸凸出部分之间的第二绝缘薄膜上。

根据此实施例取得的经验，例如，当第一栅电极和第二栅电极的宽度分别为1.0微米时，掩模安置到第一杂质扩散层上以形成第一栅电极的安置容限可在其宽度方向上扩大到0.5微米之多。这是因为刻蚀过程将第一杂质扩散层13因掩模轻微错移而引起的偏离部分刻蚀掉了，而且第一杂质扩散层13的宽度最终是要被腐蚀掉的，因而可将其调节得宽一些。同时，第二栅电极和第一栅电极一样，是通过自对准形成的。因此，第二栅电极会取得与第一栅电极同样的效果。

根据本发明，栅电极安置在MIS型多栅晶体管沟道部分的n型杂质扩散层的安置容限得到提高，不太依赖于掩模对准器的配合精度，而且可以制造精细的结构，因而易于制造出超大容量的存储装置。

另一方面，本发明不仅适用于掩模ROM，而且也适用于往微处理机和其它设备中写入程序用的ROM。此外，本发明也不局限于存储装置，不用说，它还可广泛应用于多栅半导体装置MIS型晶体管阈值电压的控制。

尽管这里举例介绍了本发明的一些具体实施例，应该理解，熟悉本专业的人士都可将这些实施例加以修改和更改。因此，不言而喻，本说明书所附权利要求旨在包括所有合乎本发明精神实质和范围的修改和更改。

Claims (11)

1、一种半导体器件，其特征在于，该器件包括：

-第一杂质扩散层，配置在半导体衬底上的一个选择区；

至少其中一个第一栅由第一栅绝缘薄膜和配置在所述第一杂质扩散层的一个第一栅电极组成；

所述半导体衬底的一凹面，与所述第一栅毗邻配置；

-第二杂质扩散层，配置在所述凹面上；

至少其中一个第二栅由第二栅绝缘薄膜和配置在所述第二杂质扩散层的第二栅电极组成。

2、根据权利要求1的半导体器件，其特征在于，所述半导体衬底的深度等于或大于第一杂质扩散层的厚度。

3、根据权利要求1的半导体器件，其特征在于，所述第一杂质扩散层和第二杂质扩散层含有同类杂质。

4、根据权利要求1的半导体器件，其特征在于，所述第一杂质扩散层含第一杂质元素，所述第二杂质扩散层含第二杂质元素。

5、根据权利要求3的半导体器件，其特征在于，所述杂质为砷或磷离子。

6、一种制造半导体器件的方法，其特征在于，该方法包括下列步骤;

在半导体衬底的预定区中形成至少其中一个第一杂质扩散层;

在所述第一杂质扩散层和所述半导体衬底上形成多个第一栅绝缘薄膜和多个第一栅电极;

用所述多个第一栅电极作掩模有选择地刻蚀掉所述第一杂质扩散层和/或所述半导体衬底;

必要时，在至少其中一个所述凹面中形成第二杂质扩散层;和

在所述凹面中形成多个第二栅绝缘薄膜和多个第二栅电极。

7、根据权利要求6的方法，其特征在于，第二杂质扩散层系以第一栅电极作掩模用离子注入技术通过自对准的方式形成的。

8、根据权利要求6的方法，其特征在于，所述半导体衬底有选择地加以刻蚀的深度等于或大于所述第一杂质扩散层的厚度。

9、根据权利要求6的方法，其特征在于，通过有选择地刻蚀所述半导体衬底所形成的凹面有多个，且所述第二栅绝缘薄膜和所述第二栅电极系在各所述凹面上形成的。

10、一种多栅晶体管，其特征在于，该晶体管包括：

多个凸出部分，在半导体衬底上形成;

第一绝缘薄膜，在所述凸出部分顶部形成;

第一栅电极，在所述凸出部分的所述第一绝缘薄膜上形成;

第二绝缘薄膜，在所述第一栅电极顶部侧面和所述半导体衬底表面上形成;

第二栅电极，在位于所述半导体表面的所述第二绝缘薄膜上形成。

11、根据权利要求10的多栅晶体管，其特征在于，至少其中一个所述凸出部分掺有杂质。

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