KR100250729B1 - 반도체 소자의 트랜지스터 제조방법 - Google Patents

반도체 소자의 트랜지스터 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 주변 회로영역에 형성되는 저전압용 및 고전압용 트랜지스터 제조방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
플래쉬 메모리 소자의 주변영역에 형성되는 고전압용 및 저전압용 트랜지스터 각각의 게이트 산화막을 형성시키는 조건 및 순서에 의해 이들 트랜지스터의 문턱전압이 서로 차이를 나타냄에 따라 이들 트랜지스터의 전기적 특성을 최적화하기 어려운 문제를 해결하고자 한다.
3. 발명의 해결방법의 요지
저전압용 트랜지스터와 고전압용 트랜지스터를 제조함에 있어, 게이트 산화막이 먼저 형성되는 트랜지스터를 트리플 웰(Well) 구조내에 제작하고, 게이트 산화막이 나중에 형성되는 트랜지스터를 일반적인 웰 구조내에 제작하여 두 트랜지스터의 문턱전압을 각각 독립적으로 조절할 수 있도록 한다.
4. 발명의 중요한 용도
저전압용 트랜지스터 및 고전압용 트랜지스터가 동일공정으로 동시에 형성되는 반도체 소자 제조에 적용된다.

Description

반도체 소자의 트랜지스터 제조방법
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자의 주변 회로영역에 형성되는 저전압용 및 고전압용 트랜지스터의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리 셀 어레이를 제외한 주변회로 내에 고전압용 트랜지스터와 저전압용 트랜지스터가 형성된다. 고전압용 트랜지스터와 저전압용 트랜지스터는 동일 공정범주에서 형성되는데, 각 구성요소는 형성조건 및 순서가 다르다.
종래 플래쉬 메모리 소자의 주변 회로 영역에 형성되는 저전압용 및 고전압용 P형 트랜지스터 제조공정을 도 1을 참조하여 설명하면 다음과 같다.
P형 반도체 기판(1)의 선택된 영역에 N형 불순물이온 주입공정 및 열공정으로 N-웰(2)을 형성한 후 소자분리공정으로 필드산화막(3)을 형성한다. 필드산화막(3)을 형성함에 의해 고전압용 P형 트랜지스터 영역과 저전압용 P형 트랜지스터 영역이 정의된다. 고전압용 및 저전압용 P형 트랜지스터 영역의 N-웰(2)에 문턱 전압 조절이온을 주입한다. 열적 성장법을 사용하여 150 내지 400Å두께의 고전압용 게이트 산화막(4)을 형성한 후, 고전압용 게이트 산화막(4)상에 폴리실리콘층을 형성한다. 저전압용 P형 트랜지스터 영역에 형성된 폴리실리콘층 및 고전압용 게이트 산화막(4)을 제거한 후, 열적 성장법을 사용하여 70 내지 150Å 두께의 저전압용 게이트 산화막(6)을 형성하고, 그 위에 폴리실리콘층을 형성한다. 이후 패터닝 공정으로 고전압용 게이트 전극(5)과 저전압용 게이트 전극(7)을 각각 형성한다. 각각의 마스크 작업과 이온 주입공정으로 고전압용 소오스/드레인 접합부(8) 및 저전압용 소오스/드레인 접합부(9)를 각각 형성한다. 이로인하여 고전압용 P형 트랜지스터(20)와 저전압용 P형 트랜지스터(30)가 N-웰(2) 상에 각각 형성된다.
상기한 공정에 의하면, 상기 고전압용 P형 트랜지스터(20) 및 저전압용 P형 트랜지스터(30)는 동일 조건의 N-웰에 형성되며, 또한 문턱 전압을 조절하기 위한 이온 주입 공정에 있어서도 동일한 마스크를 사용한다. 이 경우 게이트 산화막(4 및 6)을 성장시키는 조건 및 순서에 따라 고전압용 P형 트랜지스터(20)와 저전압용 P형 트랜지스터(30)의 문턱 전압이 서로 차이를 나타낼 수 있다. 예를 들어, 고전압용 P형 트랜지스터(20)의 게이트 산화막(4)을 먼저 성장시킨 후, 저전압용 P형 트랜지스터(30)가 제작될 부분의 고전압용 게이트 산화막(4)을 제거하고, 다시 저전압용 게이트 산화막(6)을 성장시키는 공정에 있어서는 저전압용 P형 트랜지스터(30)의 문턱 전압이 고전압용 P형 트랜지스터(20)의 문턱 전압보다 상당히 높아지게 된다. 이러한 현상의 이유는 저전압용 P형 트랜지스터(30)의 게이트 산화막(6)을 형성하는데 있어서, 저전압용 P형 트랜지스터(4)의 채널 영역 위에 성장되는 게이트 산화막(6)이 고전압용 P형 트랜지스터(20)의 게이트 산화막(4) 형성시 한 번 성장되었다가 제거된 후 다시 저전압용 P형 트랜지스터(30)에 맞는 두께로 성장됨으로써 결과적으로 저전압용 P형 트랜지스터(30)의 채널 영역에서 게이트 산화막 성장 공정을 두 번 경험하게 됨에 따라 채널 영역의 불순물 분포에 영향을 받기 때문이다.
이와같이 고전압용 P형 트랜지스터(20)와 저전압용 P형 트랜지스터(30)의 문턱 전압 차이는 각 소자의 전기적 특성을 최적화하기가 어렵고, 따라서 이들 소자를 사용한 회로 설계에 있어서도 큰 부담이 생기는 문제점이 발생한다. 이러한 문제점을 해결하기 위해서는 문턱 전압을 조절하기 위한 이온 주입 마스크를 저전압용 P형 트랜지스터용과 고전압용 P형 트랜지스터용으로 분리하여 두 개의 마스크를 별도로 사용해야 하지만 이럴 경우 전체 공정수가 늘어나게 됨은 물론 마스크 공정이 추가됨으로 인하여 제작 비용이 상승하는 문제가 발생한다.
따라서 본 발명은 저전압용 트랜지스터와 고전압용 트랜지스터의 문턱 전압을 각각 독립적으로 조절할 수 있고, 마스크 수의 증가에 의한 제작 비용의 상승을 유발하지 않으면서도 소자 및 회로의 특성을 개선할 수 있는 반도체 소자의 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 제1도전성 불순물 타입의 반도체 기판의 선택된 부분에 상기 제1도전성 불순물과 반대 타입의 제2도전성 불순물을 고에너지로 주입하여 트리플-웰을 형성하는 단계; 상기 제2도전성 불순물과 동일 타입의 제3도전성 불순물을 주입하여 상기 트리플-웰의 선택된 부분과 상기 반도체 기판의 다른 선택된 웰을 각각 형성하는 단계; 필드 산화막을 형성하여 고전압용 및 저전압용 트랜지스터 영역을 정의하는 단계; 문턱 전압을 조절하기 위하여 상기 제3도전성 불순물과 반대 타입의 제4도전성 불순물을 주입하는 단계; 상기 고전압용 트랜지스터 영역에 고전압용 게이트 산화막, 고전압용 게이트 전극 및 고전압용 소오스/드레인 접합부로 구성되는 고전압용 트랜지스터와, 상기 저전압용 트랜지스터 영역에 저전압용 게이트 산화막, 저전압용 게이트 전극 및 저전압용 소오스/드레인 접합부로 구성되는 저전압용 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 한다.
도1은 종래 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
도2는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 반도체 기판 2,12 : 웰
3,13 : 필드산화막 4,6,14,16 : 게이트 산화막
5,7,15,17 : 게이트 전극 8,9,18,19 : 접합부
120 : 트리플 웰 20,200 : 고전압용 트랜지스터
30,300 : 저전압용 트랜지스터
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 소자의 단면도로서, 플래쉬 메모리 소자의 주변 회로영역에 형성되는 고전압용 및 저전압용 트랜지스터를 실시예로하여 설명한다.
제1도전성 불순물 타입의 반도체 기판(11) 상에 약 300Å 두께의 산화막(도시안됨)을 형성한 후, 고에너지 이온 주입법으로 제1도전성 불순물과 반대 타입(Type)의 제2도전성 불순물을 반도체 기판(11)의 선택된 부분에 주입하고, 열공정에 의해 제2도전성 불순물을 확산시켜 트리플-웰(Triple-Well ; 120)을 형성한다. 기존의 웰 형성 이온 주입으로 제2도전성 불순물과 동일 타입의 제3도전성 불순물을 트리플-웰(120)이 형성되지 않은 반도체 기판(11)의 선택된 부분에 주입하고, 열공정에 의해 제3도전성 불순물을 확산시켜 일반적인 웰(12)을 형성한다.
소자 분리 공정으로 필드 산화막(13)을 형성하여 고전압용 트랜지스터 영역과 저전압용 트랜지스터 영역을 정의한다. 고전압용 트랜지스터 영역은 일반적인 웰(12)이 형성된 부분이고, 저전압용 트랜지스터 영역은 일반적인 웰(12)만이 형성된 부분이다.
고전압용 및 저전압용 트랜지스터 영역의 웰(12)에 문턱 전압 조절이온 주입법으로 제3전도성 불순물과 반대 타입의 제4도전성 불순물을 주입한다.
열적 성장법을 사용하여 150 내지 400Å 두께의 고전압용 게이트 산화막(14)을 형성한 후, 고전압용 게이트 산화막(14) 상에 제1폴리실리콘층을 형성한다. 이 공정은 마스크를 사용하지 않는 공정이므로 저전압용 트랜지스터 영역에도 고전압용 게이트 산화막(14) 및 제1폴리실리콘층이 형성된다. 저전압용 트랜지스터영역에 형성된 제1폴리실리콘층 및 고전압용 게이트 산화막(14)을 제거한 후, 열적 성장법을 사용하여 70 내지 150Å 두께의 저전압용 게이트 산화막(16)을 형성하고, 그 위에 제2폴리실리콘층을 형성한다.
이후, 패터닝 공정으로 고전압용 게이트 전극(15)과 저전압용 게이트 전극(17)을 각각 형성한다. 각각의 마스크 작업과 이온주입 공정으로 제3도전성 불순물과 반대 타입의 제5도전성 불순물을 주입하여 고전압용 소오스/드레인 접합부(18) 및 저전압용 소오스/드레인 접합부(19)를 각각 형성한다. 이로인하여, 일반적인 웰(12)을 포함한 트리플-웰(120) 구조내에 고전압용 트랜지스터(200)가 형성되고, 일반적인 웰(12) 구조내에 저전압용 트랜지스터(300)가 형성된다.
제1, 4, 및 5도전성 불순물이 P형이고, 제2 및 3도전성 불순물이 N형일 경우, 고전압용 및 저전압용 트랜지스터(200 및 300)는 P형 트랜지스터가 된다. 반대로, 제1, 4 및 5도전성 불순물이 N형이고, 제2 및 3도전성 불순물이 P형일 경우, 고전압용 및 저전압용 트랜지스터(200 및 300)는 N형 트랜지스터가 된다.
상기한 본 발명의 실시예에서는 고전압용 트랜지스터(200)의 게이트 산화막(14)을 저전압용 트랜지스터(300)의 게이트 산화막(16) 보다 먼저 형성한 경우를 설명하였으나, 저전압용 트랜지스터(300)의 게이트 산화막(16)을 먼저 형성할 수 있다. 이 경우 저전압용 트랜지스터(300)는 일반적으로 웰(12)을 포함한 트리플-웰(120) 구조내에 형성되며, 고전압용 트랜지스터(200)는 일반적으로 웰(12) 구조내에 형성된다.
즉, 고전압용 및 저전압용 트랜지스터의 제조공정을 수행함에 있어, 어느 트랜지스터의 게이트 산화막을 먼저 형성하느냐에 따라 고전압용 및 저전압용 트랜지스터 중 어느 트랜지스터가 트리플-웰 구조에 형성될지 일반적인 웰 구조에 형성될지가 결정된다.
상술한 바와같이, 고전압용 게이트 산화막과 저전압용 게이트 산화막의 형성조건 및 순서에 따라 고전압용 트랜지스터와 저전압용 트랜지스터가 서로다른 구조를 갖는 웰 내에 각각 형성되게 하므로써, 각 트랜지스터의 문턱 전압을 독립적으로 조절할 수 있어 소자 및 회로 상의 특성을 개선 할 수 있다.

Claims (6)

  1. 제1도전성 불순물 타입의 반도체 기판의 선택된 부분에 상기 제1도전성 불순물과 반대 타입의 제2도전성 불순물을 고에너지로 주입하여 트리플-웰을 형성하는 단계; 상기 제2도전성 불순물과 동일 타입의 제3도전성 불순물을 주입하여 상기 트리플-웰의 선택된 부분과 상기 반도체 기판의 다른 선택된 부분에 웰을 각각 형성하는 단계; 필드 산화막을 형성하여 고전압용 및 저전압용 트랜지스터 영역을 정의하는 단계; 문턱 전압을 조절하기 위하여 상기 제3도전성 불순물과 반대 타입의 제4도전성 불순물을 주입하는 단계; 상기 고전압용 트랜지스터 영역에 고전압용 게이트 산화막, 고전압용 게이트 전극 및 고전압용 소오스/드레인 접합부로 구성되는 고전압용 트랜지스터와, 상기 저전압용 트랜지스터 영역에 저전압용 게이트 산화막, 저전압용 게이트 전극 및 저전압용 소오스/드레인 접합부로 구성되는 저전압용 트랜지스터를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 고전압용 게이트 산화막과 상기 저전압용 게이트 산화막 중 먼저 형성되는 게이트 산화막을 갖는 트랜지스터는 상기 웰을 포함한 상기 트리플-웰 구조내에 형성되고, 나중에 형성되는 게이트 산화막을 갖는 트랜지스터는 상기 웰 구조내에 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 제1 및 4도전성 불순물이 P형일 경우 상기 제2 및 3도전성 불순물은 N형이고, 상기 제1 및 4도전성 불순물이 N형일 경우 상기 제2 및 3도전성 불순물은 P형인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 고전압용 게이트 산화막은 150 내지 400Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  5. 제1항에 있어서, 상기 저전압용 게이트 산화막은 70 내지 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
  6. 제1항에 있어서, 상기 고전압용 및 저전압용 소오스/드레인 접합부는 상기 제3도전성 불순물과 반대 타입의 도전성 불순물을 주입하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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