KR100265826B1 - 협폭 효과를 제거할 수 있는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 협폭 효과를 제거하는 반도체 제조방법에 관한 것으로 반도체기판(1) 상부에 일정 크기의 포토 레지스트 분리 마스크(2) 패턴을 형성하는 제1단계, 상기 제1단계 후에 상기 포토 레지스트 분리 마스크(2)를 이용하여 활성 영역(3) 및 필드 산화막(4)을 형성한 후에 포토 레지스트 분리 마스크(2)를 제거하는 제2단계, 상기 제2단계 후에 반도체기판(1)에 웰(5)을 형성하는 제3단계, 상기 제3단계 후에 낮은 에너지로 VT어드저스트 임플랜트를 행하는 제4단계, 상기 제4단계 후에 열공정에 의하여 n타입 도우펀트가 확산되고 활성 영역(3) 상부에 게이트 산화막(6), 게이트 전극(7)을 순차적으로 형성하는 제5단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

협폭 효과를 제거할 수 있는 반도체 장치 및 그 제조 방법
제1도는 종래의 NMOSFET 제조 공정 단면도,
제2도는 본 발명에 따른 NMOSFET 제조 공정 단면도,
제3도는 본 발명에 따른 트랜지스터 크기와 VT(문턱 전압) 특성 관계를 보이는 그래프.
* 도면의 주요부분에 대한 부호의 설명
VT : 문턱 전압 1 : 반도체 기판
2 : 포토레지스트 패턴 3 : 활성(Active) 영역
4 : 필드산화막 5 : P-웰
6 : 게이트 산화막 7 : 게이트 전극
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 협폭 효과를 제거할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체를 이용한 제품들의 전원전압이 점점 낮아지면서 제품의 특성 향상을 위하여 특정 회로에서 문턱전압(VT)이 낮아 전류 구동력이 큰 트랜지스터가 필요하게 되었다.
본 발명은 종래의 트랜지스터 제조 공정보다 공정 스텝수를 줄이면서 협폭 트랜지스터의 문턱전압을 낮출 수 있어, 협폭 트랜지스터를 사용하면서도 문턱전압이 낮고 빠른 응답속도가 요구되는 회로에 유용하게 사용될 것이다.
종래의 NMOSFET 제조방법을 제1도를 통하여 상세히 설명한다.
제1도(a)는 P형 반도체 기판에 P-웰 임플랜트(P-Well Implant)를 수행하는 상태의 단면도이다.
제1도(b)는 P-웰이 형성된 반도체 기판 상에 활성영역 부분을 덮는 일정 크기의 포토레지스트 패턴을 형성한 후에 활성영역과 활성영역의 분리(Isolation)를 위한 분리영역에 N-채널 필드스톱 임플랜트(N-Channel Field Stop Implant) 공정을 실시하는 상태의 단면도이다.
제1도(c)는 상기 N-채널 필드 스톱 임플랜트가 이루어진 분리영역에 필드산하막(Field Oxide)을 형성하고 포토레지스트 패턴을 제거한 다음, 게이트 산화막 및 게이트 전극을 형성한 상태의 단면도이다. 상기, 분리영역 즉, 필드산화막 아래의 P형 불순물 농도는 N-채널 필드스톱 임플랜트에 의해서 P-웰 농도보다 높아진다.
상기 종래와 같은 NMOSFET 제조 방법은 분리영역의 불순물 농도 증가에 따라 협폭효과가 특히 심해져서, 협폭 트랜지스터에서 폭 감소에 의한 전류 손실뿐 아니라 문턱전압의 증가에 의한 전류 손실도 커진다. 또한, 채널 폭에 따라 문턱전압이 변하므로 회로 설계시 문턱전압의 변화를 고려하여 설계해야 하고, 필드산화막 형성 공정과 채널 필드 스톱 임플랜트 공정의 변화에 따라 문턱전압의 변화 폭이 변하여 제조 공정상 마진이 감소한다.
이와 같은 문제점은 회로의 집적도가 증가할수록 커지게 된다. 즉, 협폭 효과를 발생시키는 필드산화막 끝쪽의 전하(charge)들은 채널 필드 스톱 임플랜트 공정시에 주입된 불순물로서 필드산화막 끝의 불순물 농도는 웰 농도에 비해서 높으며, 채널의 폭이 줄어들면서 게이트에 인가된 전압에 의한 공핍(Depletion)영역이 필드산화막 끝 방향으로 증가하여 유효 채널의 불순물 농도가 크게 증가한다. 유효 채널의 불순물 농도가 증가하면 협폭 트랜지스터의 문턱전압이 증가하는 현상이 나타나며 분리영역의 불순물 농도가 증가할수록 그 증가폭이 커진다.
NMOSFET의 채널 길이가 서브미크론(Submicron) 이하로 줄어들면서 분리영역의 폭 또한 서브미크론 이하로 감소함에 따라, 활성영역과 활성영역 간의 펀치쓰루(Punch through)를 방지하기 위해 필드산화막 밑에 주입되는 불순물 농도가 크게 증가한다. 이에 따라 협폭효과에 의해 문턱전압이 크게 변하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명은 협폭 효과의 원인이 되는 필드산화막 끝 부분은 웰 도핑에 대하여 카운터 도핑(counter doping)되고, 필드산화막 영역은 카운터 도핑되지 않은 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판에 활성영역을 분리하는 필드산화막을 형성하는 제1 단계; 상기 반도체 기판 내에 제1 도전형의 웰을 형성하는 제2 단계; 문턱전압 조절을 위해 채널영역에 제2 도전형의 불순물을 이온주입하는 제3 단계; 열처리 공정을 실시하여 상기 제2 도전형 불순물의 일부를 상기 필드산화막의 단부로 확산시키는 제4 단계; 및 상기 활성영역 상에 게이트 산화막 및 게이트 전극을 형성하는 제5 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판; 상기 반도체 기판내에 형성된 제1 도전형의 웰; 활성영역을 분리하는 필드산화막; 상기 필드산화막 단부의 상기 웰 내에 형성된 제2 도전형의 불순물 영역; 상기 활성영역 상에 형성된 게이트 산화막; 및 상기 게이트 산화막 상에 형성된 게이트 전극을 포함하는 반도체 장치를 제공한다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명한다.
제2도는 본 발명의 일실시예에 따른 반도체 장치 제조 공정 단면도로서, 도면에서 1은 반도체 기판, 2는 포토레지스트 패턴, 3은 활성 영역, 4는 필드산화막, 5는 P-웰, 6은 게이트 산화막, 7은 게이트 전극을 각각 나타낸다.
제2도(a)는 P형 반도체 기판(1) 상부에 활성영역 부분을 덮는 일정 크기의 포토레지스트 패턴(2)을 형성한 상태의 단면도이다.
제2도(b)는 상기 포토레지스트 패턴(2)으로 덮이지 않은 분리영역에 필드산화막(4)을 형성하여 이웃하는 활성영역(3)을 분리시킨 다음 포토레지스트 패턴(2)을 제거한 상태의 단면도이다.
제2도(c)는 종래 기술의 채널 필드스톱 임플랜트 단계를 생략하기 위하여, 높은 에너지로 필드산화막 스루우 임플랜트(Field Oxide Through Implant)를 실시하여 P-웰(5)을 형성하는 과정을 보이는 단면도이다. 본 발명의 실시예에서는 P-웰 형성을 위하여 불순물로서 보론(Boron)을 이온주입한다. 본 발명의 실시예와 달리 N형 웰을 형성할 경우에는 불순물로서 인(phosphorus)을 주입할 수도 있다.
제2도(d)는 상기 필드산화막 스루우 임플랜트에 의해 P-웰(5)이 형성된 상태에서 채널영역에 웰 도핑에 대한 카운터 도핑으로, 낮은 에너지 조건에서 문턱전압 조절 이온주입(VT adjust implant)을 실시하는 상태의 단면도이다. 이때, 낮은 에너지로 문턱전압조절 이온주입이 주입되기 때문에 필드산화막(4) 아래는 카운터 도핑되지 않는다.
상기 문턱전압조절 이온주입 과정에서 P-웰(5)에는 인(P)과 같은 N형 불순물을 이온주입한다. 본 발명의 실시예와 달리 웰의 도전형이 N형일 때에는 문턱전압 조절을 위하여 보론(B) 또는 BF2등을 이온주입한다. 이와 같은 문턱전압조절 이온주입으로 활성영역에 주입된 불순물의 일부는 이후 수행하는 열공정에 의하여 필드 산화막(4) 단부로 확산된다.
제2도(e)는 열공정을 실시하여 N형 불순물의 일부를 필드산화막(4) 단부의 웰 영역으로 확산시키고 활성영역(3) 상부에 게이트 산화막(6) 및 게이트 전극(7)을 형성한 상태의 단면도이다. 이때, 필드산화막(4) 밑과 활성영역(3)의 웰 농도가 서로 같고, 활성영역(3)과 필드산화막(4) 끝부분은 표면으로부터 얇은 영역이 n형 불순물로 카운터 도핑되어 있다.
제3도는 본 발명의 실험 결과이다.
상기와 같은 본 발명에 따라 카운터 도핑된 영역은 웰 농도가 높을 때 문턱 전압을 줄이는 역할을 하고, 특히 필드산화막 끝부분이 카운터 도핑되어 있어서 좁은 채널에서 문턱전압을 감소시키는 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (7)

  1. 반도체 장치 제조 방법에 있어서,
    반도체 기판에 활성영역을 분리하는 필드산화막을 형성하는 제1 단계;
    상기 반도체 기판 내에 제1 도전형의 웰을 형성하는 제2 단계;
    문턱전압 조절을 위해 채널영역에 제2 도전형의 불순물을 이온주입하는 제3 단계;
    열처리 공정을 실시하여 상기 제2 도전형 불순물의 일부를 상기 필드산화막의 단부로 확산시키는 제4 단계; 및
    상기 활성영역 상에 게이트 산화막 및 게이트 전극을 형성하는 제5 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 제2 단계에서,
    필드산화막 스루우 임플랜트(Field Oxide Through Implant)를 실시하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 제2 단계에서,
    상기 불순물로서 인(phosphorus)을 주입하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 2 항에 있어서,
    상기 제2 단계에서,
    상기 불순물로서 보론(Boron)을 이온주입하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 2 항에 있어서,
    상기 제2 단계에서 N형의 웰을 형성하고,
    상기 제3 단계에서,
    불순물로서 B 또는 BF2중 어느 하나를 이온주입하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 2 항에 있어서,
    상기 제2 단계에서 P형의 웰을 형성하고,
    상기 제3 단계에서,
    불순물로서 인(P)을 이온주입하는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 반도체 장치에 있어서,
    반도체 기판;
    상기 반도체 기판 내에 형성된 제1 도전형의 웰;
    활성영역을 분리하는 필드산화막;
    상기 필드산화막 단부의 상기 웰 내에 형성된 제2 도전형의 불순물 영역;
    상기 활성영역 상에 형성된 게이트 산화막; 및
    상기 게이트 산화막 상에 형성된 게이트 전극
    을 포함하는 반도체 장치.
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