JPH01120033A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH01120033A JPH01120033A JP62275819A JP27581987A JPH01120033A JP H01120033 A JPH01120033 A JP H01120033A JP 62275819 A JP62275819 A JP 62275819A JP 27581987 A JP27581987 A JP 27581987A JP H01120033 A JPH01120033 A JP H01120033A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 47
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 abstract description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 230000000630 rising effect Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 15
- 238000007254 oxidation reaction Methods 0.000 description 15
- 238000005468 ion implantation Methods 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000002513 implantation Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に微細なＭＯＳトランジ
スタのしきい電圧の制御性向上、半導体装置の接合耐圧
向上に好適な素子分離方法に関する。
スタのしきい電圧の制御性向上、半導体装置の接合耐圧
向上に好適な素子分離方法に関する。
半導体装置の素子分離には、従来ＬＯＣＯ８法（Ｌｏｃ
ａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）と
呼ばれる選択酸化法が用いられている。この方法ではチ
ャネルストッパとして素子分離領域には一様に不純物が
導入される。また従来、特開昭６０−８９９４０号に記
載のように、素子分離スペースの寸法の違いにより異な
る注入量の不純物イオンを導入して選択酸化することに
より素子分離されてきた。
ａｌ ０ｘｉｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）と
呼ばれる選択酸化法が用いられている。この方法ではチ
ャネルストッパとして素子分離領域には一様に不純物が
導入される。また従来、特開昭６０−８９９４０号に記
載のように、素子分離スペースの寸法の違いにより異な
る注入量の不純物イオンを導入して選択酸化することに
より素子分離されてきた。
上記従来技術は、素子分離領域に導入した不純物が選択
酸化を行なった際素子領域のＳｉ基板中にも拡散してく
る点について配慮されておらず、素子領域が微細になる
と上記不純物の拡散のため該領域に形成したＭｏＳトラ
ンジスタのしきい値電圧が高くなりかつ制御性が低下す
るという問題があった。
酸化を行なった際素子領域のＳｉ基板中にも拡散してく
る点について配慮されておらず、素子領域が微細になる
と上記不純物の拡散のため該領域に形成したＭｏＳトラ
ンジスタのしきい値電圧が高くなりかつ制御性が低下す
るという問題があった。
本発明の目的は、微細な素子領域に形成したＭＯＳトラ
ンジスタの周囲の素子分離領域へのチャネルストツバ不
純物の導入量もしくは導入法を広い素子領域周囲の分離
領域を違えることにより、上記微細素子領域に形成した
ＭｏＳトランジスタのしきい電圧の上昇を抑え、制御性
を向上させることにある、また本発明の他の目的は、半
導体装置の中で高電圧が印加されるｐｎ接合の耐圧を向
上させること、さらには１個の半導体チップ上にダイナ
ミック型メモリ、不揮発性メモリ、演算回路などのそれ
ぞれの機能を有する複数の回路群を設けたとき、高電圧
が印加される回路でのｐｎ接合耐圧を向上させることで
ある。
ンジスタの周囲の素子分離領域へのチャネルストツバ不
純物の導入量もしくは導入法を広い素子領域周囲の分離
領域を違えることにより、上記微細素子領域に形成した
ＭｏＳトランジスタのしきい電圧の上昇を抑え、制御性
を向上させることにある、また本発明の他の目的は、半
導体装置の中で高電圧が印加されるｐｎ接合の耐圧を向
上させること、さらには１個の半導体チップ上にダイナ
ミック型メモリ、不揮発性メモリ、演算回路などのそれ
ぞれの機能を有する複数の回路群を設けたとき、高電圧
が印加される回路でのｐｎ接合耐圧を向上させることで
ある。
上記目的は、半導体装置内の素子や回路に応じて素子分
離領域へのチャネルストップ不純物の注入量を変えるこ
と、あるいは該不純物の注入工程を変えることにより達
成される。不純物の注入量を変えることは、分離領域を
選択酸化する前に公知の写真蝕刻法で形成したホトレジ
ストをマスクとして所望の素子分離領域にイオン注入す
ることにより達成することができる。また素子分離領域
への不純物の注入は、選択酸化の前あるいは後に行なう
ことにより工程を変えることができる。
離領域へのチャネルストップ不純物の注入量を変えるこ
と、あるいは該不純物の注入工程を変えることにより達
成される。不純物の注入量を変えることは、分離領域を
選択酸化する前に公知の写真蝕刻法で形成したホトレジ
ストをマスクとして所望の素子分離領域にイオン注入す
ることにより達成することができる。また素子分離領域
への不純物の注入は、選択酸化の前あるいは後に行なう
ことにより工程を変えることができる。
素子領域の微細な領域には、その周囲の素子分離領域へ
のチャネルストッパとなる不純物イオンの注入を他の部
分より少なくすることにより、選択酸化したとき素子領
域への該不純物の拡散が少なくなる。したがって、微細
な素子領域に形成されたＭＯＳトランジスタのしきい値
電圧の上昇が抑制され、しきい値電圧の制御性が向上す
る。あるいは、微細な素子領域周囲の素子分離領域には
選択酸化前にはチャネルストッパ不純物の注入を行なわ
ず、選択酸化後にチャネルストッパ不純物を注入する。
のチャネルストッパとなる不純物イオンの注入を他の部
分より少なくすることにより、選択酸化したとき素子領
域への該不純物の拡散が少なくなる。したがって、微細
な素子領域に形成されたＭＯＳトランジスタのしきい値
電圧の上昇が抑制され、しきい値電圧の制御性が向上す
る。あるいは、微細な素子領域周囲の素子分離領域には
選択酸化前にはチャネルストッパ不純物の注入を行なわ
ず、選択酸化後にチャネルストッパ不純物を注入する。
それによって、微細な素子領域への不純物拡散は選択酸
化によって起こることはなく、選択酸化後に注入した不
純物によりＭＯＳトランジスタのしきい値電圧を制御す
ることができるので、該しきい値電圧の制御性を著しく
向上させることができる。
化によって起こることはなく、選択酸化後に注入した不
純物によりＭＯＳトランジスタのしきい値電圧を制御す
ることができるので、該しきい値電圧の制御性を著しく
向上させることができる。
また、それぞれの機能を持つ複数の回路群を同一チップ
に形成した半導体装置では、高い電圧を用いる回路群が
形成される領域の素子分離領域へのチャネルストップ不
純物イオンの注入量を、低い電圧を用いる回路群の領域
より少なくすることにより、高い電圧を用いる回路群の
接合耐圧を高めることができる。それによって、高電圧
を必要とする回路群と低電圧を用いる回路群を同一チッ
プ上に形成してもそれぞれの機能を正常に働らかせるこ
とかできる。
に形成した半導体装置では、高い電圧を用いる回路群が
形成される領域の素子分離領域へのチャネルストップ不
純物イオンの注入量を、低い電圧を用いる回路群の領域
より少なくすることにより、高い電圧を用いる回路群の
接合耐圧を高めることができる。それによって、高電圧
を必要とする回路群と低電圧を用いる回路群を同一チッ
プ上に形成してもそれぞれの機能を正常に働らかせるこ
とかできる。
以乍、本発明の一実施例を第１図を用いて詳細に説明す
る。第１図（ａ）は、微細な素子領域１と広い素子領域
２にそれぞれＭＯＳトランジスタが形成された半導体装
置の一部の平面レイアウト図である。１と２は素子領域
、３と４はゲート電極、５と６はコンタクト穴、７と８
は配線のそれぞれのパターンを示す、第１図（ａ）のＩ
−ＩＩ線断面を用いて、本発明の半導体装置およびその
製造方法の一実施例を第１図（ｂ）〜（ｄ）に示す。
る。第１図（ａ）は、微細な素子領域１と広い素子領域
２にそれぞれＭＯＳトランジスタが形成された半導体装
置の一部の平面レイアウト図である。１と２は素子領域
、３と４はゲート電極、５と６はコンタクト穴、７と８
は配線のそれぞれのパターンを示す、第１図（ａ）のＩ
−ＩＩ線断面を用いて、本発明の半導体装置およびその
製造方法の一実施例を第１図（ｂ）〜（ｄ）に示す。
まず、ｐ型１０Ω・Ｑｍの単結晶Ｓｉ基板１０１上に熱
酸化法により２０ｎｍの５ｉＣ）ｚ膜１０２を成長させ
、さらにその上に選択酸化のマスクとなる５ｉｓＮａ膜
をＣＶＤ法（化学気相蒸着法）により１５０ｎｍの厚さ
に堆積する。しかる後、公知の写真蝕刻法を用いて素子
分離領域の５ｉｓＮａ膜を選択的にエツチングし、第１
図（ｂ）のごとく素子領域に５ｉａＮ＋膜１０３を残存
せしめる。
酸化法により２０ｎｍの５ｉＣ）ｚ膜１０２を成長させ
、さらにその上に選択酸化のマスクとなる５ｉｓＮａ膜
をＣＶＤ法（化学気相蒸着法）により１５０ｎｍの厚さ
に堆積する。しかる後、公知の写真蝕刻法を用いて素子
分離領域の５ｉｓＮａ膜を選択的にエツチングし、第１
図（ｂ）のごとく素子領域に５ｉａＮ＋膜１０３を残存
せしめる。
つぎに、第１図（ｂ）に示すように、微細な素子領域お
よびその周囲の素子分離領域に写真蝕刻法により、約１
μｍの厚さのホトレジスト膜１０４からなるパターンを
形成し、イオン打ち込み法を用いて、広い素子領域の周
囲の素子分離領域にＢ＋イオンを加速電圧１５ｋＶ、面
密度３Ｘ１０１８Ｑｍ−”の条件でイオン注入し、チャ
ネルストッパ不純物１０５をＳｉ基板１０１中に導入す
る。
よびその周囲の素子分離領域に写真蝕刻法により、約１
μｍの厚さのホトレジスト膜１０４からなるパターンを
形成し、イオン打ち込み法を用いて、広い素子領域の周
囲の素子分離領域にＢ＋イオンを加速電圧１５ｋＶ、面
密度３Ｘ１０１８Ｑｍ−”の条件でイオン注入し、チャ
ネルストッパ不純物１０５をＳｉ基板１０１中に導入す
る。
つぎにホトレジスト１０４を除去し、５ｉｓＮａ膜１０
３をマスクとして、公知のウェット酸化法により素子分
離領域に５ｉＯｚ膜１０６を５００ｎｍの厚さに成長さ
せる。このときチャネルストッパ不純物１０５はＳｉ基
板１０１内で電気的に活性化され、第１図（Ｑ）に示す
ごとくチャネルストッパ層１０７が形成される。この層
のｐ型不純物濃度は平均的に約ｌＸ１０１７ｃｍ″″８
であり、Ｓｉ基板の濃度より約２桁高くなっている。つ
ぎに、熱リン酸液を用いて素子領域に残存するＳ ｉ
５Ｎ４１１１１０３を除去し、さらにＳ ｉ Ｏｘ膜１
０２をＨＦ水溶液で除去する。しかる後、公知のドライ
酸化法で、素子領域に２５ｎｍのＳｉＯ２膜１０８を成
長せしめる。つぎに第１図（Ｑ）に示すように、写真蝕
刻法を用いて、広い素子領域およびその周囲の素子分離
領域に約２μｍの厚さのホトレジスト膜１０９からなる
パターンを形成した後、イオン打ち込み法を用い、微細
な素子領域およびその周囲の素子分離領域にチャネルス
トッパ不純物１１０としてＢ＋イオンを加速電圧２００
ｋＶ、面密度５ Ｘ １０”ｃ ｍ−”の条件でイオン
注入する。
３をマスクとして、公知のウェット酸化法により素子分
離領域に５ｉＯｚ膜１０６を５００ｎｍの厚さに成長さ
せる。このときチャネルストッパ不純物１０５はＳｉ基
板１０１内で電気的に活性化され、第１図（Ｑ）に示す
ごとくチャネルストッパ層１０７が形成される。この層
のｐ型不純物濃度は平均的に約ｌＸ１０１７ｃｍ″″８
であり、Ｓｉ基板の濃度より約２桁高くなっている。つ
ぎに、熱リン酸液を用いて素子領域に残存するＳ ｉ
５Ｎ４１１１１０３を除去し、さらにＳ ｉ Ｏｘ膜１
０２をＨＦ水溶液で除去する。しかる後、公知のドライ
酸化法で、素子領域に２５ｎｍのＳｉＯ２膜１０８を成
長せしめる。つぎに第１図（Ｑ）に示すように、写真蝕
刻法を用いて、広い素子領域およびその周囲の素子分離
領域に約２μｍの厚さのホトレジスト膜１０９からなる
パターンを形成した後、イオン打ち込み法を用い、微細
な素子領域およびその周囲の素子分離領域にチャネルス
トッパ不純物１１０としてＢ＋イオンを加速電圧２００
ｋＶ、面密度５ Ｘ １０”ｃ ｍ−”の条件でイオン
注入する。
つぎに、ＨＦ水溶液を用いて５ｉＯｚ膜１０８を除去し
、ドライ酸化法で、ＭＯＳトランジスタのゲート絶縁膜
となる５ｉＯｚ膜１１１を素子領域に１５ｎｍの厚さに
成長させる。このとき、チャネルストッパ不純物１１０
はＳｉ基板１０１内で電気的に活性化されチャネルスト
ッパ層１１２が形成される。この層１１２のｐ型不純物
の平均的な濃度は約Ｉ Ｘ １０”ｃ ｍ−’となる。
、ドライ酸化法で、ＭＯＳトランジスタのゲート絶縁膜
となる５ｉＯｚ膜１１１を素子領域に１５ｎｍの厚さに
成長させる。このとき、チャネルストッパ不純物１１０
はＳｉ基板１０１内で電気的に活性化されチャネルスト
ッパ層１１２が形成される。この層１１２のｐ型不純物
の平均的な濃度は約Ｉ Ｘ １０”ｃ ｍ−’となる。
微細な素子領域のＳｉ基板１０１中にもチャネルストッ
パ層１１２が形成されているが、その層の最大濃度位置
は、素子領域のＳｉ基板１０１の表面から約０．５ μ
ｍの深さにある。したがって、素子領域のＳｉ基板表面
でのｐ型不純物濃度は約ｌＸｌ０”ｃｍ−’であり、Ｍ
ＯＳトランジスタのしきい値電圧への影響は少ない、ち
なみに、従来のように分離領域全面に面密度３ Ｘ １
０”ｃ ｍ−”のＢ＋イオンをイオン注入して選択酸化
すると、微細な素子領域のＳｉ基板表面のｐ型不純物濃
度は、１０工フＱｍ″″８程度となるので、その領域に
形成されたＭＯＳトランジスタしきい値電圧が上昇して
制御性が低下する。
パ層１１２が形成されているが、その層の最大濃度位置
は、素子領域のＳｉ基板１０１の表面から約０．５ μ
ｍの深さにある。したがって、素子領域のＳｉ基板表面
でのｐ型不純物濃度は約ｌＸｌ０”ｃｍ−’であり、Ｍ
ＯＳトランジスタのしきい値電圧への影響は少ない、ち
なみに、従来のように分離領域全面に面密度３ Ｘ １
０”ｃ ｍ−”のＢ＋イオンをイオン注入して選択酸化
すると、微細な素子領域のＳｉ基板表面のｐ型不純物濃
度は、１０工フＱｍ″″８程度となるので、その領域に
形成されたＭＯＳトランジスタしきい値電圧が上昇して
制御性が低下する。
つぎに、ＭＯＳトランジスタのしきい電圧制御のため、
素子領域にＢ＋イオンを加速電圧１０ｋＶ、面密度Ｉ
Ｘ １０”ｃ ｍ−”の条件でイオン注入する０本実施
例ではチップ内全面に上記イオン注入したが微細な素子
領域に対しては注入量を少なくしたり、または行なわな
いで先に述べたチャ 、ネルストッパ不純物の注入で
しきい電圧を制御することも可能である。なお上記イオ
ン注入量に対し、素子領域表面のｐ型不純物濃度は約５
Ｘ１０１８Ｃｍ″″８となる。
素子領域にＢ＋イオンを加速電圧１０ｋＶ、面密度Ｉ
Ｘ １０”ｃ ｍ−”の条件でイオン注入する０本実施
例ではチップ内全面に上記イオン注入したが微細な素子
領域に対しては注入量を少なくしたり、または行なわな
いで先に述べたチャ 、ネルストッパ不純物の注入で
しきい電圧を制御することも可能である。なお上記イオ
ン注入量に対し、素子領域表面のｐ型不純物濃度は約５
Ｘ１０１８Ｃｍ″″８となる。
つぎに公知の半導体装置製造工程に従って、第１図（ｄ
）に示すように、多結晶５ｉｌ１３を形成してゲート電
極とし、ソース、ドレイン領域にＡｓ＋イオンをイオン
注入し、その後チップ全面に第１パツシベーシヨン膜と
してＰＳＧ （リン硅酸ガラス）膜１１４を堆積し、コ
ンタクト穴開けを行ない、つぎにＡ１合金から成る配線
を形成し。
）に示すように、多結晶５ｉｌ１３を形成してゲート電
極とし、ソース、ドレイン領域にＡｓ＋イオンをイオン
注入し、その後チップ全面に第１パツシベーシヨン膜と
してＰＳＧ （リン硅酸ガラス）膜１１４を堆積し、コ
ンタクト穴開けを行ない、つぎにＡ１合金から成る配線
を形成し。
半導体装置を得ることができる０本実施例の半導体装置
では、広い素子領域に形成したＭＯＳトランジスタ、例
えばチャネル幅が５μｍの場合しきい値電圧は、０．８
Ｖであるのに対し、微細な素子領域に形成したＭＯＳ
トランジスタ、例えばチャネル幅が０．８〜０．６μｍ
の場合でもしきい値電圧は０．９〜１．Ｏｖであった。
では、広い素子領域に形成したＭＯＳトランジスタ、例
えばチャネル幅が５μｍの場合しきい値電圧は、０．８
Ｖであるのに対し、微細な素子領域に形成したＭＯＳ
トランジスタ、例えばチャネル幅が０．８〜０．６μｍ
の場合でもしきい値電圧は０．９〜１．Ｏｖであった。
従来のチップ全面に−様なチャネルストツバ不純物を注
入し選択酸化して素子分離を行なった場合は、チャネル
幅０．８〜０．６μｍの場合、しきい値電圧は、１．５
〜４ｖ程度になる０以上のように本発明により、微細な
素子領域に形成したＭＯＳトランジスタのしきい値電圧
の上昇を抑え、制御性を向上できた。
入し選択酸化して素子分離を行なった場合は、チャネル
幅０．８〜０．６μｍの場合、しきい値電圧は、１．５
〜４ｖ程度になる０以上のように本発明により、微細な
素子領域に形成したＭＯＳトランジスタのしきい値電圧
の上昇を抑え、制御性を向上できた。
このことにより、半導体装置の動作速度の向上。
動作電源電圧に対する裕度の拡大を実現することができ
た。
た。
〔実施例２〕
第２の実施例を第２図を用いて説明する。第２図は、ダ
イナミック型ランダムアクセスメモリの１チツプの平面
図で、メモリ内の回路が形成されるチップ内の位置を示
したものである。半導体チップ２０１上に、メモリセル
の配置されるメモリマット領域２０２，２０３と、種々
の電圧やパルスの発生回路、信号電圧の増幅回路などが
配置される周辺回路領域２０４，２０５，２０６，２０
７が配置されている。上記メモリ装置においてメモリセ
ルは、１ケのＭＯＳトランジスタと１ケのキャパシタか
ら成っている。そのＭＯＳトランジスタのチャネル幅は
０．８ μｍであり、素子領域としてはチップ内で最
も小さい寸法である。また。
イナミック型ランダムアクセスメモリの１チツプの平面
図で、メモリ内の回路が形成されるチップ内の位置を示
したものである。半導体チップ２０１上に、メモリセル
の配置されるメモリマット領域２０２，２０３と、種々
の電圧やパルスの発生回路、信号電圧の増幅回路などが
配置される周辺回路領域２０４，２０５，２０６，２０
７が配置されている。上記メモリ装置においてメモリセ
ルは、１ケのＭＯＳトランジスタと１ケのキャパシタか
ら成っている。そのＭＯＳトランジスタのチャネル幅は
０．８ μｍであり、素子領域としてはチップ内で最
も小さい寸法である。また。
素子分離領域の寸法もメモリマット内は０．８μｍと最
も小さい寸法である６ 上記半導体メモリの製造において、素子分離領域には、
第１の実施例と同様に５ｉｓＮａ膜をマスクとする選択
酸化膜を形成した。しかし、本実施例では、第１の実施
例と異なり、Ｓｉ基板上に５ｉＯｚ膜を介して、５ｉｓ
Ｎａ膜を形成し、素子分離領域上のＳｉ３Ｎ４膜を選択
的にエツチングして除去した後、チップ内でＳｉ基板内
にｐ型不純物が導入されているｐウェル領域の素子分離
領域全面にＢ＋イオンを加速電圧１５ｋＶ、面密度１．
５ Ｘ １０１ｓｃ＋ｍ−２の条件でイオン注入した
。しかる後、５ｉａＮ４をマスクとして素子分離領域を
選択的に酸化し、第１の実施例と同様に５ｉｓＮａ膜の
除去を行ない、素子領域の５ｉＯｚ膜を除去した後、再
び素子領域に２５ｎｍの５ｉｆｔ膜を成長させた。しか
る後、写真蝕刻法を用いて、メモリマット領域２０２，
２０３と周辺回路領域で素子分離寸法が小さい一部の領
域とに開口部を持つ膜厚２μｍのレジストパターンを形
成し、それをマスクとして、Ｂ＋イオンを加速電圧２０
０ｋＶ、面密度５ Ｘ １０ ”ａ ｍ−”の条件でイ
オン注入した。以下、第１の実施例と同様、通常の半導
体製造工程に従って、メモリ装置を製造した。
も小さい寸法である６ 上記半導体メモリの製造において、素子分離領域には、
第１の実施例と同様に５ｉｓＮａ膜をマスクとする選択
酸化膜を形成した。しかし、本実施例では、第１の実施
例と異なり、Ｓｉ基板上に５ｉＯｚ膜を介して、５ｉｓ
Ｎａ膜を形成し、素子分離領域上のＳｉ３Ｎ４膜を選択
的にエツチングして除去した後、チップ内でＳｉ基板内
にｐ型不純物が導入されているｐウェル領域の素子分離
領域全面にＢ＋イオンを加速電圧１５ｋＶ、面密度１．
５ Ｘ １０１ｓｃ＋ｍ−２の条件でイオン注入した
。しかる後、５ｉａＮ４をマスクとして素子分離領域を
選択的に酸化し、第１の実施例と同様に５ｉｓＮａ膜の
除去を行ない、素子領域の５ｉＯｚ膜を除去した後、再
び素子領域に２５ｎｍの５ｉｆｔ膜を成長させた。しか
る後、写真蝕刻法を用いて、メモリマット領域２０２，
２０３と周辺回路領域で素子分離寸法が小さい一部の領
域とに開口部を持つ膜厚２μｍのレジストパターンを形
成し、それをマスクとして、Ｂ＋イオンを加速電圧２０
０ｋＶ、面密度５ Ｘ １０ ”ａ ｍ−”の条件でイ
オン注入した。以下、第１の実施例と同様、通常の半導
体製造工程に従って、メモリ装置を製造した。
上記メモリ装置では、メモリセルを構成するチャネル幅
の狭いＭＯＳトランジスタのしきい値電圧は、従来のよ
うにｐウェル領域全面に面密度３ Ｘ １０１８ｃ ｍ
−”のイオン注入を行なって製造した場合には１．２〜
２Ｖｉ度になるのに対し、本発明によれば、０．８〜１
．Ｏｖと低い値に制御することができた。その結果、メ
モリの動作をさせる電源電圧に対する裕度を約０．５
ｖ拡げることができた。さらに、メモリセルを構成する
キャパシタに接続されたｎ型高濃度拡散層とＰウェルと
の間に形成されるｐ−ｎ接合のリーク電流が、分子分離
領域のＳｉ基板表面のｐ型不純物濃度を高めることによ
り、低減することができた。これはｐ −ｎ接合の空乏
層がＳｉ基板と分離用５ｉＯｚ膜との界面に広がる距離
が小さくなったためと考えられる。この結果、メモリの
情報保持時間を長くすることができた。情報保持時間は
、メモリマット領域の分離領域のｐ型不純物濃度を高め
るため、本実施例の５ Ｘ １０”ａ ｍ−”のイオン
注入よりさらに多く ７ Ｘ １０”ｃｍ″″２のイオ
ン注入を行なうことにより、さらに長くすることができ
る。
の狭いＭＯＳトランジスタのしきい値電圧は、従来のよ
うにｐウェル領域全面に面密度３ Ｘ １０１８ｃ ｍ
−”のイオン注入を行なって製造した場合には１．２〜
２Ｖｉ度になるのに対し、本発明によれば、０．８〜１
．Ｏｖと低い値に制御することができた。その結果、メ
モリの動作をさせる電源電圧に対する裕度を約０．５
ｖ拡げることができた。さらに、メモリセルを構成する
キャパシタに接続されたｎ型高濃度拡散層とＰウェルと
の間に形成されるｐ−ｎ接合のリーク電流が、分子分離
領域のＳｉ基板表面のｐ型不純物濃度を高めることによ
り、低減することができた。これはｐ −ｎ接合の空乏
層がＳｉ基板と分離用５ｉＯｚ膜との界面に広がる距離
が小さくなったためと考えられる。この結果、メモリの
情報保持時間を長くすることができた。情報保持時間は
、メモリマット領域の分離領域のｐ型不純物濃度を高め
るため、本実施例の５ Ｘ １０”ａ ｍ−”のイオン
注入よりさらに多く ７ Ｘ １０”ｃｍ″″２のイオ
ン注入を行なうことにより、さらに長くすることができ
る。
また５本実施例では、Ｂ＋イオンを５ＸＩＯ”ｃｍ−”
イオン注入したメモリマット部と周辺回路の一部でのｐ
−ｎ接合の耐圧は１３Ｖであったが、高電圧の印加され
る周辺回路部の耐圧は２０Ｖと高く、回路動作を安定に
行なわせるのに充分な耐圧を得ることができた。
イオン注入したメモリマット部と周辺回路の一部でのｐ
−ｎ接合の耐圧は１３Ｖであったが、高電圧の印加され
る周辺回路部の耐圧は２０Ｖと高く、回路動作を安定に
行なわせるのに充分な耐圧を得ることができた。
〔実施例３〕
さらに他の実施例を第３図を用いて説明する。
第３図は、１ケの半導体チップ３０１上に不揮発性メモ
リ回路３０２とスタティック型ランダムアクセスメモリ
（ＳＲＡＭ）回路３０３と論理回路３０４を集積した半
導体装置の平面図である。
リ回路３０２とスタティック型ランダムアクセスメモリ
（ＳＲＡＭ）回路３０３と論理回路３０４を集積した半
導体装置の平面図である。
上記半導体装置の製造において、素子分離領域には第１
の実施例と同様に５ｉｓＮ４膜をマスクとする選択酸化
膜を形成した。しかし、本実施例では、Ｓｉ基板上に５
ｉＯｚ膜を介して５ｉａＮ４膜を形成し、素子分離領域
上の５ｉａＮ＋膜を選択的にエツチングして除去したの
ち、・ｐウェル領域のうち、不揮発性メモリ回路３０２
の領域にはＢ＋イオンを面密度１．５Ｘ１０”ａｍ−”
、スタティック型ランダムアクセスメモリ回路３０３、
論理回路３０４の領域には、５Ｘ１０１δｃｍのイオン
注入を行なった。しかる後分離領域に選択酸化膜を形成
し、素子分離を行なった。その後、それぞれの領域に通
常の半導体装ｗｉ造工程に従って、不ｍｗ性メモリ、ス
タティック型ランダムアクセスメモリ、論理回路を形成
した。
の実施例と同様に５ｉｓＮ４膜をマスクとする選択酸化
膜を形成した。しかし、本実施例では、Ｓｉ基板上に５
ｉＯｚ膜を介して５ｉａＮ４膜を形成し、素子分離領域
上の５ｉａＮ＋膜を選択的にエツチングして除去したの
ち、・ｐウェル領域のうち、不揮発性メモリ回路３０２
の領域にはＢ＋イオンを面密度１．５Ｘ１０”ａｍ−”
、スタティック型ランダムアクセスメモリ回路３０３、
論理回路３０４の領域には、５Ｘ１０１δｃｍのイオン
注入を行なった。しかる後分離領域に選択酸化膜を形成
し、素子分離を行なった。その後、それぞれの領域に通
常の半導体装ｗｉ造工程に従って、不ｍｗ性メモリ、ス
タティック型ランダムアクセスメモリ、論理回路を形成
した。
ＳＲＡＭ回路３０３．論理回路３０４の動作電圧は５■
であるのに対し、ｐ−ｎ接合耐圧は１２〜Ｌ３Ｖであり
、充分な動作電圧の裕度があった。
であるのに対し、ｐ−ｎ接合耐圧は１２〜Ｌ３Ｖであり
、充分な動作電圧の裕度があった。
さらに不揮発性メモリ回路の動作には１２Ｖの電圧が必
要であるが、本実施例ではｐｎ接合の耐圧は２０Ｖであ
り、この回路の動作を充分室なわせることができた。
要であるが、本実施例ではｐｎ接合の耐圧は２０Ｖであ
り、この回路の動作を充分室なわせることができた。
上記のように、本発明によれば、１ケの半導体チップ上
に形成される半導体装置の素子分離領域に導入するチャ
ネルストッパ不純物イオンの注入量、注入工程をチップ
内のそれぞれの機能を有する素子を含むチップ内の領域
に応じて変えることによりｌＭＯＳトランジスタのしき
い値電圧の制御性向上ｅＰ−ｎ接合のリーク電流の低減
、耐圧の向上が図れるので、半導体装置の高集積化、複
数の機能を有する回路の１チツプ化を容易に行なえる効
果がある。
に形成される半導体装置の素子分離領域に導入するチャ
ネルストッパ不純物イオンの注入量、注入工程をチップ
内のそれぞれの機能を有する素子を含むチップ内の領域
に応じて変えることによりｌＭＯＳトランジスタのしき
い値電圧の制御性向上ｅＰ−ｎ接合のリーク電流の低減
、耐圧の向上が図れるので、半導体装置の高集積化、複
数の機能を有する回路の１チツプ化を容易に行なえる効
果がある。
第１図は本発明の一実施例の半導体装置の一部の平面レ
イアウト図および断面図、第２＠および第３図は他の実
施例を示す平面図である。 １．２・・・素子領域パターン、３・・・ゲート電極パ
ターン、１０１・・・Ｓｉ基板、１０２・・・５ｉＯｚ
膜、１０３・・・５ｉａＮａ膜、１０５・・・第１のイ
オン注入層、１０６・・・Ｓ ｉ Ｏｘ膜、１１０・・
・第２のイオン注入層。 第 １ 図 Ｃ’−Ｊ Ｃｑ 区 σ− レ１ 上１ｉ
イアウト図および断面図、第２＠および第３図は他の実
施例を示す平面図である。 １．２・・・素子領域パターン、３・・・ゲート電極パ
ターン、１０１・・・Ｓｉ基板、１０２・・・５ｉＯｚ
膜、１０３・・・５ｉａＮａ膜、１０５・・・第１のイ
オン注入層、１０６・・・Ｓ ｉ Ｏｘ膜、１１０・・
・第２のイオン注入層。 第 １ 図 Ｃ’−Ｊ Ｃｑ 区 σ− レ１ 上１ｉ
Claims (1)
- １、半導体基板表面の素子分離領域にチャネルストッパ
となる不純物を導入し、素子分離領域に酸化膜を成長さ
せて素子分離を行なつた半導体装置において、同一導電
型基板上の素子分離領域を少なくとも２つ以上の領域の
分割し、それぞれの領域に導入する不純物の面密度が異
なることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275819A JP2644776B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体装置及びその製造方法 |
| US07/261,843 US5012312A (en) | 1987-11-02 | 1988-10-25 | Semiconductor integrated circuit and a process for producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275819A JP2644776B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体装置及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9003570A Division JPH09181165A (ja) | 1997-01-13 | 1997-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120033A true JPH01120033A (ja) | 1989-05-12 |
| JP2644776B2 JP2644776B2 (ja) | 1997-08-25 |
Family
ID=17560864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275819A Expired - Fee Related JP2644776B2 (ja) | 1987-11-02 | 1987-11-02 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5012312A (ja) |
| JP (1) | JP2644776B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260565A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5484742A (en) * | 1991-10-08 | 1996-01-16 | Nec Corporation | Process for preparing a semiconductor device with a narrow-channel MOS transistor |
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| KR0138234B1 (ko) * | 1994-02-24 | 1998-04-28 | 김광호 | 고전압 모오스 트랜지스터의 구조 |
| US5393689A (en) * | 1994-02-28 | 1995-02-28 | Motorola, Inc. | Process for forming a static-random-access memory cell |
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| JP2956635B2 (ja) * | 1997-02-04 | 1999-10-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR102531988B1 (ko) * | 2018-12-14 | 2023-05-11 | 산켄덴키 가부시키가이샤 | 반도체 장치 |
Citations (1)
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|---|---|---|---|---|
| JPS57155769A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4385947A (en) * | 1981-07-29 | 1983-05-31 | Harris Corporation | Method for fabricating CMOS in P substrate with single guard ring using local oxidation |
| JPS6092657A (ja) * | 1983-10-27 | 1985-05-24 | Nec Corp | 半導体装置 |
| DE3340560A1 (de) * | 1983-11-09 | 1985-05-15 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum gleichzeitigen herstellen von schnellen kurzkanal- und spannungsfesten mos-transistoren in vlsi-schaltungen |
| JPS60103640A (ja) * | 1983-11-11 | 1985-06-07 | Hitachi Ltd | 半導体装置 |
| US4527325A (en) * | 1983-12-23 | 1985-07-09 | International Business Machines Corporation | Process for fabricating semiconductor devices utilizing a protective film during high temperature annealing |
| JPS61156830A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| EP0195460B1 (en) * | 1985-03-22 | 1997-07-09 | Nec Corporation | Integrated circuit semiconductor device having improved isolation region |
| KR930010088B1 (ko) * | 1985-04-24 | 1993-10-14 | 가부시기가이샤 히다찌세이꾸쇼 | 반도체 기억장치와 그 제조방법 |
| JPS6315438A (ja) * | 1986-07-07 | 1988-01-22 | Seiko Instr & Electronics Ltd | 半導体素子の分離構造 |
-
1987
- 1987-11-02 JP JP62275819A patent/JP2644776B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-25 US US07/261,843 patent/US5012312A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57155769A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
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| JPH02260565A (ja) * | 1989-03-31 | 1990-10-23 | Toshiba Corp | 半導体装置及びその製造方法 |
| US5484742A (en) * | 1991-10-08 | 1996-01-16 | Nec Corporation | Process for preparing a semiconductor device with a narrow-channel MOS transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5012312A (en) | 1991-04-30 |
| JP2644776B2 (ja) | 1997-08-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |