JPH02260565A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02260565A JPH02260565A JP1080409A JP8040989A JPH02260565A JP H02260565 A JPH02260565 A JP H02260565A JP 1080409 A JP1080409 A JP 1080409A JP 8040989 A JP8040989 A JP 8040989A JP H02260565 A JPH02260565 A JP H02260565A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置及びその製造方法に関するもので
、特に複数の論理素子と記憶素子とを同一基板上に形成
した装置及びその製造方法に関するものである。
、特に複数の論理素子と記憶素子とを同一基板上に形成
した装置及びその製造方法に関するものである。
（従来の技術）
従来の論理素子と記憶素子とを同一基板上に形成した半
導体装置の製造方法について、その工程別素子断面図で
ある第１０図を用いて説明する。
導体装置の製造方法について、その工程別素子断面図で
ある第１０図を用いて説明する。
第１０図（ａ）のように、ｎ型半導体基板１００１：ｐ
型ウェル１０１が形成され、その表面に酸化膜１０２、
窒化シリコンｐｓ１０３が順に形成されている。この半
導体基板１００の左側の領域に論理素子を、右側の領域
に記憶素子を形成する場合に、第１０図（ｂ）のように
写真蝕刻法を用いてパターニングしたレジスト膜１０４
及び窒化シリコン１１！Ｉ １０３ ａをマスクとして
、同じドーズ量のホウ素（Ｂ）イオンを同時に注入して
フィールド反転防止層１０５を形成し、その後フィール
ド酸化膜１０６をその上に形成していた。そしてそれぞ
れのウェル１０１において、左側の領域には論理素子を
、右側の領域には記憶素子を形成していた。
型ウェル１０１が形成され、その表面に酸化膜１０２、
窒化シリコンｐｓ１０３が順に形成されている。この半
導体基板１００の左側の領域に論理素子を、右側の領域
に記憶素子を形成する場合に、第１０図（ｂ）のように
写真蝕刻法を用いてパターニングしたレジスト膜１０４
及び窒化シリコン１１！Ｉ １０３ ａをマスクとして
、同じドーズ量のホウ素（Ｂ）イオンを同時に注入して
フィールド反転防止層１０５を形成し、その後フィール
ド酸化膜１０６をその上に形成していた。そしてそれぞ
れのウェル１０１において、左側の領域には論理素子を
、右側の領域には記憶素子を形成していた。
（発明が解決しようとする課題）
このような従来の方法によって製造された半導体装置に
は、論理素子と同一基板上に形成しようとする記憶素子
がＳＲＡＭ又はＤＲＡＭの場合と、ＥＰＲＯＭ又はＥＥ
ＰＲＯＭの場合とでそれぞれ異なった問題が存在した。
は、論理素子と同一基板上に形成しようとする記憶素子
がＳＲＡＭ又はＤＲＡＭの場合と、ＥＰＲＯＭ又はＥＥ
ＰＲＯＭの場合とでそれぞれ異なった問題が存在した。
先ず論理素子がＳＲＡＭ又はＤＲＡＭの場合であるが、
一般に記憶容量として所定量（例えば２５６ｋｂ ｉ
ｔ）以上要求されるため、フィールド酸化膜１０６によ
る素子分離幅は、論理素子の場合よりも微細にする必要
がある。このためにはフィールド反転防止層１０５の不
純物濃度は、論理素子のみを形成する場合よりもパンチ
スルーを防止するため高くしなければならない。そこで
高濃度なフィールド反転防＋ｈ層１０５が、論理素子側
にも形成されることになる。
一般に記憶容量として所定量（例えば２５６ｋｂ ｉ
ｔ）以上要求されるため、フィールド酸化膜１０６によ
る素子分離幅は、論理素子の場合よりも微細にする必要
がある。このためにはフィールド反転防止層１０５の不
純物濃度は、論理素子のみを形成する場合よりもパンチ
スルーを防止するため高くしなければならない。そこで
高濃度なフィールド反転防＋ｈ層１０５が、論理素子側
にも形成されることになる。
しかしこのようにして濃度の高いフィールド反転防止Ｆ
ｉｉ１０５が論理素子側に形成されると、隣接した素子
形成領域１１１とフィールド反転防止層１０５との間に
大きい電気容量が形成されて、論理素子側の動作速度が
遅くなるという問題があった。
ｉｉ１０５が論理素子側に形成されると、隣接した素子
形成領域１１１とフィールド反転防止層１０５との間に
大きい電気容量が形成されて、論理素子側の動作速度が
遅くなるという問題があった。
一方論理素子がＥＰＲＯＭ又はＥＥＰＲＯＭの場合にも
、やはり一定以上の記憶容量が要求されるためフィール
ド反転防止層１０５の不純物濃度は、論理素子のみを基
板上に形成する場合よりも高くしなければならない。し
かし同時に高いプログラム電圧に耐え得る接合耐圧が要
求されるため、フィールド反転防止層１０７のうち素子
形成領域１０７と隣接した部分１０５ａの不純物濃度は
低くする必要がある。従ってこの場合のフィールド反転
防止層１０７の不純物濃度は、論理素子のみを基板上に
形成した場合よりも素子形成領域１０７と隣接した部分
１０５ａは低く、隣接していない中央部分１０５ｂの不
純物濃度は高くしなければならない。しかし上述したよ
うに従来は、双方のフィールド反転防止層を同時に形成
していたため、このような濃度の異なるものを形成する
ことができないという問題があった。
、やはり一定以上の記憶容量が要求されるためフィール
ド反転防止層１０５の不純物濃度は、論理素子のみを基
板上に形成する場合よりも高くしなければならない。し
かし同時に高いプログラム電圧に耐え得る接合耐圧が要
求されるため、フィールド反転防止層１０７のうち素子
形成領域１０７と隣接した部分１０５ａの不純物濃度は
低くする必要がある。従ってこの場合のフィールド反転
防止層１０７の不純物濃度は、論理素子のみを基板上に
形成した場合よりも素子形成領域１０７と隣接した部分
１０５ａは低く、隣接していない中央部分１０５ｂの不
純物濃度は高くしなければならない。しかし上述したよ
うに従来は、双方のフィールド反転防止層を同時に形成
していたため、このような濃度の異なるものを形成する
ことができないという問題があった。
本発明は上記事情に鑑み、フィールド反転防止層の濃度
を、論理素子側と記憶素子とで異なるように形成された
半導体装置及びその製造方法を提供することを目的とす
る。
を、論理素子側と記憶素子とで異なるように形成された
半導体装置及びその製造方法を提供することを目的とす
る。
（課題を解決するための手段）
本発明の半導体装置は、論理素子が形成された領域では
第１のフィールド酸化膜の下方に第１の不純物濃度を有
する第１のフィールド反転防止層を備え、記憶素子が形
成された領域では第２のフィールド酸化膜の下方に第１
の不純物濃度よりも高い第２の不純物濃度を有する第２
のフィールド反転防止層を備えたことを特徴としている
。
第１のフィールド酸化膜の下方に第１の不純物濃度を有
する第１のフィールド反転防止層を備え、記憶素子が形
成された領域では第２のフィールド酸化膜の下方に第１
の不純物濃度よりも高い第２の不純物濃度を有する第２
のフィールド反転防止層を備えたことを特徴としている
。
このような半導体装置は、論理素子を形成する領域では
第１の不純物濃度を有する第１のフィールド反転防止層
を第１のフィールド酸化膜の下方に形成する工程と、記
憶素子を形成する領域では第１の不純物濃度よりも高い
第２の不純物濃度を有する第２のフィールド反転防止層
を第２のフィールド酸化膜の下方に形成する工程とを備
えた製造方法によって製造することができる。
第１の不純物濃度を有する第１のフィールド反転防止層
を第１のフィールド酸化膜の下方に形成する工程と、記
憶素子を形成する領域では第１の不純物濃度よりも高い
第２の不純物濃度を有する第２のフィールド反転防止層
を第２のフィールド酸化膜の下方に形成する工程とを備
えた製造方法によって製造することができる。
ここで第１及び第２のフィールド反転防止層を形成する
順序はどちらから先に行ってもよく、また一端双方の領
域に不純物イオンを注入して第１の不純物濃度のフィー
ルド反転防止層を形成した後、論理素子形成領域にのみ
再びイオン注入を行い、第２の不純物濃度を有する第２
のフィールド反転防止層を形成してもよい。
順序はどちらから先に行ってもよく、また一端双方の領
域に不純物イオンを注入して第１の不純物濃度のフィー
ルド反転防止層を形成した後、論理素子形成領域にのみ
再びイオン注入を行い、第２の不純物濃度を有する第２
のフィールド反転防止層を形成してもよい。
さらに本発明の半導体装置は、論理素子が形成された領
域では第１のフィールド酸化膜の下方に第１の不純物濃
度を有する第１のフィールド反転防止層を備え、記憶素
子が形成された領域では、第２のフィールド酸化膜の下
方に、素子形成領域に隣接した部分では第１の不純物濃
度よりも低い第３の不純物濃度を有し、隣接していない
部分では第１の不純物濃度よりも高い第２の不純物濃度
を有する第２のフィールド反転防止層を備えたことを特
徴としている。
域では第１のフィールド酸化膜の下方に第１の不純物濃
度を有する第１のフィールド反転防止層を備え、記憶素
子が形成された領域では、第２のフィールド酸化膜の下
方に、素子形成領域に隣接した部分では第１の不純物濃
度よりも低い第３の不純物濃度を有し、隣接していない
部分では第１の不純物濃度よりも高い第２の不純物濃度
を有する第２のフィールド反転防止層を備えたことを特
徴としている。
そしてこのような半導体装置は、論理素子を形成する領
域において第１の不純物濃度を有する一導電型の第１の
フィールド反転防止層を第１のフィールド酸化膜の下方
に形成する工程と、記憶素子を形成する領域における第
２のフィールド酸化膜の下方において、素子形成領域に
隣接した部分は第１の不純物濃度よりも低い第３の不純
物濃度を有し、隣接していない部分は第１の不純物濃度
よりも高い第２の不純物濃度を有するように第２のフィ
ールド反転防止層を形成する工程とを備えた製造方法に
よって製造することができる。
域において第１の不純物濃度を有する一導電型の第１の
フィールド反転防止層を第１のフィールド酸化膜の下方
に形成する工程と、記憶素子を形成する領域における第
２のフィールド酸化膜の下方において、素子形成領域に
隣接した部分は第１の不純物濃度よりも低い第３の不純
物濃度を有し、隣接していない部分は第１の不純物濃度
よりも高い第２の不純物濃度を有するように第２のフィ
ールド反転防止層を形成する工程とを備えた製造方法に
よって製造することができる。
（作 用）
論理素子を分離するための第１のフィールド酸化膜の下
方に形成された第１のフィールド反転防止層は、比較的
低い第１の不純物濃度であるため、論理素子形成領域と
の間に形成される電気容量は小さく、動作速度は低下し
ない。一方、記憶素子を分離するための第２のフィール
ド酸化膜の下方に形成された第２のフィールド反転防止
層は、第１の不純物濃度よりも高い第２の不純物濃度で
あるため、微細化のためにフィールド酸化膜の素子分離
幅を小さくした場合にも、パンチスルーが防止される。
方に形成された第１のフィールド反転防止層は、比較的
低い第１の不純物濃度であるため、論理素子形成領域と
の間に形成される電気容量は小さく、動作速度は低下し
ない。一方、記憶素子を分離するための第２のフィール
ド酸化膜の下方に形成された第２のフィールド反転防止
層は、第１の不純物濃度よりも高い第２の不純物濃度で
あるため、微細化のためにフィールド酸化膜の素子分離
幅を小さくした場合にも、パンチスルーが防止される。
また、第２のフィールド反転防止層の不純物濃度が、論
理素子形成領域と隣接した部分は第１の不純物濃度より
も低い第３の不純物濃度であり、隣接していない部分は
第１の不純物濃度よりも高い第２の不純物濃度である場
合には、素子形成領域とこの第２のフィールド反転防止
層との間では電界集中が防止されて接合耐圧が高くなり
、さらに微細化のためにフィールド酸化膜の素子分離幅
を小さ（した場合にも、パンチスルーが有効に防止され
る。
理素子形成領域と隣接した部分は第１の不純物濃度より
も低い第３の不純物濃度であり、隣接していない部分は
第１の不純物濃度よりも高い第２の不純物濃度である場
合には、素子形成領域とこの第２のフィールド反転防止
層との間では電界集中が防止されて接合耐圧が高くなり
、さらに微細化のためにフィールド酸化膜の素子分離幅
を小さ（した場合にも、パンチスルーが有効に防止され
る。
（実施例）
本発明の一実施例について、図面を参照して説明する。
先ず、記憶素子としてＳＲＡＭを論理素子としてのＣＰ
Ｕと同一基板に形成する第１の実施例について説明する
。第１図はこの場合の工程別素子断面を示したものであ
る。従来の場合と同様に、ｎ型半導体基板２００にｐ！
２ウェル２０１を形成した後、表面を９００℃で熱酸化
して５００人の厚さの酸化膜２０２を形成し、その表面
にＣＶＤ法により窒化シリコン膜２０３を形成する（第
１図（ａ））。
Ｕと同一基板に形成する第１の実施例について説明する
。第１図はこの場合の工程別素子断面を示したものであ
る。従来の場合と同様に、ｎ型半導体基板２００にｐ！
２ウェル２０１を形成した後、表面を９００℃で熱酸化
して５００人の厚さの酸化膜２０２を形成し、その表面
にＣＶＤ法により窒化シリコン膜２０３を形成する（第
１図（ａ））。
写真蝕刻法を用いて窒化シリコン膜２０３を論理素子側
のみにおいてパターニングし、フィールド反転防止層を
形成する部分が除去された窒化シリコン膜２０３ａを形
成する。そしてこの窒化シリコン膜２０３ａ及び記憶素
子側の窒化シリコン膜２０３をマスクとしてドーズｆｆ
１３Ｘ１０１３でホウ素ＣＢ）イオンを注入しく第１図
（ｂ）） 、論理素子側にのみ、フィールド反転防止Ｗ
！１２０５ ａを形成する（第１図（Ｃ））。
のみにおいてパターニングし、フィールド反転防止層を
形成する部分が除去された窒化シリコン膜２０３ａを形
成する。そしてこの窒化シリコン膜２０３ａ及び記憶素
子側の窒化シリコン膜２０３をマスクとしてドーズｆｆ
１３Ｘ１０１３でホウ素ＣＢ）イオンを注入しく第１図
（ｂ）） 、論理素子側にのみ、フィールド反転防止Ｗ
！１２０５ ａを形成する（第１図（Ｃ））。
次に、記憶素子側にフィールド反転防止層を形成する。
−旦しシスト膜２０４ａ及び２０４を除去し、再びレジ
ストを全面に塗布する。そして記憶素子側において、写
真蝕刻法を用いて窒化シリコン膜２０３をパターニング
し、フィールド反転防止層を形成する部分が除去された
窒化シリコン膜２０３ｂを形成する。この窒化シリコン
膜２０３ｂ及び論理素子側の窒化シリコン膜２０３ａを
マスクとしてドーズ量７ｘ１０１１でホウ素（Ｂ）イオ
ンを注入しく第１図（Ｃ））％記憶素子側においてのみ
、フィールド反転防止層２０５ｂを形成する。
ストを全面に塗布する。そして記憶素子側において、写
真蝕刻法を用いて窒化シリコン膜２０３をパターニング
し、フィールド反転防止層を形成する部分が除去された
窒化シリコン膜２０３ｂを形成する。この窒化シリコン
膜２０３ｂ及び論理素子側の窒化シリコン膜２０３ａを
マスクとしてドーズ量７ｘ１０１１でホウ素（Ｂ）イオ
ンを注入しく第１図（Ｃ））％記憶素子側においてのみ
、フィールド反転防止層２０５ｂを形成する。
レジスト膜２０４ｂ及び２０４Ｃを除去した後、酸化雰
囲気中で酸化を行うことにより、論理素子側及び記憶素
子側の双方の素子分離領域に、４０００〜６０００人の
厚さのフィールド酸化膜２０６を形成する（第１図（ｄ
））。
囲気中で酸化を行うことにより、論理素子側及び記憶素
子側の双方の素子分離領域に、４０００〜６０００人の
厚さのフィールド酸化膜２０６を形成する（第１図（ｄ
））。
次に窒化シリコン膜２０３ｂ及び２０３ａを除去する（
第１図（ｅ））。さらに記憶素子側においてゲート電極
形成領域にゲート酸化膜２０９を形成し、ＣＶＤ法によ
りポリシリコンを堆積してポリシリコン膜°２１０を形
成する（第１図（ｆ））。以降、記憶素子側の素子形成
領域にはここではＳＲＡＭを形成し、論理素子側の素子
形成領域には論理素子を形成する。
第１図（ｅ））。さらに記憶素子側においてゲート電極
形成領域にゲート酸化膜２０９を形成し、ＣＶＤ法によ
りポリシリコンを堆積してポリシリコン膜°２１０を形
成する（第１図（ｆ））。以降、記憶素子側の素子形成
領域にはここではＳＲＡＭを形成し、論理素子側の素子
形成領域には論理素子を形成する。
尚、論理素子側と記憶素子側の境界部分におけるフィー
ルド反転防止層は、一般にフィールド酸化膜２０６の幅
を広（とるため、パンチスルーの虞れはな（、どちら側
の濃度にあわせて形成してもよい。あるいはフィールド
反転防止層のうちの、論理素子側の半分を低い濃度で形
成し゛、記憶素子側の半分を高い濃度で形成してもよい
。
ルド反転防止層は、一般にフィールド酸化膜２０６の幅
を広（とるため、パンチスルーの虞れはな（、どちら側
の濃度にあわせて形成してもよい。あるいはフィールド
反転防止層のうちの、論理素子側の半分を低い濃度で形
成し゛、記憶素子側の半分を高い濃度で形成してもよい
。
このようにして、論理素子側と記憶素子側とでフィール
ド反転防止層の不純物濃度を変えて形成することができ
る。これにより、論理素子側のフィールド反転防止層は
比較的低い不純物濃度で形成して、素子形成領域との間
に不要な電気容量が付加しないようにし、動作速度の低
下を防ぐことが可能である。一方記憶素子側のフィール
ド反転防止層は、素子分離幅とパンチスルー電圧との関
係を示した第７図かられかるように、論理素子より高い
不純物濃度で形成することによって、微細化のために幅
の短いフィールド酸化膜を形成した場合であっても高い
パンチスルー電圧を得ることができ、記憶容量を増大さ
せることが可能となる。
ド反転防止層の不純物濃度を変えて形成することができ
る。これにより、論理素子側のフィールド反転防止層は
比較的低い不純物濃度で形成して、素子形成領域との間
に不要な電気容量が付加しないようにし、動作速度の低
下を防ぐことが可能である。一方記憶素子側のフィール
ド反転防止層は、素子分離幅とパンチスルー電圧との関
係を示した第７図かられかるように、論理素子より高い
不純物濃度で形成することによって、微細化のために幅
の短いフィールド酸化膜を形成した場合であっても高い
パンチスルー電圧を得ることができ、記憶容量を増大さ
せることが可能となる。
次に第１の実施例と同様に、ＳＲＡＭをＣＰＵと同一基
板に形成する第２の実施例について説明する。第２図は
この場合の工程別素子断面を示したものである。
板に形成する第２の実施例について説明する。第２図は
この場合の工程別素子断面を示したものである。
第１の実施例と異なるのは、論理素子側と記憶素子側と
にそれぞれ不純物イオンを注入する順序が異なる点であ
る。
にそれぞれ不純物イオンを注入する順序が異なる点であ
る。
耐酸化性１ｉ１３０２及び窒化シリコン膜３０３が形成
された半導体基板３００において（第２図（ａ）） 、
写真蝕刻法を用いて窒化シリコン膜３０３をパターニン
グし、記憶素子側のみのフィールド反転防止層が形成さ
れる部分が除去された窒化シリコンｙｓ３０３ ｇを形
成する。そしてこの窒化シリコン膜３０３ａ及び論理素
子側の窒化シリコン膜３０３をマスクとして、ドーズ量
７×１０１３のホウ素（Ｂ）イオンを注入しく第２図（
ｂ）） 、記憶素子側にのみ、フィールド反転防止層３
０５ｂを形成する（第２図（Ｃ））。
された半導体基板３００において（第２図（ａ）） 、
写真蝕刻法を用いて窒化シリコン膜３０３をパターニン
グし、記憶素子側のみのフィールド反転防止層が形成さ
れる部分が除去された窒化シリコンｙｓ３０３ ｇを形
成する。そしてこの窒化シリコン膜３０３ａ及び論理素
子側の窒化シリコン膜３０３をマスクとして、ドーズ量
７×１０１３のホウ素（Ｂ）イオンを注入しく第２図（
ｂ）） 、記憶素子側にのみ、フィールド反転防止層３
０５ｂを形成する（第２図（Ｃ））。
次に、−旦しシスト１ｉ３０４ａ及び３０４を除去し、
再びレジストを全面に塗布する。写真蝕刻法を用いて窒
化シリコン１１３０３をパターニングし、論理素子側に
おけるフィールド反転防止層が形成される部分が除去さ
れた窒化シリコン膜３０３ｂを形成する。この窒化シリ
コン膜３０３ｂ及び論理素子側の窒化シリコン膜２０３
ａをマスクとして、ドーズｍ３×１０１３でホウ素（Ｂ
）イオンを注入しく第２図（Ｃ））、論理素子側におい
てのみ、フィールド反転防止層３０５ａを形成する。
再びレジストを全面に塗布する。写真蝕刻法を用いて窒
化シリコン１１３０３をパターニングし、論理素子側に
おけるフィールド反転防止層が形成される部分が除去さ
れた窒化シリコン膜３０３ｂを形成する。この窒化シリ
コン膜３０３ｂ及び論理素子側の窒化シリコン膜２０３
ａをマスクとして、ドーズｍ３×１０１３でホウ素（Ｂ
）イオンを注入しく第２図（Ｃ））、論理素子側におい
てのみ、フィールド反転防止層３０５ａを形成する。
以降は同様に、レジスト膜３０４ｂ及び３０４ｃを除去
した後、酸化雰囲気中で酸化を行うことによって、論理
素子側及び記憶素子側の双方に、素子分離領域に４００
０〜６０００への厚さのフィールド酸化膜２０６を形成
する（第２図（ｄ））。
した後、酸化雰囲気中で酸化を行うことによって、論理
素子側及び記憶素子側の双方に、素子分離領域に４００
０〜６０００への厚さのフィールド酸化膜２０６を形成
する（第２図（ｄ））。
その後は第１の実施例と同様に、窒化シリコン膜３０３
ｂ及び３０３ａを除去した後（第２図（ｅ）） 、記憶
素子側の素子形成領域にＳＲＡＭを形成し、論理素子側
の素子形成領域にＣＰＵを形成する。
ｂ及び３０３ａを除去した後（第２図（ｅ）） 、記憶
素子側の素子形成領域にＳＲＡＭを形成し、論理素子側
の素子形成領域にＣＰＵを形成する。
第３図は第３の実施例による工程別素子断面を示したも
のである。この実施例は、先ず両方のフィールド反転防
止層を形成する領域に低いドーズ量でイオン注入し、そ
の後記憶素子側にのみ高いドーズ量で再びイオン注入す
る点に特徴がある。
のである。この実施例は、先ず両方のフィールド反転防
止層を形成する領域に低いドーズ量でイオン注入し、そ
の後記憶素子側にのみ高いドーズ量で再びイオン注入す
る点に特徴がある。
耐酸化性膜４０２及び窒化シリコン膜４０３が形成され
た半導体基板４００において（第３図（ａ）） 、記憶
素子側及び論理素子側の窒化シリコン［４０３を、写真
蝕刻法を用いてパターニングし、フィールド反転防止層
が形成される部分が除去された窒化シリコンＨ４０３ａ
を形成する。
た半導体基板４００において（第３図（ａ）） 、記憶
素子側及び論理素子側の窒化シリコン［４０３を、写真
蝕刻法を用いてパターニングし、フィールド反転防止層
が形成される部分が除去された窒化シリコンＨ４０３ａ
を形成する。
そしてこの窒化シリコン膜４０３ａをマスクとしてドー
ズ量３Ｘ１０’でホウ素（Ｂ）イオンを注入しく第３図
（ｂ））、論理素子側のフィールド酸化膜形成領域にフ
ィールド反転防止層４０５ａを、記憶素子側のフィール
ド酸化膜形成領域にフィールド反転防止層４０５ｂをそ
れぞれ同一の不純物濃度で形成する（第３図（Ｃ））。
ズ量３Ｘ１０’でホウ素（Ｂ）イオンを注入しく第３図
（ｂ））、論理素子側のフィールド酸化膜形成領域にフ
ィールド反転防止層４０５ａを、記憶素子側のフィール
ド酸化膜形成領域にフィールド反転防止層４０５ｂをそ
れぞれ同一の不純物濃度で形成する（第３図（Ｃ））。
次に一旦しシスト膜４０４を除去し、再びレジストを全
面に塗布する。そして記憶素子側において、写真蝕刻法
を用いてこのレジスト膜をパターニングし、フィールド
反転防止層を形成する部分が除去された窒化シリコン膜
４０４ａを形成する。
面に塗布する。そして記憶素子側において、写真蝕刻法
を用いてこのレジスト膜をパターニングし、フィールド
反転防止層を形成する部分が除去された窒化シリコン膜
４０４ａを形成する。
この窒化シリコン膜４０４ａ及び耐酸化性膜４０３ａを
マスクとしてドーズｆｆ１４Ｘ１０’でホウ素ＣＢ）イ
オンを注入しく第３図（ｃ）） 、記憶素子側のフィー
ルド反転防止層４０５ｂのみ不純物濃度を高くする。
マスクとしてドーズｆｆ１４Ｘ１０’でホウ素ＣＢ）イ
オンを注入しく第３図（ｃ）） 、記憶素子側のフィー
ルド反転防止層４０５ｂのみ不純物濃度を高くする。
以降は第１、第２の実施例と同様に、素子分離領域に４
０００〜６０００Ａの厚さのフィールド酸化膜２０６を
形成しく第３図（ｄ）） 、窒化シリコン膜４０３ａを
除去した後（第３図（ｅ））、記憶素子側にはＳＲＡＭ
を形成し、論理素子側にはＣＰＵを形成する。
０００〜６０００Ａの厚さのフィールド酸化膜２０６を
形成しく第３図（ｄ）） 、窒化シリコン膜４０３ａを
除去した後（第３図（ｅ））、記憶素子側にはＳＲＡＭ
を形成し、論理素子側にはＣＰＵを形成する。
第４図は、記憶素子としてのＤＲＡＭをＣＰＵと同一基
板に形成した場合の一断面図を示したものであり、ｎ型
キャパシタ用拡散層がＤＲＡＭ形成領域に形成されてい
る。上述した第１から第３の実施例のうちのいずれかの
方法を用いることによって、論理素子側に不純物濃度の
低いフィールド反転防止層５０５ａを形成し、記憶素子
側に不純物濃度の高いフィールド反転防止層５０５ｂを
それぞれ形成することができる。
板に形成した場合の一断面図を示したものであり、ｎ型
キャパシタ用拡散層がＤＲＡＭ形成領域に形成されてい
る。上述した第１から第３の実施例のうちのいずれかの
方法を用いることによって、論理素子側に不純物濃度の
低いフィールド反転防止層５０５ａを形成し、記憶素子
側に不純物濃度の高いフィールド反転防止層５０５ｂを
それぞれ形成することができる。
第５図は第４図の場合と同様に、記憶素子としてのＤＲ
ＡＭを形成したものを示しているが、記憶素子側のフィ
ールド酸化膜６０６ａの下方に、フィールド反転防止層
６０５ｂのみならず、トレンチ埋め込みポリシリコンロ
１３を形成した点が異なっている。この場合も第１から
第３の実施例のうちのいずれかの方法によって、論理素
子側に不純物濃度の低いフィールド反転防止層６０５ａ
を形成し、記憶素子側に不純物濃度の高いフィールド反
転防止層６０５ｂを形成することができる。
ＡＭを形成したものを示しているが、記憶素子側のフィ
ールド酸化膜６０６ａの下方に、フィールド反転防止層
６０５ｂのみならず、トレンチ埋め込みポリシリコンロ
１３を形成した点が異なっている。この場合も第１から
第３の実施例のうちのいずれかの方法によって、論理素
子側に不純物濃度の低いフィールド反転防止層６０５ａ
を形成し、記憶素子側に不純物濃度の高いフィールド反
転防止層６０５ｂを形成することができる。
次に、記憶素子としてＥＥＰＲＯＭをＣＰＵと同時に形
成する第４の実施例について説明する。
成する第４の実施例について説明する。
この場合は第１から第３の実施例と異なり、記憶素子側
のフィールド反転防止層は、索子形成領域と隣接した部
分と隣接していない部分とで不純部濃度が異なるように
形成される。
のフィールド反転防止層は、索子形成領域と隣接した部
分と隣接していない部分とで不純部濃度が異なるように
形成される。
第６図は、この場合の工程別素子断面図を示したもので
ある。この場合は、ｐ型つェル７０１をｐ型半導体基板
７００の論理素子側にのみ形成しているが、これは電圧
ドロップをなくすために、不純物濃度が低い半導体基板
７００のままの状態で論理素子を形成するためである。
ある。この場合は、ｐ型つェル７０１をｐ型半導体基板
７００の論理素子側にのみ形成しているが、これは電圧
ドロップをなくすために、不純物濃度が低い半導体基板
７００のままの状態で論理素子を形成するためである。
その他は第１から第３の実施例と同様に、表面を９００
℃で熱酸化して５００Ａの厚さの酸化膜７°０２を形成
し、その表面にＣＶＤ法により窒化シリコン膜７０３を
形成する（第６図（ａ））。
℃で熱酸化して５００Ａの厚さの酸化膜７°０２を形成
し、その表面にＣＶＤ法により窒化シリコン膜７０３を
形成する（第６図（ａ））。
記憶素子側及び論理素子側の窒化シリコン膜７０３を、
写真蝕刻法を用いてパターニングし、フィールド反転防
止層を形成する部分が除去された窒化シリコン膜７０３
ａを形成する。そして記憶素子側にのみレジスト膜７０
４を形成する。
写真蝕刻法を用いてパターニングし、フィールド反転防
止層を形成する部分が除去された窒化シリコン膜７０３
ａを形成する。そして記憶素子側にのみレジスト膜７０
４を形成する。
そしてこのレジスト膜７０４と窒化シリコン膜７０３ａ
とをマスクとしてドーズｊ１３Ｘ１０１３でホウ素（Ｂ
）イオンを注入し、論理素子側にフィールド反転防止層
７０５ａを形成する（第６図（ｂ））。
とをマスクとしてドーズｊ１３Ｘ１０１３でホウ素（Ｂ
）イオンを注入し、論理素子側にフィールド反転防止層
７０５ａを形成する（第６図（ｂ））。
次に一旦しシストＭ７０４を除去し、論理素子側にのみ
レジスト膜７０４ａを形成する。
レジスト膜７０４ａを形成する。
このレジスト膜７０４ａ及び窒化シリコン膜７０３ａＧ
ｖＸりとＬｒｌ’−ズｊ１１．５Ｘ１０１３でホウ素（
Ｂ）、イオンを注入しく第６図（Ｃ））、記憶素子側に
不純物濃度の低いフィールド反転防止層７０５ｂを先ず
形成する。
ｖＸりとＬｒｌ’−ズｊ１１．５Ｘ１０１３でホウ素（
Ｂ）、イオンを注入しく第６図（Ｃ））、記憶素子側に
不純物濃度の低いフィールド反転防止層７０５ｂを先ず
形成する。
レジスト膜７０４ａを除去した後、全面にレジストを塗
布する。そして記憶素子側のフィールド反転防止層にお
いて、素子と隣接していない中央の部分が除去されるよ
うにパターニングして、レジスト膜７０４ｂを形成する
。
布する。そして記憶素子側のフィールド反転防止層にお
いて、素子と隣接していない中央の部分が除去されるよ
うにパターニングして、レジスト膜７０４ｂを形成する
。
このレジスト膜７０４ｂをマスクとして、ドーズｍ５Ｘ
１０１３でホウ素（Ｂ）イオンを注入しく第６図（ｄ）
） 、中央の部分７０５ｃの不純物濃度を高くする。
１０１３でホウ素（Ｂ）イオンを注入しく第６図（ｄ）
） 、中央の部分７０５ｃの不純物濃度を高くする。
以降は第１、第２の実施例と同様に、素子分離領域に４
０００〜６０００人の厚さのフィールド酸化膜７０６を
形成し、窒化シリコン膜７０３ａを除去した後（第６図
（ｅ）） 、記憶素子側にはＥＥＦＲＯＭを、論理素子
側にはＣＰＵをそれぞれの素子形成領域７０７に形成す
る（第６図（ｆ））。
０００〜６０００人の厚さのフィールド酸化膜７０６を
形成し、窒化シリコン膜７０３ａを除去した後（第６図
（ｅ）） 、記憶素子側にはＥＥＦＲＯＭを、論理素子
側にはＣＰＵをそれぞれの素子形成領域７０７に形成す
る（第６図（ｆ））。
このようにして、論理素子側と記憶素子側とでフィール
ド反転防止層の不純物濃度を変えて形成する。論理素子
側のフィールド反転防止層の場合は、比較的低い不純物
濃度で形成して不便な電気容量が形成されることを防止
することによりて動作速度の低下を防ぐことができる。
ド反転防止層の不純物濃度を変えて形成する。論理素子
側のフィールド反転防止層の場合は、比較的低い不純物
濃度で形成して不便な電気容量が形成されることを防止
することによりて動作速度の低下を防ぐことができる。
一方、記憶素子側のフィールド反転防止層は、素子形成
領域と隣接した部分と隣接していない部分とで濃度を変
えて形成することが可能である。
領域と隣接した部分と隣接していない部分とで濃度を変
えて形成することが可能である。
素子形成領域と隣接していない部分は従来の場合゛より
も高い不純物濃度で形成する。これにより、フィールド
反転電圧と不純物濃度との関係を示した第８図のように
高いフィールド反転電圧を得ることができる。このため
、微細化するために幅の狭いフィールド酸化膜を形成し
た場合であってもバンチスルーを防止することができ、
記憶素子の記憶容量を増大させることが可能となる。そ
して素子形成領域と隣接した部分は、論理素子のフィー
ルド反転防止層よりも低い不純物濃度で形成することに
より、接合耐圧と不純物濃度との関係を示した第９図の
ように、従来よりも接合耐圧を向上させることができる
。
も高い不純物濃度で形成する。これにより、フィールド
反転電圧と不純物濃度との関係を示した第８図のように
高いフィールド反転電圧を得ることができる。このため
、微細化するために幅の狭いフィールド酸化膜を形成し
た場合であってもバンチスルーを防止することができ、
記憶素子の記憶容量を増大させることが可能となる。そ
して素子形成領域と隣接した部分は、論理素子のフィー
ルド反転防止層よりも低い不純物濃度で形成することに
より、接合耐圧と不純物濃度との関係を示した第９図の
ように、従来よりも接合耐圧を向上させることができる
。
上述の実施例はいずれも一例であって、本発明を限定す
るものではない。たとえば半導体の導電型は、実施例に
示されたものを全て反転してもよい。また第４の実施例
において、ホウ素ＣＢ）イオンを注入する順序は第６図
に示されたものと異なるものであってもよい。即ち、第
６図（ｂ）に示された、論理素子側へのイオン注入と、
第６図（Ｃ）に示された記憶素子側へのイオン注入とを
逆の順序で行ってもよい。
るものではない。たとえば半導体の導電型は、実施例に
示されたものを全て反転してもよい。また第４の実施例
において、ホウ素ＣＢ）イオンを注入する順序は第６図
に示されたものと異なるものであってもよい。即ち、第
６図（ｂ）に示された、論理素子側へのイオン注入と、
第６図（Ｃ）に示された記憶素子側へのイオン注入とを
逆の順序で行ってもよい。
以上説明したように本発明の半導体装置は、論理素子を
分離するための第１のフィールド酸化膜の下方に、比較
的低い第１の不純物濃度で形成された第１のフィールド
反転防止層と、記憶素子を分離するための第２のフィー
ルド酸化膜の下方に、第１の不純物濃度よりも高い第２
の不純物濃度で形成された第２のフィールド反転防止層
とを備えるように製造されるため、論理素子側において
素子形成領域との間に形成される電気容量を小さく抑え
ることによって、動作速度の低下を防止することができ
、記憶素子側においてはパンチスルーが有効に防止され
、フィールド酸化膜の素子分離幅を小さくすることが可
能となるため、微細化を達成することができる。
分離するための第１のフィールド酸化膜の下方に、比較
的低い第１の不純物濃度で形成された第１のフィールド
反転防止層と、記憶素子を分離するための第２のフィー
ルド酸化膜の下方に、第１の不純物濃度よりも高い第２
の不純物濃度で形成された第２のフィールド反転防止層
とを備えるように製造されるため、論理素子側において
素子形成領域との間に形成される電気容量を小さく抑え
ることによって、動作速度の低下を防止することができ
、記憶素子側においてはパンチスルーが有効に防止され
、フィールド酸化膜の素子分離幅を小さくすることが可
能となるため、微細化を達成することができる。
また、第２の不純物濃度が第２のフィールド反転防止層
の不純物濃度が、論理素子形成領域と隣接した部分は第
１の不純物濃度よりも低い第３の不純物濃度であり、隣
接していない部分は第１の不純物濃度よりも高い第２の
不純物濃度である場合には、素子形成領域との間では電
界集中が防止されて高い接合耐圧が得られ、しかもパン
チスルーが有効に防止されて、フィールド酸化膜の素子
分離幅を小さくすることができ、微細化が可能となる。
の不純物濃度が、論理素子形成領域と隣接した部分は第
１の不純物濃度よりも低い第３の不純物濃度であり、隣
接していない部分は第１の不純物濃度よりも高い第２の
不純物濃度である場合には、素子形成領域との間では電
界集中が防止されて高い接合耐圧が得られ、しかもパン
チスルーが有効に防止されて、フィールド酸化膜の素子
分離幅を小さくすることができ、微細化が可能となる。
第１図は本発明の第１の実施例による半導体装置の製造
方法を示す工程別素子断面図、第２図は本発明の第２の
実施例による半導体装置の製造方法を示す工程別素子断
面図、第３図は本発明の第３の実施例による半導体装置
の製造方法を示す工程別素子断面図、第４図は本発明の
他の実施例による半導体装置の製造方法を示す工程別素
子断面図、第５図は本発明の他の実施例による半導体装
置の製造方法を示す工程別素子断面図、第６図は本発明
の第４の実施例による半導体装置の製造方法を示す工程
別素子断面図、第７図は本発明の半導体装置における素
子分離幅とパンチスルー電圧との関係を示す説明図、第
８図は本発明の半導体装置における不純物濃度と記憶素
子の接合耐圧との関係を示す説明図、第９図は本発明の
半導体装置における不純物濃度とフィールド反転電圧と
の関係を示す説明図、第１０図は従来の半導体装置の製
造方法を示す工程別素子断面図である。 １００．２００，３００，４００，５００゜６００．７
００・・・半導体基板、 １０１．２０１，３０１，４０１，５０１゜６０１．７
０１・・・ウェル、 １０２．２０２，３０２，４０２，５０２゜６０２．７
０２・・・耐酸化性膜、 １０３．２０３，３０３，４０３，５０３゜６０３．７
０３・・・窒化シリコン膜、１０４．２０４，３０４，
４０４，５０４゜６０４゜ １０５゜ ６０５゜ １０６゜ ６０６゜ １０７゜ ０４・・・レジスト膜、 ０５．３０５，４０５，５０５゜ ０５・・・フィールド反転防止層、 ０６．３０６，４０６，５０６゜ ０６・・・フィールド酸化膜、 ０７．３０７，４０７，５０７゜ ０７・・・素子形成領域。
方法を示す工程別素子断面図、第２図は本発明の第２の
実施例による半導体装置の製造方法を示す工程別素子断
面図、第３図は本発明の第３の実施例による半導体装置
の製造方法を示す工程別素子断面図、第４図は本発明の
他の実施例による半導体装置の製造方法を示す工程別素
子断面図、第５図は本発明の他の実施例による半導体装
置の製造方法を示す工程別素子断面図、第６図は本発明
の第４の実施例による半導体装置の製造方法を示す工程
別素子断面図、第７図は本発明の半導体装置における素
子分離幅とパンチスルー電圧との関係を示す説明図、第
８図は本発明の半導体装置における不純物濃度と記憶素
子の接合耐圧との関係を示す説明図、第９図は本発明の
半導体装置における不純物濃度とフィールド反転電圧と
の関係を示す説明図、第１０図は従来の半導体装置の製
造方法を示す工程別素子断面図である。 １００．２００，３００，４００，５００゜６００．７
００・・・半導体基板、 １０１．２０１，３０１，４０１，５０１゜６０１．７
０１・・・ウェル、 １０２．２０２，３０２，４０２，５０２゜６０２．７
０２・・・耐酸化性膜、 １０３．２０３，３０３，４０３，５０３゜６０３．７
０３・・・窒化シリコン膜、１０４．２０４，３０４，
４０４，５０４゜６０４゜ １０５゜ ６０５゜ １０６゜ ６０６゜ １０７゜ ０４・・・レジスト膜、 ０５．３０５，４０５，５０５゜ ０５・・・フィールド反転防止層、 ０６．３０６，４０６，５０６゜ ０６・・・フィールド酸化膜、 ０７．３０７，４０７，５０７゜ ０７・・・素子形成領域。
Claims (1)
- 【特許請求の範囲】 １、同一半導体基板上に複数の論理素子と記憶素子とが
形成された半導体装置において、前記論理素子が形成さ
れた領域では、この論理素子相互間を分離する第１のフ
ィールド酸化膜の下方に、第１の不純物濃度を有する第
１のフィールド反転防止層を備え、 前記記憶素子が形成された領域では、この記憶素子相互
間を分離する第２のフィールド酸化膜の下方に、前記第
１の不純物濃度よりも高い第２の不純物濃度を有する第
２のフィールド反転防止層を備えたことを特徴とする半
導体装置。 ２、同一半導体基板上に複数の論理素子と記憶素子とを
形成する半導体装置の製造方法において、 前記論理素子を形成する領域では、第１の不純物濃度を
有する第１のフィールド反転防止層を前記論理素子相互
間を分離するための第１のフィールド酸化膜の下方に形
成する工程と、 前記記憶素子を形成する領域では、前記第１の不純物濃
度よりも高い第２の不純物濃度を有する第２のフィール
ド反転防止層を、前記記憶素子相互間を分離するための
第２のフィールド酸化膜の下方に形成する工程とを備え
たことを特徴とする半導体装置の製造方法。 ３、同一半導体基板上に複数の論理素子と記憶素子とを
形成する半導体装置の製造方法において、 前記半導体基板の表面に耐酸化性膜を形成する工程と、 前記耐酸化性膜のうち、前記論理素子又は記憶素子のう
ちのどちらか一方の素子を分離する第１のフィールド酸
化膜を形成するための第１の部分をパターニングによっ
て除去する工程と、 パターニングされた前記耐酸化性膜をマスクとして前記
半導体基板の表面部に不純物イオンを注入し、第１の不
純物濃度を有する第１のフィールド反転防止層を前記第
１の部分に形成する工程と、前記耐酸化性膜のうち、他
方の素子を分離する第２のフィールド酸化膜を形成する
ための第２の部分をパターニングによって除去する工程
と、前記半導体基板の表面にレジストを塗布し、前記第
２の部分のみが除去されるようにパターニングする工程
と、 パターニングされた前記耐酸化性膜及び前記レジスト膜
をマスクとして前記半導体基板の表面部に不純、物イオ
ンを注入し、前記一方の素子が論理素子である場合には
前記第１の不純物濃度よりも高い第２の不純物濃度を有
し、前記一方の素子が記憶素子である場合には前記第１
の不純物濃度よりも低い第２の不純物濃度を有する第２
のフィールド反転防止層を前記第２の部分に形成する工
程とを備えたことを特徴とする半導体装置の製造方法。 ４、同一半導体基板上に複数の論理素子と記憶素子とを
形成する半導体装置の製造方法において、 前記半導体基板の表面に耐酸化性膜を形成する工程と、 前記耐酸化性膜のうち、前記論理素子相互間を分離する
ための第１のフィールド酸化膜を形成する第１の部分、
及び前記記憶素子相互間を分離するための第２のフィー
ルド酸化膜を形成する第２の部分をパターニングによっ
て除去する工程と、パターニングされた前記耐酸化性膜
をマスクとして前記半導体基板の表面部に不純物イオン
を注入して、第１の不純物濃度を有する第１のフィール
ド反転防止層を前記第１の部分に形成すると同時に、前
記第１の不純物濃度を有する第２のフィールド反転防止
層を前記第２の部分に形成する工程と、 前記半導体基板の表面にレジストを塗布し、前記第２の
部分のみが除去されるようにパターニングしてレジスト
膜を形成する工程と、 パターニングされた前記耐酸化性膜及び前記レジスト膜
をマスクとして前記半導体基板の表面部に不純物イオン
を注入して、前記第２のフィールド反転防止層の不純物
濃度を、前記第１の不純物濃度よりも高い第２の不純物
濃度とする工程とを備えたことを特徴とする半導体装置
の製造方法。 ５、同一半導体基板上に複数の論理素子と記憶素子とが
形成された半導体装置において、前記論理素子が形成さ
れた領域には、この論理素子相互問を分離する第１のフ
ィールド酸化膜の下方に、第１の不純物濃度を有する第
１のフィールド反転防止層を備え、 前記記憶素子が形成された領域には、この記憶素子相互
間を分離する第２のフィールド酸化膜の下方に、素子形
成領域と隣接していない部分は前記第１の不純物濃度よ
りも高い第２の不純物濃度を有し、隣接した部分は前記
第１の不純物濃度よりも低い第３の不純物濃度をそれぞ
れ有した第２のフィールド反転防止層を備えたことを特
徴とする半導体装置。 ６、同一半導体基板上に複数の論理素子と記憶素子とを
形成する半導体装置の製造方法において、 前記論理素子を形成する領域では、第１の不純物濃度を
有する第１のフィールド反転防止層を前記論理素子相互
間を分離するための第１のフィールド酸化膜の下方に形
成する工程と、 前記記憶素子を形成する領域では、素子形成領域と隣接
していない部分には前記第１の不純物濃度よりも高い第
２の不純物濃度を有し、隣接した部分には前記第１の不
純物濃度よりも低い第３の不純物濃度を有する第２のフ
ィールド反転防止層を前記記憶素子相互間を分離するた
めの第２のフィールド酸化膜の下方に形成する工程とを
備えたことを特徴とする半導体装置の製造方法。 ７、同一半導体基板上に複数の論理素子と記憶素子とを
形成する半導体装置の製造方法において、 前記半導体基板の表面に耐酸化性膜を形成する工程と、 前記耐酸化性膜のうち、前記論理素子相互間を分離する
ための第１のフィールド酸化膜を形成する第１の部分、
及び前記記憶素子相互間を分離するための第２のフィー
ルド酸化膜を形成する第２の部分をパターニングによっ
て除去する工程と、前記半導体基板の表面にレジストを
塗布し、前記第１の部分のみが除去されるようにパター
ニングしてレジスト膜を形成する工程と、 このレジスト膜及びパターニングされた前記耐酸化性膜
をマスクとして前記半導体基板の表面部に不純物イオン
を注入し、第１の不純物濃度を有する第１のフィールド
反転防止層を前記第１の部分に形成する工程と、 前記半導体基板の表面にレジストを塗布し、前記第２の
部分のみが除去されるようにパターニングしてレジスト
膜を形成する工程と、 このレジスト膜及びパターニングされた前記耐酸化性膜
をマスクとして前記半導体基板の表面部に不純物イオン
を注入し、前記第１の不純物濃度よりも低い第３の濃度
を有する第２のフィールド反転防止層を前記第２の部分
に形成する工程と、前記半導体基板の表面にレジスト膜
を塗布し、前記第２のフィールド反転防止層のうちの、
前記記憶素子形成領域と隣接した第３の部分のみが除去
されるようにパターニングしてレジスト膜を形成する工
程と、 このレジスト膜をマスクとして前記半導体基板の表面部
に不純物イオンを注入し、前記第３の部分の不純物濃度
を、前記第１の不純物濃度よりも高い第３の濃度とする
工程とを備えたことを特徴とする半導体装置の製造方法
。
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| EP0637074A3 (en) * | 1993-07-30 | 1995-06-21 | Sgs Thomson Microelectronics | Process for the production of active and isolated areas by split imaging. |
| US5719065A (en) * | 1993-10-01 | 1998-02-17 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device with removable spacers |
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| JP3419606B2 (ja) * | 1995-09-14 | 2003-06-23 | 富士通株式会社 | 半導体装置とその製造方法 |
| TW334581B (en) * | 1996-06-04 | 1998-06-21 | Handotai Energy Kenkyusho Kk | Semiconductor integrated circuit and fabrication method thereof |
| US6903434B2 (en) * | 1999-05-20 | 2005-06-07 | Alliance Semiconductors | Method and apparatus for integrating flash EPROM and SRAM cells on a common substrate |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128299A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Dynamic mos memory ic |
| JPH01120033A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868274A (en) * | 1974-01-02 | 1975-02-25 | Gen Instrument Corp | Method for fabricating MOS devices with a multiplicity of thresholds on a semiconductor substrate |
| US4229755A (en) * | 1978-08-15 | 1980-10-21 | Rockwell International Corporation | Fabrication of very large scale integrated circuits containing N-channel silicon gate nonvolatile memory elements |
| US4502208A (en) * | 1979-01-02 | 1985-03-05 | Texas Instruments Incorporated | Method of making high density VMOS electrically-programmable ROM |
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPS59127858A (ja) * | 1983-01-13 | 1984-07-23 | Seiko Epson Corp | 集積回路 |
| US4701776A (en) * | 1983-08-29 | 1987-10-20 | Seeq Technology, Inc. | MOS floating gate memory cell and process for fabricating same |
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| US4841481A (en) * | 1985-10-25 | 1989-06-20 | Hitachi, Ltd. | Semiconductor memory device |
-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54128299A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Dynamic mos memory ic |
| JPH01120033A (ja) * | 1987-11-02 | 1989-05-12 | Hitachi Ltd | 半導体装置及びその製造方法 |
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