KR100351912B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

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Abstract

본 발명은 아날로그 회로를 포함하는 로직 공정에서 메모리 소자들의 내장이 용이하도록한 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 메모리 영역과 로직 영역을 포함하는 반도체 기판상에 제 1 게이트 산화막,제 1 도우프드 폴리실리콘층,텅스텐 실리사이드층,게이트 캡층을 차례로 형성하는 단계;상기 로직 영역의 반도체 기판을 노출시키고 제 2 게이트 산화막, 제 1 언도우프드 폴리실리콘층을 전면에 증착하는 단계;상기 로직 영역의 제 1 언도우프드 폴리실리콘층의 일부에 선택적으로 불순물을 주입하여 제 2 도우프드 폴리실리콘층을 형성하는 단계;상기 로직 영역의 제 1 언도우프드, 제 2 도우프드 폴리 실리콘층을 선택적으로 패터닝하여 게이트 전극들을 형성하는 단계;메모리 영역의 제 1 도우프드 폴리실리콘층을 패터닝하여 게이트 전극들을 형성하는 단계;상기 로직 영역, 메모리 영역의 게이트 전극들의 측면에 게이트 스페이서를 형성하고 각각의 영역에 선택적으로 불순물을 주입하는 단계;상기 로직 영역의 소오스/드레인 영역 및 게이트 전극의 표면에 살리사이드층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 게이트 전극 형성 방법{Method for forming gate electrode of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 특히 아날로그 회로를 포함하는 로직 공정에서 메모리 소자들의 내장이 용이하도록한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리와 로직이 하나의 칩에 머지되는 형태의 복합 칩(MDL;Merged DRAM on Logic)이 탄생하게 되었다.
이 MDL 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과 관련된 연구가 활발하게 진행되고 있다.
그러나 상기 특성을 갖는 MDL을 형성하기 위해서는 소자 제조시 메모리 제품을 형성하기 위한 공정과 로직회로를 형성하기 위한 공정을 동시에 고려해 주어야 하는 어려움이 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 게이트 전극 형성에 관하여 설명하면 다음과 같다.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 게이트 전극 형성을 위한 공정 단면도이다.
0.25㎛ 이하의 로직 소자 제조 공정은 성능(Performance)의 증가를 위하여기본적으로 박막 게이트 산화막(Thin Gate Oxide)상에 듀얼 폴리 게이트(Dual Poly Gate) 구조를 가지고 있으며, 또한 게이트와 소오스/드레인의 표면에는 Ti 또는 Co 살리사이드가 형성된다.
한편 고집적 DRAM 셀 소자는 워드 라인(Word Line)의 동작 전압의 상승과 DRAM 셀의 신뢰성을 위하여 상대적으로 후막 게이트 산화막(Thick Gate Oxide)을 채택한다.
그리고 메모리 셀의 고집적화를 위하여, 게이트 캡핑 물질(Gate Capping Material)을 이용한 SAC(Self-Align Contact) 공정을 사용하고, 게이트는 WSix 폴리사이드(Polycide) 구조로 형성된다.
따라서 로직 소자의 제조 공정과 DRAM 공정을 통합하여 MDL(Merged DRAM Logic) 제품을 만들기 위해서는 위와 같이 상이한 두가지 게이트 공정을 용이하게 구현하는 것이 기본이다.
종래 기술의 MDL 복합칩은 먼저, 도 1a에서와 같이, 로직 영역(4)과 메모리 영역(3)을 갖는 실리콘 기판(1)에 STI(Shallow Trench Isolation) 공정으로 소자 격리층(2)을 형성한다.
이어, 후막 게이트 산화막(5)을 형성하고 포토레지스트(PR;Photo Resist)를 도포하고 로직 영역(4)을 오픈하여 로직 영역(4)의 후막 게이트 산화막(5)을 제거한다.
그리고 도 1b에서와 같이, PR을 제거하고 로직 영역(4)에서 요구되는 박막 게이트 산화막(6)을 형성한다.
이때, 로직 영역(4)에서는 박막 게이트 산화막(6)이 형성되고, 메모리 영역(3)에서는 동시에 산화 공정이 진행되어 DRAM 소자에서 요구되는 두께의 최종적인 게이트 산화막이 형성된다. 그 후 언도우프드 폴리 실리콘(Undoped Polysilicon)(7)이 증착된다.
이어, 도 1c에서와 같이, 상기 언도우프드 폴리 실리콘(7)상에 선택적으로 PR 패턴층을 형성하고 로직 N-MOS 영역과 DRAM 셀 영역에 n+ 도핑 공정을 진행하여 n+ 폴리실리콘층(8)을 형성한다.
그리고 도 1d에서와 같이, 상기 n+ 폴리실리콘층(8)상에만 선택적으로 PR 패턴층을 형성하고 로직 P-MOS가 형성될 영역에는 p+ 폴리실리콘층(9)을 형성한다.
이어, 도 1e에서와 같이, DRAM 워드 라인의 저항을 낮추기 위해 전면에 Wsix 폴리사이드(10)를 증착하고, DRAM셀의 고집적화 공정인 SAC(Self-Aligned Contact)공정을 위해 게이트 캡 물질층(Gate Cap Material)(11)을 증착한다.
보통 게이트 캡 물질로는 SiO2나 SiN 물질이 사용된다.
그리고 도 1f에서와 같이, 게이트 포토/에치 공정으로 DRAM 셀과 로직 게이트를 패터닝한다.
이어, 도 1g에서와 같이, 게이트들의 측면에 게이트 스페이서(12)를 형성하고 포토/이온주입 공정을 통하여 n 불순물 영역(N-Junction)(13), p 불순물 영역(P-Junction)(14), 그리고 DRAM 셀 불순물 영역(15)을 형성한다.
그 후 Ti 또는 Co를 증착한 후 RTP(Rapid Thermal Process) 공정을 통하여노출된 로직 영역의 기판 표면에 살리사이드층(16)을 형성한다.
그러나 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성 방법은 다음과 같은 문제가 있다.
첫째, 로직 영역의 게이트 산화를 고려하여 1,2차의 산화 공정으로 메모리 영역의 게이트 산화막을 형성하므로 후막 게이트 산화막(Thick Gate Oxide)의 특성이 저하되어 메모리 소자의 신뢰성이 저하된다.
즉, 메모리 영역에 형성되는 후막 게이트 산화막은 1차 산화(Oxidation) 후에 박막 게이트 산화막 부위의 산화막을 식각하기 위한 포토 공정에서 포토레지스트에 의해 오염될 수 있다.
또한 포토레지스트 제거 공정에서 플라즈마 손상(Plasma Damage) 받을 수 있고 후막 게이트 산화막은 2차에 걸친 산화 공정에 의해 형성되므로 그 계면에서 트랩(Trap)이 발생할 소지가 많고, 후막 게이트 산화막의 두께가 산화 및 세정 공정에 의해 변화될 가능성이 많아서 그 제어가 어렵다.
둘째, DRAM 워드라인의 저항의 감소를 위해 Wsix를 증착하는 경우, 게이트 전극의 높이가 높아지면서 DRAM 셀 공정의 난이도가 증가한다.
이 문제를 해결하기 위해서는 하부의 폴리실리콘층의 증착 두께를 작게하여야하나 이는 그 후 P+이온 주입 공정이 보론(Boron)으로 행해지는데, 보론의 에너지와 농도가 높을 경우 게이트 폴리실리콘에 주입된 보론이 게이트 산화막을 통과하여 기판까지 침투하는 보론 침투(Boron Penetration) 문제가 발생한다.
반대로 에너지와 농도가 낮을 경우는 게이트 폴리가 공핍(Depletion)되어 P-MOS 특성을 저하시키게 된다.
또한 게이트 폴리위에 증착된 Wsix는 게이트 산화막에 영향을 주어 전기적 게이트 산화막(Electrical Gate Oxide)의 두께를 증가시켜 박막 게이트 산화막의 두께 제어를 어렵게 한다.
셋째, 박막 게이트 산화막 영역과 후막 게이트 산화막 영역의 게이트 건식각을 동시에 진행하므로 게이트 건식각 공정의 조건 설정이 어려워진다.
일반적으로 마이크로 로딩 효과(Micro Loading Effect)에 의해 게이트 패턴의 밀도가 높은 셀 영역의 식각율이 상대적으로 낮으므로 셀 게이트 전극의 형성을 위해서는 오버 에치(Over Etch)가 이루어진다.
이 경우 박막 게이트 산화막 영역의 액티브 영역이 손상될 수 있고, 오버 에치량을 작게 가져가는 경우 셀 패턴에 폴리 잔류물(Poly Residue)이 남을 수 있다.
넷째, DRAM 셀의 신뢰성을 위해 채택하는 폴리사이드 전극의 쉬트 저항은 7~14Ω/sq 보다 상대적으로 높다.
따라서, 살리사이드 게이트로 이루어진 로직 소자의 성능보다 폴리사이드 게이트 로직 소자의 성능이 저하되어 고성능의 로직 회로(High performance Logic Circuit)의 구현을 어렵게 한다.
또한, 게이트 전극을 살리사이드 게이트로 형성하는 경우에는 게이트 도핑 문제와 쉬트 저항 증가의 문제를 해결할 수 있으나 DRAM 셀의 리프레쉬 특성을 저하시킬 수 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 게이트 전극 형성의 문제를 해결하기 위한 것으로, 아날로그 회로를 포함하는 로직 공정에서 메모리 소자들의 내장이 용이하도록한 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 게이트 전극 형성을 위한 공정 단면도
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 게이트 전극 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 기판 22. 소자 격리층
23. 메모리 영역 24. 로직 영역
25. 후막 게이트 산화막 26. 제 1 도우프드 폴리실리콘층
27. 텅스텐 실리사이드 28. 게이트 캡층
29. 박막 게이트 산화막 30. 제 1 언도우프드 폴리실리콘층
31.33. 포토레지스트 32. 제 2 도우프드 폴리실리콘층
34. 게이트 스페이서 35. 로직 n 불순물 영역
36. 로직 p 불순물 영역 37. 셀 n 불순물 영역
38. 제 3 도우프 폴리실리콘층 39. 살리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 메모리 영역과 로직 영역을 포함하는 반도체 기판상에 제 1 게이트 산화막,제 1 도우프드 폴리실리콘층,텅스텐 실리사이드층,게이트 캡층을 차례로 형성하는 단계;상기 로직 영역의 반도체 기판을 노출시키고 제 2 게이트 산화막, 제 1 언도우프드 폴리실리콘층을 전면에 증착하는 단계;상기 로직 영역의 제 1 언도우프드 폴리실리콘층의 일부에 선택적으로 불순물을 주입하여 제 2 도우프드 폴리실리콘층을 형성하는 단계;상기 로직 영역의 제 1 언도우프드, 제 2 도우프드 폴리 실리콘층을 선택적으로 패터닝하여 게이트 전극들을 형성하는 단계;메모리 영역의 제 1 도우프드 폴리실리콘층을 패터닝하여 게이트 전극들을 형성하는 단계;상기 로직 영역, 메모리 영역의 게이트 전극들의 측면에 게이트 스페이서를 형성하고 각각의 영역에 선택적으로 불순물을 주입하는 단계;상기 로직 영역의 소오스/드레인 영역 및 게이트 전극의 표면에 살리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 게이트 전극형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 게이트 전극 형성을 위한 공정 단면도이다.
본 발명은 게이트 전극의 제조에 관한 것으로 로직과 DRAM소자의 원칩화 제품의 로직 영역과 메모리 영역의 게이트 산화막 및 게이트 전극을 로직 공정 대비해서 포토 마스크 스텝(Photo Mask Step)의 증가를 최소화 할 수 있고 메모리 영역의 게이트 산화막의 절연 특성의 열화 없이 시스템 온 어 칩(System On a Chip)을 구현할 수 있는 반도체 제조 방법에 관한 것이다.
본 발명은 듀얼 게이트 산화(Dual Gate Oxidation) 공정에서 박막 게이트 산화와 후막 게이트 산화를 서로 독립적으로 진행하고, 로직부의 게이트 전극은 퓨어 로직(Pure Logic) 공정과 동일하게 N/P-듀얼 폴리실리콘에 살리사이드 게이트를 만들고, DRAM 셀의 게이트는 단품 DRAM 공정과 동일하게 n-도우프드 폴리실리콘/Wsix 폴리사이드 게이트로 형성하여 각각의 공정 신뢰성을 높인 것을 주요 내용으로 한다.
먼저, 도 2a에서와 같이, 기판(21)에 STI 공정으로 소자격리층(22)을 형성하고 메모리 영역(23)에서 요구되는 후막 게이트 산화(Thick Gate Oxidation)를 진행하여 메모리 영역(23)과 로직 영역(24)에 제 1 게이트 산화막 즉, 후막 게이트 산화막(25), n형 불순물이 도핑된 제 1 도우프드 폴리실리콘층(26),텅스텐 실리사이드층(27),게이트 캡층(28)을 연속적으로 증착한다.
이때 각 층의 물질과 두께는 DRAM 공정과 동일하게 진행할 수 있다.
이어, 도 2b에서와 같이, 포토/에치 공정으로 로직 영역(24)의 후막 게이트 산화막(25), n형 불순물이 도핑된 제 1 도우프드 폴리실리콘층(26),텅스텐 실리사이드층(27),게이트 캡층(28)을 식각한다.
그리고 전면에 제 2 게이트 산화막으로 박막 게이트 산화막(29),제 1 언도우프드 폴리실리콘층(30)을 증착한다.
이때 제 1 언도우프드 폴리실리콘층(30)의 두께는 퓨어 로직 공정과 동일하게 할 수 있다.
이어, 도 2c에서와 같이, 로직 영역(24)의 N-MOS 형성 영역만 오픈되도록 포토레지스트(31) 패턴층을 형성하고 n+ 불순물을 주입하여 제 2 도우프드 폴리실리콘층(32)을 형성한다.
그리고 도 2d에서와 같이, 포토/에치 공정으로 로직 영역(24)의 게이트 전극을 패터닝한다.
이때 메모리 영역(23)은 포토레지스트(도면에 도시하지 않음)가 오픈되어 로직 영역(24)의 게이트 전극 패터닝시에 제 1 언도우프드 폴리실리콘층(30) 및 박막 게이트 산화막(29)이 제거된다.
여기서 메모리 영역(23)의 게이트 캡층(28)이 식각 저지층(Etch Stopper)으로 사용된다.
이어, 도 2e에서와 같이, 포토레지스트(33) 패턴층을 형성하고 이를 이용하여 메모리 영역(23)의 게이트 전극을 패터닝한다.
이와 같은 공정으로 메모리 영역(23),로직 영역(24)의 게이트 전극들의 패터닝이 완료된다.
그리고 도 3f에서와 같이, 포토레지스트(33) 패턴층을 제거하고 도 2g에서와 같이, 메모리 영역(23),로직 영역(24)의 게이트 전극들의 측면에 게이트 스페이서(34)를 형성하고 포토/이온 주입 공정으로 로직 n 불순물 영역(35),로직 p 불순물 영역(36),셀 n 불순물 영역(37)을 형성한다.
여기서, 로직 영역(24)의 p형 불순물이 도핑된 제 3 도우프드 폴리실리콘층(38)의 형성은 로직 p 불순물 영역(36)의 도핑 공정시에 동시에 이루어진다.
이러한 도핑 방식은 퓨어 로직에서의 도핑 방식과 폴리실리콘과의 두께도 동일하게 사용할 수 있으므로 보론 침투 및 게이트 공핍 문제도 동일 방식으로 해결할 수 있다.
이어, 살리사이드 공정을 진행하여 로직 영역(23)의 소오스/드레인 영역 및 게이트 전극의 표면에 살리사이드층(39)을 형성한다.
이와 같은 본 발명에 따른 게이트 전극 형성 방법은 로직 영역과 메모리 영역의 게이트 산화막 및 게이트 전극 형성 공정을 독립적으로 진행할 수 있다.
즉, 로직 영역은 퓨어 로직 공정과 동일하게 박막 게이트 산화막 + 살리사이드 게이트 및 소오스/드레인 구조를 갖도록 하여 로직 성능을 유지할 수 있다.
또한, 메모리 영역은 후막 게이트 산화막 + 폴리사이드 게이트 전극을 채택하여 고집적 메모리 소자의 제작을 가능하게 한다.
이는 고성능의 로직 소자와 고집적의 메모리 소자의 제조 공정의 결합을 용이하게 함으로써 아날로그 회로를 포함한 로직 공정에 DRAM, SRAM, 플래시 메모리의 내장이 용이하도록 시스템 온 어 칩 제조 방법을 제공할 수 있음을 의미한다.
이와 같은 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 다음과 같은 효과가 있다.
첫째, 후막 게이트 산화막의 오염을 억제하고 게이트 산화막의 신뢰성을 높일 수 있다.
후막 게이트 산화 공정 후에 연속적으로 폴리 실리콘이 증착됨으로써 후막 게이트 산화막의 두께 조절이 용이하다.
둘째, 로직 영역의 게이트 전극을 형성하기 위한 폴리 실리콘의 두께를 퓨어 로직 공정과 동일하게 진행할 수 있어 게이트 도핑 공정 역시 로직 공정과 동일하게 진행할 수 있다.
셋째, 로직 영역의 게이트 산화막/살리사이드 게이트 및 소오스/드레인 구조가 로직 공정과 동일하므로 성능의 저하(Performance Degradation)가 없다.
넷째, 로직 게이트 전극과 메모리 소자의 게이트 전극의 패터닝 공정을 별도로 진행하므로 각각의 영역에 적합한 공정 조건을 만족시킬 수 있다.
즉, 메모리 소자의 게이트 전극 패터닝 공정은 고집적화와 후막 게이트 산화막을사용하는 것을 고려하여 오버 에치량을 증가시킬 수 있고, 로직 게이트 전극의 패터닝 공정은 박막 게이트 산화막을 사용하는 것을 고려하여 액티브 영역의 손상이 발생하지 않도록 오버 에치량을 감소시킬 수 있다.
다섯째, 폴리실리콘 게이트와 폴리사이드 게이트를 모두 사용하므로 아날로그 회로에서 필요한 플레이너 커패시터(Planar Capacitor)와 플래쉬 메모리의 적층형 게이트(Stacked Gate)를 용이하게 만들 수 있다.
따라서 DRAM 뿐만 아니라 플래쉬 메모리도 함께 내장된 MML(Merged Memory Logic) 반도체 소자의 제조가 가능하다.
여섯째, 로직 영역에 비해 큰 전압이 걸리는 DRAM 영역의 게이트 산화막의 특성이 향상되어 누설 전류에 의한 스탠바이 불량이나 셀 리프래쉬 불량, 절연막 파괴 불량 등의 불량 요인이 제거된다.
이는 박막/후막 게이트 산화막 형성 공정에서의 포토레지스트에 의한 오염이나 포토레지스트 제거시의 플라즈마 손상을 억제하는 효과를 갖는다.
또 로직 영역의 폴리실리콘을 먼저 증착한 뒤 DRAM 영역의 폴리실리콘의 건식각시 발생될 수 있는 소자격리 특성 저하나 액티브 영역의 손상, 플라즈마 손상등이 발생되지 않도록 하여 후막 게이트 산화막 영역의 특성을 보다 향상시킬 수 있다.

Claims (4)

  1. 메모리 영역과 로직 영역을 포함하는 반도체 기판상에 제 1 게이트 산화막, 제 1 도우프드 폴리실리콘층,텅스텐 실리사이드층, 게이트 캡층을 차례로 형성하는 단계;
    상기 로직 영역의 반도체 기판을 노출시키고 제 2 게이트 산화막, 제 1 언도우프드 폴리실리콘층을 전면에 증착하는 단계;
    상기 로직 영역의 제 1 언도우프드 폴리실리콘층의 일부에 선택적으로 불순물을 주입하여 제 2 도우프드 폴리실리콘층을 형성하는 단계;
    상기 로직 영역의 제 1 언도우프드, 제 2 도우프드 폴리 실리콘층을 선택적으로 패터닝하여 게이트 전극들을 형성하는 단계;
    메모리 영역의 제 1 도우프드 폴리실리콘층을 패터닝하여 게이트 전극들을 형성하는 단계;
    상기 로직 영역, 메모리 영역의 게이트 전극들의 측면에 게이트 스페이서를 형성하고 각각의 영역에 선택적으로 불순물을 주입하는 단계;
    상기 로직 영역의 소오스/드레인 영역 및 게이트 전극의 표면에 살리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서, 제 1 게이트 산화막을 제 2 게이트 산화막보다 더 두껍게형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서, 제 1 도우프드 폴리실리콘층은 n형 불순물이, 제 2 도우프드 폴리실리콘층은 n+형 불순물이, 제 3 도우프드 폴리실리콘층은 p형 불순물이 도핑되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서, 로직 영역의 게이트 전극 패터닝시에 메모리 영역의 제 1 언도우프드 폴리실리콘층, 제 2 게이트 산화막이 제거되고, 게이트 캡층이 식각 저지층으로 사용되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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