JP2001057422A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001057422A JP2001057422A JP11230868A JP23086899A JP2001057422A JP 2001057422 A JP2001057422 A JP 2001057422A JP 11230868 A JP11230868 A JP 11230868A JP 23086899 A JP23086899 A JP 23086899A JP 2001057422 A JP2001057422 A JP 2001057422A
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Abstract
(57)【要約】
【課題】 コンタクトホールに、ＳＡＣプロセスを採用
する際に、サイドウォールと層間絶縁膜の選択比が低い
エッチング方法を用いると、サイドウォールがエッチン
グされ、段差の少ない側面が垂直なコンタクトホールが
形成される。この際、ゲートに隣接したサイドウォール
がエッチングされることによるコンタクトホール側面と
露出したゲートとの電流リークを防止する半導体装置お
よびその製造方法を提供する。 【解決手段】ゲートに隣接したサイドウォール１５がエ
ッチングされ、露出されたゲート１２、ゲート１２およ
びコンタクトホール２５側面に形成された絶縁膜２８を
有することでコンタクトホール２５内のメタル配線２９
とゲート１２がショートすることを防止した半導体装置
である。
する際に、サイドウォールと層間絶縁膜の選択比が低い
エッチング方法を用いると、サイドウォールがエッチン
グされ、段差の少ない側面が垂直なコンタクトホールが
形成される。この際、ゲートに隣接したサイドウォール
がエッチングされることによるコンタクトホール側面と
露出したゲートとの電流リークを防止する半導体装置お
よびその製造方法を提供する。 【解決手段】ゲートに隣接したサイドウォール１５がエ
ッチングされ、露出されたゲート１２、ゲート１２およ
びコンタクトホール２５側面に形成された絶縁膜２８を
有することでコンタクトホール２５内のメタル配線２９
とゲート１２がショートすることを防止した半導体装置
である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法の内、半導体素子とコンタクトホールの絶
縁に関するものである。
その製造方法の内、半導体素子とコンタクトホールの絶
縁に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ、ＳＲＡＭ等、高集積度を求め
られるデバイスではＳＡＣ（ＳｅｌｆＡｌｉｇｅｄ Ｃ
ｏｎｔａｃｔ：自己整合的コンタクト）を採用し、１セ
ル当りの面積を小さくする構造をとっている。図９に示
されるように、ＤＲＡＭの従来のＳＡＣプロセスではゲ
ート３０形成後、コンタクトホールを開口するときのＲ
ＩＥ（Reactive Ion Etching）法を使用する時のエッ
チングストッパー（エッチング防止膜）となるバリア絶
縁膜３１を堆積させ、ゲート３０上にサリサイド工法
（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅの略
で、ソース・ドレイン領域およびゲート電極の抵抗を下
げて性能を向上させる為に、金属薄膜を半導体基板にス
パッタした後、高温熱処理により下地の単結晶シリコン
や多結晶シリコンと反応させて、金属珪化物、つまりシ
リサイドを自己整合的に形成する技術）による金属シリ
サイド３２形成後、層間絶縁膜３３を堆積させる。その
後、ＲＩＥ法により、コンタクトホールを開口する為の
レジスト３５によるパターニングを行った後、通常は、
層間絶縁膜３３とバリア絶縁膜３１の選択比の高いRIE
法でコンタクトホールを開口する。
られるデバイスではＳＡＣ（ＳｅｌｆＡｌｉｇｅｄ Ｃ
ｏｎｔａｃｔ：自己整合的コンタクト）を採用し、１セ
ル当りの面積を小さくする構造をとっている。図９に示
されるように、ＤＲＡＭの従来のＳＡＣプロセスではゲ
ート３０形成後、コンタクトホールを開口するときのＲ
ＩＥ（Reactive Ion Etching）法を使用する時のエッ
チングストッパー（エッチング防止膜）となるバリア絶
縁膜３１を堆積させ、ゲート３０上にサリサイド工法
（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅの略
で、ソース・ドレイン領域およびゲート電極の抵抗を下
げて性能を向上させる為に、金属薄膜を半導体基板にス
パッタした後、高温熱処理により下地の単結晶シリコン
や多結晶シリコンと反応させて、金属珪化物、つまりシ
リサイドを自己整合的に形成する技術）による金属シリ
サイド３２形成後、層間絶縁膜３３を堆積させる。その
後、ＲＩＥ法により、コンタクトホールを開口する為の
レジスト３５によるパターニングを行った後、通常は、
層間絶縁膜３３とバリア絶縁膜３１の選択比の高いRIE
法でコンタクトホールを開口する。
【０００３】
【発明が解決しようとする課題】従来では、図１０に示
されるように、開口されたコンタクトホール３６側面の
バリア絶縁膜３１は、層間絶縁膜３３とバリア絶縁膜３
１の選択比の低いRIE法を用いた工程では、バリア絶縁
膜３１が削られ、ゲート３０側面が露出し、メタル配線
が形成された場合にコンタクトホール３６とゲート３０
が電気的に直接に接続された構造が形成される。また、
図１１に示されるように、バリア絶縁膜３１を残す為
に、層間絶縁膜３３とバリア絶縁膜３１の選択比の高い
RIE法を用いた場合では、エッチングに度合いによって
はコンタクトホール径が半導体基板方向に行くに従っ
て、バリア絶縁膜３１が残存するので、コンタクトホー
ル系がゲート側面付近で特に狭くなる現象が存在する。
また、図１２に示されるように、サリサイド工程を使用
した場合では、ゲート３０上面及びバリア絶縁膜３１に
シリサイド３２が残る場合がある。この為、図１３に示
されるように、このシリサイド３２が残る状態のままコ
ンタクトホール３６を開口し、メタル配線等を形成する
と、シリサイド３２を通じてゲート３０とコンタクトホ
ール３６が電気的に導通し、この場合にはバリア絶縁膜
３１が機能しない。
されるように、開口されたコンタクトホール３６側面の
バリア絶縁膜３１は、層間絶縁膜３３とバリア絶縁膜３
１の選択比の低いRIE法を用いた工程では、バリア絶縁
膜３１が削られ、ゲート３０側面が露出し、メタル配線
が形成された場合にコンタクトホール３６とゲート３０
が電気的に直接に接続された構造が形成される。また、
図１１に示されるように、バリア絶縁膜３１を残す為
に、層間絶縁膜３３とバリア絶縁膜３１の選択比の高い
RIE法を用いた場合では、エッチングに度合いによって
はコンタクトホール径が半導体基板方向に行くに従っ
て、バリア絶縁膜３１が残存するので、コンタクトホー
ル系がゲート側面付近で特に狭くなる現象が存在する。
また、図１２に示されるように、サリサイド工程を使用
した場合では、ゲート３０上面及びバリア絶縁膜３１に
シリサイド３２が残る場合がある。この為、図１３に示
されるように、このシリサイド３２が残る状態のままコ
ンタクトホール３６を開口し、メタル配線等を形成する
と、シリサイド３２を通じてゲート３０とコンタクトホ
ール３６が電気的に導通し、この場合にはバリア絶縁膜
３１が機能しない。
【０００４】また、層間絶縁膜形成方法としてP−CVD
（Plasma−Chemical Vapor Deposition）を使用した
場合でも、層間絶縁膜の堆積時にバリア絶縁膜３１が削
られ、ゲート３０とコンタクトホール３６が直接に接続
された構造が形成される。従って、本発明は以上の課題
から生じるコンタクトホールとゲート間の電流リークを
防止することを目的とする。
（Plasma−Chemical Vapor Deposition）を使用した
場合でも、層間絶縁膜の堆積時にバリア絶縁膜３１が削
られ、ゲート３０とコンタクトホール３６が直接に接続
された構造が形成される。従って、本発明は以上の課題
から生じるコンタクトホールとゲート間の電流リークを
防止することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の構
造は、半導体基板と、前記半導体基板中に設けられた第
一導電型ウェル層と、前記第一導電型ウェル層中に形成
された複数の第二導電型の不純物拡散層と、前記半導体
基板上、前記第二導電型の不純物拡散層上に設けられた
ゲート酸化膜と、前記第二導電型の不純物拡散層間のゲ
ート酸化膜上に設けられたゲートと、前記ゲートの一方
側に設けられたゲート側壁絶縁膜と、前記ゲート上、前
記ゲート側壁絶縁膜上、および前記半導体基板上に設け
られたコンタクトホールを有する層間絶縁膜と、前記ゲ
ートの他方側表面および層間絶縁膜中のコンタクトホー
ル底部以外のコンタクトホール表面に設けられた絶縁膜
と、前記絶縁膜に接して、コンタクトホール内に形成さ
れた導電層とを具備することを特徴とする。本発明の半
導体装置の製造方法は、半導体基板中に第一導電型領域
を形成する工程と、前記第一導電型領域上の一部に第二
導電型の不純物拡散領域を形成する工程と、前記半導体
基板上、及び前記第二導電型の不純物拡散層上にゲート
酸化膜を形成する工程と、前記第二導電型の不純物拡散
層間のゲート酸化膜上にゲートを形成する工程と、前記
ゲート側壁にゲート側壁絶縁膜を形成する工程と、サリ
サイド工程により前記ゲート上、前記第二導電型の不純
物拡散領域上に金属シリサイド層を形成する工程と、前
記ゲート上、前記第二導電型の不純物拡散領域上、金属
シリサイド層上に層間絶縁膜を形成する工程と、前記ゲ
ート側壁絶縁膜、および前記ゲート側壁絶縁膜上方の前
記層間絶縁膜を除去し、前記第二導電型の不純物拡散領
域およびゲート側面を露出させ、開口部領域を形成する
工程と、前記開口部領域表面および前記層間絶縁膜表面
に絶縁膜を形成する工程と、前記絶縁膜を開口部領域側
面部を残して除去する工程と、前記開口部領域に配線を
形成する工程とを具備することを特徴とする。
造は、半導体基板と、前記半導体基板中に設けられた第
一導電型ウェル層と、前記第一導電型ウェル層中に形成
された複数の第二導電型の不純物拡散層と、前記半導体
基板上、前記第二導電型の不純物拡散層上に設けられた
ゲート酸化膜と、前記第二導電型の不純物拡散層間のゲ
ート酸化膜上に設けられたゲートと、前記ゲートの一方
側に設けられたゲート側壁絶縁膜と、前記ゲート上、前
記ゲート側壁絶縁膜上、および前記半導体基板上に設け
られたコンタクトホールを有する層間絶縁膜と、前記ゲ
ートの他方側表面および層間絶縁膜中のコンタクトホー
ル底部以外のコンタクトホール表面に設けられた絶縁膜
と、前記絶縁膜に接して、コンタクトホール内に形成さ
れた導電層とを具備することを特徴とする。本発明の半
導体装置の製造方法は、半導体基板中に第一導電型領域
を形成する工程と、前記第一導電型領域上の一部に第二
導電型の不純物拡散領域を形成する工程と、前記半導体
基板上、及び前記第二導電型の不純物拡散層上にゲート
酸化膜を形成する工程と、前記第二導電型の不純物拡散
層間のゲート酸化膜上にゲートを形成する工程と、前記
ゲート側壁にゲート側壁絶縁膜を形成する工程と、サリ
サイド工程により前記ゲート上、前記第二導電型の不純
物拡散領域上に金属シリサイド層を形成する工程と、前
記ゲート上、前記第二導電型の不純物拡散領域上、金属
シリサイド層上に層間絶縁膜を形成する工程と、前記ゲ
ート側壁絶縁膜、および前記ゲート側壁絶縁膜上方の前
記層間絶縁膜を除去し、前記第二導電型の不純物拡散領
域およびゲート側面を露出させ、開口部領域を形成する
工程と、前記開口部領域表面および前記層間絶縁膜表面
に絶縁膜を形成する工程と、前記絶縁膜を開口部領域側
面部を残して除去する工程と、前記開口部領域に配線を
形成する工程とを具備することを特徴とする。
【０００６】
【発明の実施の形態】この説明は請求の範囲を詳細に説
明するものであり、本発明の権利範囲を限定するもので
はない。本実施例の形態の製造方法を図１から図８を用
いて説明する。本実施例の完成図は、最後に説明される
図１である。図２に示されるように、半導体基板1（Ｓ
ｉ）上で、点線で区切られる図２の左半分の領域をnＭ
ＯＳＦＥＴ領域２とし、図２の右側領域をｐＭＯＳＦＥ
Ｔ領域３とする。その後、不純物イオン注入法により、
nＭＯＳＦＥＴ領域２には、ホウ素Ｂが打ち込まれ、低
濃度の不純物拡散によりＰウェル領域４が形成される。
またｐＭＯＳＦＥＴ領域３には、ヒ素Ａｓが打ち込ま
れ、低濃度の不純物拡散によりＮウェル領域５が形成さ
れる。その後、半導体基板1（Ｓｉ）上で、nＭＯＳＦＥ
Ｔ領域２のゲート形成予定領域間にｎ-の低濃度不純物
イオンを注入して、ｎ-拡散層６を形成し、同様にｐＭ
ＯＳＦＥＴ領域３内のゲート形成予定領域間に、ｐ-の
イオンを注入して、ｐ-拡散層７を形成する。さらに、
素子分離領域８を半導体基板１におけるnＭＯＳＦＥＴ
領域２とｐＭＯＳＦＥＴ領域３を分離するように形成
し、素子分離領域８周辺のnＭＯＳＦＥＴ領域２側に
は、ｎ-拡散層６を形成し、ｐＭＯＳＦＥＴ領域３側に
は、ｐ-拡散層７を形成する。
明するものであり、本発明の権利範囲を限定するもので
はない。本実施例の形態の製造方法を図１から図８を用
いて説明する。本実施例の完成図は、最後に説明される
図１である。図２に示されるように、半導体基板1（Ｓ
ｉ）上で、点線で区切られる図２の左半分の領域をnＭ
ＯＳＦＥＴ領域２とし、図２の右側領域をｐＭＯＳＦＥ
Ｔ領域３とする。その後、不純物イオン注入法により、
nＭＯＳＦＥＴ領域２には、ホウ素Ｂが打ち込まれ、低
濃度の不純物拡散によりＰウェル領域４が形成される。
またｐＭＯＳＦＥＴ領域３には、ヒ素Ａｓが打ち込ま
れ、低濃度の不純物拡散によりＮウェル領域５が形成さ
れる。その後、半導体基板1（Ｓｉ）上で、nＭＯＳＦＥ
Ｔ領域２のゲート形成予定領域間にｎ-の低濃度不純物
イオンを注入して、ｎ-拡散層６を形成し、同様にｐＭ
ＯＳＦＥＴ領域３内のゲート形成予定領域間に、ｐ-の
イオンを注入して、ｐ-拡散層７を形成する。さらに、
素子分離領域８を半導体基板１におけるnＭＯＳＦＥＴ
領域２とｐＭＯＳＦＥＴ領域３を分離するように形成
し、素子分離領域８周辺のnＭＯＳＦＥＴ領域２側に
は、ｎ-拡散層６を形成し、ｐＭＯＳＦＥＴ領域３側に
は、ｐ-拡散層７を形成する。
【０００７】その後、半導体基板１、素子分離領域８、
ｎ-拡散層６、ｐ-拡散層７上にゲート酸化膜９を形成す
る。その後、ゲート(ＣＧ)電極材として、不純物を含ま
ない多結晶シリコン（Ｐｏｌｙ）をパターニングした
後、ＲＩＥ(反応性イオンエッチング)で除去して、ゲー
ト１０として形成する。以下、ウェル領域、半導体基板
の図示は省略する。次に、図３に示されるように、デュ
アル・ファンクションゲート（dual function gate）
を形成する為に、レジスト１１によりnＭＯＳＦＥＴ領
域２側をマスクする。その後、ｐＭＯＳＦＥＴ領域３の
半導体基板１、ゲート１０上に、P型イオンを再注入
し、P+ゲート１２を形成し、レジスト１１を除去する。
この後、レジスト１１をｐＭＯＳＦＥＴ領域３側にマス
クし、ｎＭＯＳＦＥＴ領域２の半導体基板１、ゲート１
０上に、Ｎ型イオンを再注入し、Ｎ+ゲート１３を形成
し、レジスト１１を除去する。次に、図４に示すよう
に、ＳｉＮから成るサイドウォール１５を形成し、さら
に、ｐＭＯＳＦＥＴ領域３に設けられたサイドウォール
１５周辺を中心に、半導体基板１、P+ゲート１２上に、
P型イオンを再注入し、ｎＭＯＳＦＥＴ領域２に設けら
れたサイドウォール１５周辺を中心に、ｎＭＯＳＦＥＴ
領域２の半導体基板１、N+ゲート１３上に、N型イオン
を再注入する。これにより、ｎ-拡散層６中央部分にN型
イオンが高濃度に注入されたｎ+拡散層１６が再形成さ
れ、ｐ-拡散層７中央部分にもＰ型イオンが高濃度に注
入されたｐ+拡散層１７が再形成される。
ｎ-拡散層６、ｐ-拡散層７上にゲート酸化膜９を形成す
る。その後、ゲート(ＣＧ)電極材として、不純物を含ま
ない多結晶シリコン（Ｐｏｌｙ）をパターニングした
後、ＲＩＥ(反応性イオンエッチング)で除去して、ゲー
ト１０として形成する。以下、ウェル領域、半導体基板
の図示は省略する。次に、図３に示されるように、デュ
アル・ファンクションゲート（dual function gate）
を形成する為に、レジスト１１によりnＭＯＳＦＥＴ領
域２側をマスクする。その後、ｐＭＯＳＦＥＴ領域３の
半導体基板１、ゲート１０上に、P型イオンを再注入
し、P+ゲート１２を形成し、レジスト１１を除去する。
この後、レジスト１１をｐＭＯＳＦＥＴ領域３側にマス
クし、ｎＭＯＳＦＥＴ領域２の半導体基板１、ゲート１
０上に、Ｎ型イオンを再注入し、Ｎ+ゲート１３を形成
し、レジスト１１を除去する。次に、図４に示すよう
に、ＳｉＮから成るサイドウォール１５を形成し、さら
に、ｐＭＯＳＦＥＴ領域３に設けられたサイドウォール
１５周辺を中心に、半導体基板１、P+ゲート１２上に、
P型イオンを再注入し、ｎＭＯＳＦＥＴ領域２に設けら
れたサイドウォール１５周辺を中心に、ｎＭＯＳＦＥＴ
領域２の半導体基板１、N+ゲート１３上に、N型イオン
を再注入する。これにより、ｎ-拡散層６中央部分にN型
イオンが高濃度に注入されたｎ+拡散層１６が再形成さ
れ、ｐ-拡散層７中央部分にもＰ型イオンが高濃度に注
入されたｐ+拡散層１７が再形成される。
【０００８】この結果、ＬＤＤ構造（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ：ドレイン近傍に比較的低濃度
の領域を設け、横方向電界を緩和する）が形成される。
次に、図５に示すように、サリサイド工程により、P+ゲ
ート１２、N+ゲート１３上、ゲート酸化膜９上にシリサ
イド２０を形成させる。この後、ＵＳＧ（ｕｎｄｏｐｅ
ｄ Ｓｉｌｉｃａｄｅ Ｇｌａｓｓ：不純物を含まない
ケイ酸塩ガラス）から成る層間膜２１を、ＨＤＰ−ＣＶ
Ｄ（ＨｉｇｈＤｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ：
高密度プラズマによる化学的気相成長）で堆積させた
後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）により平坦化を行う。この後、
コンタクトホール開口予定領域にレジスト１１でパター
二ングを行う。次に、図６に示すように、段差のないコ
ンタクトホールを形成する為に、多結晶シリコン（Ｐｏ
ｌｙ）、シリサイド、ＵＳＧの各材料が、全てエッチン
グレート（時間あたりのエッチングされる割合）に差異
の少ない方法であるＲＩＥにより、コンタクトホール２
５を開口する。次に、図７に示すように、薄膜ＳｉＮ２
８をコンタクトホール２５表面および層間膜２１表面に
堆積させた後、層間膜２１表面およびコンタクトホール
２５底部の薄膜ＳｉＮ２８をＲＩＥで除去する。
Ｄｏｐｅｄ Ｄｒａｉｎ：ドレイン近傍に比較的低濃度
の領域を設け、横方向電界を緩和する）が形成される。
次に、図５に示すように、サリサイド工程により、P+ゲ
ート１２、N+ゲート１３上、ゲート酸化膜９上にシリサ
イド２０を形成させる。この後、ＵＳＧ（ｕｎｄｏｐｅ
ｄ Ｓｉｌｉｃａｄｅ Ｇｌａｓｓ：不純物を含まない
ケイ酸塩ガラス）から成る層間膜２１を、ＨＤＰ−ＣＶ
Ｄ（ＨｉｇｈＤｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ：
高密度プラズマによる化学的気相成長）で堆積させた
後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ）により平坦化を行う。この後、
コンタクトホール開口予定領域にレジスト１１でパター
二ングを行う。次に、図６に示すように、段差のないコ
ンタクトホールを形成する為に、多結晶シリコン（Ｐｏ
ｌｙ）、シリサイド、ＵＳＧの各材料が、全てエッチン
グレート（時間あたりのエッチングされる割合）に差異
の少ない方法であるＲＩＥにより、コンタクトホール２
５を開口する。次に、図７に示すように、薄膜ＳｉＮ２
８をコンタクトホール２５表面および層間膜２１表面に
堆積させた後、層間膜２１表面およびコンタクトホール
２５底部の薄膜ＳｉＮ２８をＲＩＥで除去する。
【０００９】ここで、コンタクトホール２５側面、特に
エッチングされたP+ゲート１２、N+ゲート１３における
ゲート側面付近に薄膜ＳｉＮ２８を残す。また、ゲート
とコンタクトホール間の拡大図である図8に示されるよ
うに、ゲート１０とコンタクトホール２５間のサイドウ
ォール１５がエッチングにより一部残り、サイドウォー
ル１５表面上に、シリサイド２０が残った場合でも、図
７に示すようなサイドウォール１５側面付近に薄膜Ｓｉ
Ｎ２８が残ることによって、ゲートがシリサイドを通じ
てコンタクトホールに電気的に接続されることはない。
次に、図１に示すように、コンタクトホール２５側面に
薄膜ＳｉＮ２８のみが残った状態で、このコンタクトホ
ール２５底部に、スパッタリング、ＣＶＤ法等にて、Ｔ
ｉ／ＴｉＮ等から成るメタル配線の基点となる金属膜を
成膜し、そこにメタル配線２９を堆積する。これによ
り、ｎ+拡散層１６、およびｐ+拡散層１７がそれぞれメ
タル配線２９と接続される。なお、ここではメタル配線
２９を使用しているが、配線の材料は導電体であれば他
の材料でも製造可能である。この図１で示される本実施
例の半導体装置の製造方法では、ゲート１２、ゲート１
３にそれぞれ隣接したサイドウォール１５がコンタクト
ホール２５を開口する際にエッチングされ、ゲート１２
およびゲート１３が露出した場合でも、コンタクトホー
ル２５側面に絶縁膜２８を形成することによりコンタク
トホール２５内のメタル配線２９とゲート１２およびゲ
ート１３がリークすることを防止できる。
エッチングされたP+ゲート１２、N+ゲート１３における
ゲート側面付近に薄膜ＳｉＮ２８を残す。また、ゲート
とコンタクトホール間の拡大図である図8に示されるよ
うに、ゲート１０とコンタクトホール２５間のサイドウ
ォール１５がエッチングにより一部残り、サイドウォー
ル１５表面上に、シリサイド２０が残った場合でも、図
７に示すようなサイドウォール１５側面付近に薄膜Ｓｉ
Ｎ２８が残ることによって、ゲートがシリサイドを通じ
てコンタクトホールに電気的に接続されることはない。
次に、図１に示すように、コンタクトホール２５側面に
薄膜ＳｉＮ２８のみが残った状態で、このコンタクトホ
ール２５底部に、スパッタリング、ＣＶＤ法等にて、Ｔ
ｉ／ＴｉＮ等から成るメタル配線の基点となる金属膜を
成膜し、そこにメタル配線２９を堆積する。これによ
り、ｎ+拡散層１６、およびｐ+拡散層１７がそれぞれメ
タル配線２９と接続される。なお、ここではメタル配線
２９を使用しているが、配線の材料は導電体であれば他
の材料でも製造可能である。この図１で示される本実施
例の半導体装置の製造方法では、ゲート１２、ゲート１
３にそれぞれ隣接したサイドウォール１５がコンタクト
ホール２５を開口する際にエッチングされ、ゲート１２
およびゲート１３が露出した場合でも、コンタクトホー
ル２５側面に絶縁膜２８を形成することによりコンタク
トホール２５内のメタル配線２９とゲート１２およびゲ
ート１３がリークすることを防止できる。
【００１０】また、コンタクトホール２５を開口する際
にサイドウォール１５上にシリサイド２０が残った場合
でも、コンタクトホール２５側面に絶縁膜２８を形成す
ることによりコンタクトホール２５内のメタル配線２９
とゲート１２及びゲート１３がリークすることを防止で
きる。また、本実施例の製造方法によって得られた半導
体装置としては、コンタクトホール２５側壁に絶縁膜２
８が設けられたことで、コンタクトホール２５内のメタ
ル配線２９周囲に絶縁膜２８が配置されてていることに
より、ゲート１２及びゲート１３とメタル配線２９との
電流リークが防止されている。
にサイドウォール１５上にシリサイド２０が残った場合
でも、コンタクトホール２５側面に絶縁膜２８を形成す
ることによりコンタクトホール２５内のメタル配線２９
とゲート１２及びゲート１３がリークすることを防止で
きる。また、本実施例の製造方法によって得られた半導
体装置としては、コンタクトホール２５側壁に絶縁膜２
８が設けられたことで、コンタクトホール２５内のメタ
ル配線２９周囲に絶縁膜２８が配置されてていることに
より、ゲート１２及びゲート１３とメタル配線２９との
電流リークが防止されている。
【００１１】
【発明の効果】本発明の製造方法は、ゲート間における
コンタクト開口後にコンタクト側壁に絶縁膜を堆積させ
ることで、ゲートとコンタクト間の電流リークを防止す
る。また、本発明の半導体装置では、コンタクトホール
内の配線周囲に絶縁膜が設けられていることによりゲー
トとメタル配線間のリークを防止できる。
コンタクト開口後にコンタクト側壁に絶縁膜を堆積させ
ることで、ゲートとコンタクト間の電流リークを防止す
る。また、本発明の半導体装置では、コンタクトホール
内の配線周囲に絶縁膜が設けられていることによりゲー
トとメタル配線間のリークを防止できる。
【図１】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図２】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図３】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図４】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図５】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図６】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図７】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図８】本発明は、実施例の半導体装置の製造方法の一
工程を示す断面図である。
工程を示す断面図である。
【図９】従来例の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図１０】従来例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１１】従来例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１２】従来例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１３】従来例の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
１半導体基板 ２nＭＯＳＦＥＴ領域 ３ｐＭＯＳＦＥＴ領域 ４Ｐウェル領域 ５Ｎウェル領域 ６ｎ-拡散層 ７ｐ-拡散層 ８素子分離領域 ９ゲート酸化膜 １０ゲート １１レジスト １２P+ゲート １３N+ゲート １５ＳｉＮから成るサイドウォール １６ｎ+拡散層 １７ｐ+拡散層 ２０金属珪化物：シリサイド ２１層間膜 ２５コンタクトホール ２８薄膜ＳｉＮ ２９メタル配線
Claims (6)
- 【請求項１】半導体基板と、 前記半導体基板中に設けられた第一導電型ウェル層と、 前記第一導電型ウェル層中に形成された複数の第二導電
型の不純物拡散層と、 前記半導体基板上、前記第二導電型の不純物拡散層上に
設けられたゲート酸化膜と、 前記第二導電型の不純物拡散層間のゲート酸化膜上に設
けられた、一方側および他方側の側面を有するゲート
と、 前記ゲート上、前記ゲート側壁絶縁膜上、および前記半
導体基板上に設けられたコンタクトホールを有する層間
絶縁膜と、 コンタクトホールの側面の一部を形成する前記ゲートの
一方側表面、および層間絶縁膜中のコンタクトホール底
部以外のコンタクトホール表面に設けられた絶縁膜と、 前記絶縁膜に接して、コンタクトホール内に形成された
導電層とを具備することを特徴とする半導体装置。 - 【請求項２】半導体基板と、 前記半導体基板中に設けられた第一導電型ウェル層と、 前記第一導電型ウェル層中に形成された複数の第二導電
型の不純物拡散層と、 前記半導体基板上、前記第二導電型の不純物拡散層上に
設けられたゲート酸化膜と、 前記第二導電型の不純物拡散層間のゲート酸化膜上に設
けられた複数の一方側および他方側の側面を有するゲー
トと、 前記ゲート上に設けられた金属シリサイド層と、 前記金属シリサイド層上、前記半導体基板上に設けられ
たコンタクトホールを有する層間絶縁膜と、 コンタクトホール底部を除く、コンタクトホールの側面
の一部を形成する前記ゲート一方側、および前記ゲート
一方側以外のコンタクトホール側面に設けられた絶縁膜
と、 前記絶縁膜に接して、コンタクトホール内に形成された
導電層とを具備することを特徴とする半導体装置。 - 【請求項３】半導体基板と、 前記半導体基板中に設けられた第一導電型ウェル層と、 前記第一導電型ウェル層中に形成された複数の第二導電
型の不純物拡散層と、 前記半導体基板上、前記第二導電型の不純物拡散層上に
設けられたゲート酸化膜と、 前記第二導電型の不純物拡散層間のゲート酸化膜上に設
けられた一方側および他方側の側面を有するゲートと、 前記ゲートの一方側に設けられた第一のゲート側壁絶縁
膜と、 前記ゲートの他方側に設けられ、第一のゲート側壁絶縁
膜よりも膜圧が薄い第二のゲート側壁絶縁膜と、 前記ゲート上に設けられた金属シリサイド層と、 前記金属シリサイド層上、前記第一のゲート側壁絶縁膜
上、前記半導体基板上に設けられたコンタクトホールを
有する層間絶縁膜と、 コンタクトホールの側面の一部を形成する前記第二のゲ
ート側壁絶縁膜表面および前記層間絶縁膜中のコンタク
トホール底部以外のコンタクトホール表面に設けられた
絶縁膜と、 前記絶縁膜および前記第二のゲート側壁絶縁膜表面に接
して、コンタクトホール内に形成された導電層とを具備
することを特徴とする半導体装置。 - 【請求項４】半導体基板中に第一導電型領域を形成する
工程と、 前記第一導電型領域上の一部に第二導電型の不純物拡散
領域を形成する工程と、 前記半導体基板上、及び前記第二導電型の不純物拡散層
上にゲート酸化膜を形成する工程と、 前記第二導電型の不純物拡散層間のゲート酸化膜上にゲ
ートを形成する工程と、 前記ゲート側壁にゲート側壁絶縁膜を形成する工程と、 サリサイド工程により前記ゲート上、前記第二導電型の
不純物拡散領域上に金属シリサイド層を形成する工程
と、 前記ゲート上、前記第二導電型の不純物拡散領域上、金
属シリサイド層上に層間絶縁膜を形成する工程と、 前記ゲート側壁絶縁膜、および前記ゲート側壁絶縁膜上
方の前記層間絶縁膜を除去し、前記第二導電型の不純物
拡散領域およびゲート側面を露出させ、開口部領域を形
成する工程と、 前記開口部領域表面および前記層間絶縁膜表面に絶縁膜
を形成する工程と、 前記絶縁膜を開口部領域側面部を残して除去する工程
と、 前記開口部領域に配線を形成する工程とを具備する半導
体装置の製造方法。 - 【請求項５】半導体基板中に第一導電型領域を形成する
工程と、 前記第一導電型領域上の一部に第二導電型の不純物拡散
領域を形成する工程と、 前記半導体基板上、及び前記第二導電型の不純物拡散層
上にゲート酸化膜を形成する工程と、 前記第二導電型の不純物拡散層間のゲート酸化膜上にゲ
ートを形成する工程と、 前記ゲート側壁にゲート側壁絶縁膜を形成する工程と、 サリサイド工程により前記ゲート上、前記第二導電型の
不純物拡散領域上に金属シリサイド層を形成する工程
と、 前記ゲート上、前記第二導電型の不純物拡散領域上、金
属シリサイド層上に層間絶縁膜を形成する工程と、 前記ゲート側壁絶縁膜、および前記ゲート側壁絶縁膜上
方の前記層間絶縁膜を除去し、前記第二導電型の不純物
拡散領域を露出させ、前記ゲート側壁絶縁膜が完全に除
去されたかどうかに関わらず開口部領域を形成する工程
と、 前記開口部領域表面および前記層間絶縁膜表面に絶縁膜
を形成する工程と、 前記絶縁膜を開口部領域側面部を残して除去する工程
と、 前記開口部領域に配線を形成する工程とを具備する半導
体装置の製造方法。 - 【請求項６】半導体基板中に第一導電型領域を形成する
工程と、 前記第一導電型領域上の一部に第二導電型の不純物拡散
領域を形成する工程と、 前記半導体基板上、及び前記第二導電型の不純物拡散層
上にゲート酸化膜を形成する工程と、 前記第二導電型の不純物拡散層間のゲート酸化膜上にゲ
ートを形成する工程と、 前記ゲート側壁にゲート側壁絶縁膜を形成する工程と、 サリサイド工程により前記ゲート上、前記第二導電型の
不純物拡散領域上に金属シリサイド層を形成する工程
と、 前記ゲート上、前記第二導電型の不純物拡散領域上、金
属シリサイド層上に層間絶縁膜を形成する工程と、 前記ゲート側壁絶縁膜、前記ゲート側壁絶縁膜上方の前
記層間絶縁膜、および前記ゲート側面の前記ゲート側壁
絶縁膜近傍部を除去し、前記第二導電型の不純物拡散領
域を露出させ、前記ゲート側壁絶縁膜が完全に除去され
た開口部領域を形成する工程と、 前記開口部領域表面および前記層間絶縁膜表面に絶縁膜
を形成する工程と、 前記絶縁膜を開口部領域側面部を残して除去する工程
と、 前記開口部領域に配線を形成する工程とを具備する半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230868A JP2001057422A (ja) | 1999-08-17 | 1999-08-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230868A JP2001057422A (ja) | 1999-08-17 | 1999-08-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001057422A true JP2001057422A (ja) | 2001-02-27 |
Family
ID=16914576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11230868A Pending JP2001057422A (ja) | 1999-08-17 | 1999-08-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001057422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048837A (ja) * | 2005-08-08 | 2007-02-22 | Sharp Corp | 半導体装置の製造方法 |
-
1999
- 1999-08-17 JP JP11230868A patent/JP2001057422A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048837A (ja) * | 2005-08-08 | 2007-02-22 | Sharp Corp | 半導体装置の製造方法 |
| JP4550685B2 (ja) * | 2005-08-08 | 2010-09-22 | シャープ株式会社 | 半導体装置の製造方法 |
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