KR20030033704A - 엠디엘 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 로직 영역과 메모리 영역을 갖는 반도체 소자의 제조시에 실리사이드 공정이 영역에 따라 선택적으로 이루어지도록 하여 신뢰성을 높일 수 있도록한 엠디엘 반도체 소자의 제조 방법에 관한 것으로, 제 1 영역과 상기 제 1 영역에 인접하는 제 2 영역을 갖는 기판을 준비하는 단계;상기 제 1 영역에 제 1 게이트 형성용 물질층을 형성하는 단계;상기 제 1 게이트 형성용 물질층이 형성된 제 1 영역과 제 2 영역에 제 2 게이트 형성용 물질층을 형성하는 단계;상기 제 2 게이트 형성용 물질층을 선택적으로 패터닝하여 제 2 영역에 제 2 게이트들과 제 1,2 영역의 경계에 바운더리 더미 패턴층을 동시에 형성하는 단계;상기 제 1 게이트 형성용 물질층을 선택적으로 패터닝하여 제 1 게이트들을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 로직 영역과 메모리 영역을 갖는 반도체 소자의 제조시에 실리사이드 공정이 영역에 따라 선택적으로 이루어지도록 하여 신뢰성을 높일 수 있도록한 엠디엘 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리(DRAM)와 로직이 하나의 칩에 머지되는 형태의 복합 칩(Merged DRAM with Logic;MDL)이 탄생하게 되었다.
이 MDL 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하여 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 갖고 있어 최근 많은 분야에서 개발 연구가 활발하게 진행되고 있다.
그러나 상기 특성을 갖는 MDL을 형성하기 위해서는 소자 제조시 메모리 제품을 형성하기 위한 공정과 로직 회로를 형성하기 위한 공정을 동시에 고려해 주어야 하는 어려움이 있어 공정 진행 자체가 복잡하고 어렵다.
이하, 첨부된 도면을 참고하여 종래 기술의 MDL 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1j는 종래 기술의 MDL 소자의 제조를 위한 공정 단면도이다.
그리고 도 2a내지 도 2f는 종래 기술의 MDL 소자의 제조를 위한 다른 공정 단면도이고, 도 3a내지 도 3e는 종래 기술의 MDL 소자의 제조를 위한 또 다른 공정 단면도이다.
통상적으로 MDL 반도체 소자에서 로직부는 고성능이 요구되고 메모리부에서는 신뢰성이 요구된다.
이를 만족시키기 위하여 로직 영역과 메모리 영역에는 서로 다른 두께의 게이트 산화막이 사용되어야 하고, 로직 영역의 트랜지스터에는 듀얼 폴리 구조가 채택되어야 한다.
또한, 로직 영역에서는 집적도 향상과 성능 향상을 위하여 게이트의 표면과 액티브 표면에 살리사이드(Salicide) 구조가 채택되고, 메모리 영역에서는 신뢰성 향상 및 리프레쉬 특성의 향상을 위하여 디퓨전 액티브(Diffusion Active)가 채택된다.
먼저, 종래 기술의 MDL 반도체 소자의 제조 공정에서 공정을 단순화하기 위하여 메모리 영역과 로직 영역의 게이트의 구조를 동일하게 형성하기 위하여 폴리사이드 게이트(Polycide gate) 구조(도 2a내지 도 2f)를 채택하거나, 살리사이드 게이트(Salicide gate) 구조(도 3a내지 도 3e)를 채택한다.
또한, 다른 구조로는 각 영역의 특성을 고려하여 메모리 영역에서는 폴리사이드 구조를 채택하고 로직 영역에서는 폴리사이드층을 제거하여 게이트를 도 1a내지 도 1j에서의 제조 공정 순서로 형성하는 것이 있다.
종래 기술의 MDL 소자의 제조 공정에 관하여 설명하면 다음과 같다.
먼저, 도 1a에서와 같이, 로직 영역(1)과 메모리 영역(2)을 갖는 반도체 기판(또는 웰 영역(도시하지 않음))에 소자 격리층(3)을 형성한다.
여기서, NMOS 트랜지스터 형성 영역을 고려하는 경우 웰 영역 형성시에 로직 영역(1)과 메모리 영역(2)의 웰 영역의 도핑 농도를 다르게 할 수도 있다.
즉, 메모리 영역(2)의 셀 리프레쉬 특성을 향상시키기 위해 도핑 농도를 상대적으로 낮게 한다.
이어, 전면에 제 1 두께를 갖는 제 1 게이트 산화막(4),제 1 게이트 형성용 물질층(5)을 차례로 형성한다.
제 1 게이트 형성용 물질층(5)은 언도우프드 폴리 실리콘(Un-doped Poly silicon)을 사용한다.
그리고 상기 제 1 게이트 형성용 물질층(5)상에 게이트 식각 공정시에 게이트층에 가해지는 식각 데미지를 억제하기 위한 제 1 캡핑층(6)을 산화막 또는 질화막을 사용하여 형성한다.
이어, 도 1b에서와 같이, 전면에 포토레지스트층을 형성하고 선택적으로 패터닝하여 메모리 영역(2)이 오픈되는 제 1 포토레지스트 패턴층(7)을 형성한다.
그리고 상기 제 1 포토레지스트 패턴층(7)을 마스크로 하여 노출된 제 1 캡핑층(6),제 1 게이트 형성용 물질층(5),제 1 두께를 갖는 제 1 게이트 산화막(4)을선택적으로 식각한다.
이어, 도 1c에서와 같이, 전면에 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 게이트 산화막(8),메모리 소자를 형성하기 위한 제 2 게이트 형성용 물질층(9),텅스텐 실리사이드층(10),제 2 캡핑층(11)(12)을 차례로 형성한다.
여기서, 폴리사이드 구조를 채택하는 이유는 메모리 소자의 신뢰성과 후속되는 커패시터 형성 공정을 고려한 것이고, 제 2 캡핑층(11)(12)은 산화막(11)과 질화막(12)의 적층 구조를 갖는다.
그리고 도 1d에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 메모리 영역(2)의 워드 라인 패터닝을 위한 제 2 포토레지스트 패턴층(13)을 형성한다.
이어, 상기 제 2 포토레지스트 패턴층(13)을 마스크로 하여 메모리 영역(2)에 적층된 물질층들(8)(9)(10)(11)(12)을 선택적으로 식각하여 DRAM 셀의 게이트(14)를 형성한다.
그리고 도 1e에서와 같이, 상기 DRAM 셀의 게이트(14)를 마스크로 하여 노출된 메모리 영역(2)의 기판 표면내에 소오스/드레인 영역(15)을 형성한다.
이어, 전면에 산화막 또는 산화막/질화막이 적층되도록 사이드월 스페이서 형성용 물질층을 형성하고 에치백하여 후속되는 스토리지 노드 콘택 형성을 SAC(Self-Aligned-Contact) 공정으로 진행하기 위하여 DRAM 셀의 게이트(14)의 측면에 DRAM 사이드월 스페이서(16)를 형성한다.
그리고 전면에 BPSG(Boron-Phosphorus-Silicate-Glass) 또는PSG(Phosphorus-Silicate-Glass) 또는 HDP(High Density Plasma) 또는 SOG(Spin On Glass)등의 물질을 증착하여 메모리 영역(2)의 갭필을 위한 갭필 물질층(17)을 형성한다.
이어, 도 1f에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 상기 갭필 물질층(17)을 평탄화하여 DRAM 게이트 갭필층(17a)을 형성한다.
그리고 도 1g에서와 같이, 전면에 포토레지스트를 도포하고 메모리 영역(2)상에만 남도록 패터닝하여 제 3 포토레지스트 패턴층(18)을 형성한다.
이어, 상기 제 3 포토레지스트 패턴층(18)을 마스크로 사용하여 로직 영역(1)에 잔류하는 물질층들(DRAM을 형성하기 위한 물질층들)(6)(8)(9)(10)(11)(12)을 제거한다.
이때, 로직 영역(1)과 메모리 영역(2)의 경계면에는 레지듀얼층(Residual Layer)(19)이 형성된다.
그리고 도 1h에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 로직 게이트를 형성하기 위한 제 4 포토레지스트 패턴층(20)을 형성한다.
이어, 상기 제 4 포토레지스트 패턴층(20)을 마스크로 하여 노출된 로직 영역(1)의 제 1 게이트 산화막(4),제 1 게이트 형성용 물질층(5)을 선택적으로 식각하여 로직 게이트(21)를 형성한다.
그리고 도 1i에서와 같이, 노출된 로직 영역(1)의 기판 표면내에 LDD(Lightly Doped Drain) 영역(23)을 형성하기 위한 저농도 불순물 도핑 공정을 진행하고, 상기 로직 게이트(21)의 측면에 로직 사이드월 스페이서(22)를 형성한다.
이어, 상기 로직 사이드월 스페이서(22)를 갖는 로직 게이트(21)를 마스크로 고농도 불순물을 도핑하여 로직 소자들의 소오스/드레인(24)을 형성한다.
여기서, 도면에 도시한 바와 같이, 메모리 영역(2)에서는 셀 누설(Cell leakage) 특성을 고려하여 고농도 접합을 형성하지 않을 수도 있다.
그리고 도 1j에서와 같이, 전면에 로직 영역(1)의 실리사이드층 형성을 위한 금속층을 예를들면, Ti,Co,Ni의 어느 하나를 사용하여 형성하고 실리사이데이션(Silicidation) 공정을 진행하여 로직 영역(1)의 로직 게이트(21) 및 소오스/드레인(24)의 표면에 실리사이드층(25)을 형성한다.
이어, 상기 실리사이데이션 공정에서 반응하지 않은 금속층을 제거하고, 어닐 공정을 진행하여 실리사이데이션 공정시에 가해진 데미지를 완화시킨다.
그리고 도면에 도시하지 않았지만, 로직 영역(1)과 메모리 영역(2)의 평탄화 공정을 진행하고 메모리 영역(2)의 셀 커패시터 형성 공정을 진행한다.
이어, 종래 기술의 MDL 소자의 다른 제조 공정에 관하여 설명하면 다음과 같다.
먼저, 도 2a에서와 같이, 로직 영역(31)과 메모리 영역(32)을 갖는 반도체 기판(또는 웰 영역(도시하지 않음))에 소자 격리층(33)을 형성한다.
여기서, NMOS 트랜지스터 형성 영역을 고려하는 경우 웰 영역 형성시에 로직 영역(31)과 메모리 영역(32)의 웰 영역의 도핑 농도를 다르게 할 수도 있다.
즉, 메모리 영역(32)의 셀 리프레쉬 특성을 향상시키기 위해 도핑 농도를 상대적으로 낮게 한다.
이어, 전면에 제 1 두께를 갖는 제 1 게이트 산화막(34)을 형성하고, 전면에 포토레지스트를 도포한다.
상기 포토레지스트를 메모리 영역(32)상에만 남도록 선택적으로 패터닝하여 제 1 포토레지스트 패턴층(35)을 형성하고 이를 이용하여 노출된 로직 영역(31)상의 제 1 게이트 산화막(34)을 제거한다.
그리고 로직 영역(31)의 표면에 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 게이트 산화막(36)을 형성한다.
이어, 도 2b에서와 같이, 제 1,2 게이트 산화막(34)(36)이 형성된 로직 영역(31),메모리 영역(32)의 전면에 메모리 영역(32)에서 요구되는 두께의 게이트 형성용 물질층(37)을 증착하고, 텅스텐 실리사이드층(38), 캡산화막(39), 캡 나이트라이드층(40)을 차례로 형성한다.
그리고 도 2c에서와 같이, 전면에 포토레지스트를 도포하고 메모리 영역(32)의 게이트 선폭을 고려하여 게이트 패터닝을 위한 제 2 포토레지스트 패턴층(41)을 형성한다.
이때, 로직 영역(31)상의 포토레지스트 역시 메모리 영역(32)과 동일 게이트 선폭을 갖도록 패터닝된다.
이어, 상기 제 2 포토레지스트 패턴층(41)을 이용하여 노출된 게이트 형성용 물질층(37),텅스텐 실리사이드층(38),캡산화막(39),캡 나이트라이드층(40)을 선택적으로 식각하여 메모리 영역(32)의 게이트 전극들(42)과 로직 영역(31)의 게이트전극들(43)을 형성한다.
그리고 도 2d에서와 같이, 상기 게이트 전극들(42)(43)을 마스크로 하여 노출된 기판 표면내에 저농도 불순물 이온을 주입하여 메모리 영역(32)과 로직 영역(31)의 LDD 영역(44)을 동시에 형성한다.
이어, 전면에 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로 게이트 측벽(45)을 형성한후 고농도 불순물 이온을 주입하여 소오스/드레인 영역(46)을 형성한다.
여기서, 도면에 도시한 바와 같이, 메모리 영역(32)에서는 셀 누설(Cell leakage) 특성을 고려하여 고농도 접합을 형성하지 않을 수도 있다.
그리고 도 2e에서와 같이, 전면에 살리사이드 블록킹층(Salicide blocking layer)(47)를 형성하고 전면에 포토레지스트를 도포한다.
이어, 상기 포토레지스트를 선택적으로 패터닝하여 로직 영역(31)이 오픈되는 제 3 포토레지스트 패턴층(48)을 형성한후 상기 제 3 포토레지스트 패턴층(48)을 마사크로 하여 노출된 로직 영역(31)의 살리사이드 블록킹층(47)을 선택적으로 식각한다.
그리고 도 2f에서와 같이, 전면에 실리사이드층을 형성하기 위한 금속층을 증착하고 실리사이데이션 공정을 진행하여 로직 영역(31)의 소오스/드레인 영역 표면에 실리사이드층(49)을 형성한다.
여기서, 실리사이드층(49)의 형성후에 기판에 가해진 데미지를 완화하기 위한 어닐 공정을 포함한다.
이어, 종래 기술의 MDL 소자의 또 다른 제조 공정에 관하여 설명하면 다음과 같다.
먼저, 도 3a에서와 같이, 로직 영역(51)과 메모리 영역(52)을 갖는 반도체 기판(또는 웰 영역(도시하지 않음))에 소자 격리층(53)을 형성한다.
여기서, NMOS 트랜지스터 형성 영역을 고려하는 경우 웰 영역 형성시에 로직 영역(51)과 메모리 영역(52)의 웰 영역의 도핑 농도를 다르게 할 수도 있다.
즉, 메모리 영역(52)의 셀 리프레쉬 특성을 향상시키기 위해 도핑 농도를 상대적으로 낮게 한다.
이어, 전면에 제 1 두께를 갖는 제 1 게이트 산화막(54)을 형성하고, 전면에 포토레지스트를 도포한다.
상기 포토레지스트를 메모리 영역(52)상에만 남도록 선택적으로 패터닝하여 제 1 포토레지스트 패턴층(55)을 형성하고 이를 이용하여 노출된 로직 영역(51)상의 제 1 게이트 산화막(54)을 제거한다.
그리고 로직 영역(51)의 표면에 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 게이트 산화막(56)을 형성한다.
이어, 도 3b에서와 같이, 제 1,2 게이트 산화막(54)(56)이 형성된 로직 영역(51),메모리 영역(52)의 전면에 게이트 형성용 물질층(57)을 증착한다.
이와 같은 공정은 로직 영역(51)을 중심으로 진행되는 것으로 캡핑층을 형성하지 않고 후속 공정을 진행한다.
그리고 도 3c에서와 같이, 전면에 포토레지스트를 도포하고 메모리 영역(52)의 게이트 선폭을 고려하여 게이트 패터닝을 위한 제 2 포토레지스트 패턴층(58)을 형성한다.
이때, 로직 영역(51)상의 포토레지스트 역시 메모리 영역(52)과 동일 게이트 선폭을 갖도록 패터닝된다.
이어, 상기 제 2 포토레지스트 패턴층(58)을 이용하여 노출된 게이트 형성용 물질층(57)을 선택적으로 식각하여 메모리 영역(52)의 게이트 전극들(59)과 로직 영역(51)의 게이트 전극들(60)을 형성한다.
그리고 도 3d에서와 같이, 상기 게이트 전극들(59)(60)을 마스크로 하여 노출된 기판 표면내에 저농도 불순물 이온을 주입하여 메모리 영역(52)과 로직 영역(51)의 LDD 영역(61)을 동시에 형성한다.
이어, 전면에 측벽 형성용 물질층을 증착하고 이방성 식각 공정으로 게이트 측벽(62)을 형성한후 고농도 불순물 이온을 주입하여 소오스/드레인 영역(63)을 형성한다.
여기서, 도면에 도시한 바와 같이, 메모리 영역(52)에서는 셀 누설(Cell leakage) 특성을 고려하여 고농도 접합을 형성하지 않을 수도 있다.
그리고 도 3e에서와 같이, SEG(Selective Epitaxial Growth) 공정으로 로직 영역(51),메모리 영역(52)의 노출된 액티브 영역과 게이트 상부면에 실리콘층을 성장시킨다.
이후 전면에 고융점 금속층 예를들면, Ti,Co 또는 Ni등의 물질을 스퍼터 방식이나 CVD 방법으로 형성하고, 열처리 공정으로 상기 SEG 공정으로 성장된 실리콘층과 고융점 금속층을 반응시켜 실리사이드층(64)을 형성한다.
이어, 반응하지 않은 고융점 금속층을 제거하고 실리사이드층(64)의 형성후에 기판에 가해진 데미지를 완화하기 위한 어닐 공정을 진행한다.
그러나 이와 같은 종래 기술의 MDL 소자의 제조 공정은 다음과 같은 문제점이 있다.
첫째, 메모리 영역에서는 게이트를 폴리사이드 구조를 채택하고 로직 영역에서는 폴리사이드층을 제거하여 게이트를 형성하는 도 1a내지 도 1j의 공정에서는 로직 영역에서의 성능 향상과 메모리 영역에서의 안정적인 동작 특성이 구현될 수 있으나, 제조 공정이 복잡하여 비용이 증가하는 문제가 있다.
또한, 공정 단계의 증가로 인하여 결함 발생 확률이 높아지고 특히 메모리 영역에서의 페일 발생 확률이 증가한다.
다른 문제로는 로직 영역에서의 게이트 식각 공정은 난이도가 높아 공정의 재현성이 저하될 수 있다.
둘째, 메모리 영역과 로직 영역의 게이트 구조를 동일하게 폴리사이드 게이트 구조를 갖는 도 2a내지 도 2f의 공정에서는 로직 영역에서의 게이트 저항이 증가한다.
또한, 로직 영역과 메모리 영역의 게이트 모두가 폴리사이드 구조이기 때문에 듀얼 게이트(N+/P+) 형성이 어렵고, 듀얼 게이트를 형성한 경우에도 높은 확산 특성을 갖는 P+ 이온이 열적 버젯(Thermal Budget)에 의해 기판으로 확산되기 때문에 P+ 게이트에서의 문턱 전압의 불안정 현상이 있다.
이는 전체적인 로직 영역의 성능을 저하시키고 페일 발생 가능성을 높인다.
셋째, 게이트를 살리사이드 구조를 갖도록 하는 도 3a와 도 3e의 공정에서는 SEG 공정을 사용하기 때문에 저항 특성의 균일성 확보가 어렵다.
특히, 메모리 영역의 스토리지 노드에 실리사이드 콘택이 적용되어 해당 부분의 콘택 저항의 변화가 심하며, 스토리지 노드의 누설 전류가 증가하여 셀 리프레쉬 특성을 저하시킨다.
이는 소자의 수율에 큰 영향을 준다.
넷째, 종래 기술의 MDL 소자의 제조 공정은 이상에서의 문제들로 인하여 고성능의 SOC(System On Chip) 형성에 사용할 수 없어 적용성이 떨어진다. 또한, 소오스/드레인 형성후에 메모리 셀들의 갭필 공정이 진행되는 경우에는 고온 열공정에 의해 로직부의 PMOS 트랜지스터의 열화 현상이 일어난다.
본 발명은 이와 같은 종래 기술의 MDL 소자의 제조 공정상의 문제를 해결하기 위한 것으로, 로직 영역과 메모리 영역을 갖는 반도체 소자의 제조시에 마스크의 추가없이 실리사이드 공정이 영역에 따라 선택적으로 이루어지도록 하여 신뢰성을 높일 수 있도록한 엠디엘 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1j는 종래 기술의 MDL 소자의 제조를 위한 공정 단면도
도 2a내지 도 2f는 종래 기술의 MDL 소자의 제조를 위한 다른 공정 단면도
도 3a내지 도 3e는 종래 기술의 MDL 소자의 제조를 위한 또 다른 공정 단면도
도 4a내지 도 4g는 본 발명에 따른 MDL 소자의 제조를 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
71. 로직 영역 72. 메모리 영역
73. 소자 격리층 74. 제 1 게이트 산화막
75. 제 1 게이트 형성용 물질층 76. 제 1 캡핑층
77. 제 1 포토레지스트 패턴층 78. 제 2 게이트 산화막
79. 제 2 게이트 형성용 물질층 80. 메모리 실리사이드층
81.82. 제 2 캡핑층 83. 제 2 포토레지스트 패턴층
84. 메모리 게이트 85. 바운더리 더미 패턴층
86. 메모리 소오스/드레인 87. 제 3 포토레지스트 패턴층
88. 로직 게이트 89. 로직 LDD 영역
90a.로직 게이트 측벽 90b.메모리 갭필층
91.로직 소오스/드레인 92. 로직 실리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 엠디엘 반도체 소자의 제조 방법은 제 1 영역과 상기 제 1 영역에 인접하는 제 2 영역을 갖는 기판을 준비하는단계;상기 제 1 영역에 제 1 게이트 형성용 물질층을 형성하는 단계;상기 제 1 게이트 형성용 물질층이 형성된 제 1 영역과 제 2 영역에 제 2 게이트 형성용 물질층을 형성하는 단계;상기 제 2 게이트 형성용 물질층을 선택적으로 패터닝하여 제 2 영역에 제 2 게이트들과 제 1,2 영역의 경계에 바운더리 더미 패턴층을 동시에 형성하는 단계;상기 제 1 게이트 형성용 물질층을 선택적으로 패터닝하여 제 1 게이트들을 형성하는 단계를 포함하는 것을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 엠디엘 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 4a내지 도 4g는 본 발명에 따른 MDL 소자의 제조를 위한 공정 단면도이다.
본 발명의 MDL 소자의 제조 공정은 메모리 영역에서는 폴리사이드 구조의 게이트 형성 및 스토리지 노드 콘택의 SAC(Self Aligned Contact) 공정이 가능하도록 하고, 메모리 셀의 갭필 공정을 로직 영역의 소오스/드레인 형성후에 진행하여 로직부에서의 PMOS 트랜지스터의 열화를 방지할 수 있도록한 것이다.
또한, 메모리 영역과 로직 영역의 각각에서 요구되는 두께로 게이트 산화막을 달리하여 각 영역에 맞는 게이트 산화막 특성을 확보할 수 있다.
제조 공정은 먼저, 도 4a에서와 같이, 로직 영역(71)과 메모리 영역(72)을 갖는 반도체 기판(또는 웰 영역(도시하지 않음))에 소자 격리층(73)을 형성한다.
여기서, NMOS 트랜지스터 형성 영역을 고려하는 경우 웰 영역 형성시에 로직 영역(71)과 메모리 영역(72)의 웰 영역의 도핑 농도를 다르게 할 수도 있다.
즉, 메모리 영역(72)의 셀 리프레쉬 특성을 향상시키기 위해 도핑 농도를 상대적으로 낮게 한다.
이어, 전면에 제 1 두께를 갖는 제 1 게이트 산화막(74),제 1 게이트 형성용 물질층(75)을 차례로 형성한다.
제 1 게이트 형성용 물질층(75)은 언도우프드 폴리 실리콘(Un-doped Poly silicon)을 사용한다.
그리고 상기 제 1 게이트 형성용 물질층(75)상에 게이트 식각 공정시에 게이트층에 가해지는 식각 데미지를 억제하기 위한 제 1 캡핑층(76)을 산화막 또는 질화막을 사용하여 형성한다.
이어, 도 4b에서와 같이, 전면에 포토레지스트층을 형성하고 선택적으로 패터닝하여 메모리 영역(72)이 오픈되는 제 1 포토레지스트 패턴층(77)을 형성한다.
그리고 상기 제 1 포토레지스트 패턴층(77)을 마스크로 하여 노출된 메모리 영역(72)의 제 1 캡핑층(76),제 1 게이트 형성용 물질층(75),제 1 두께를 갖는 제 1 게이트 산화막(74)을 선택적으로 식각한다.
이어, 도 4c에서와 같이, 전면에 제 1 두께보다 두꺼운 제 2 두께를 갖는 제 2 게이트 산화막(78),메모리 소자를 형성하기 위한 제 2 게이트 형성용 물질층(79),텅스텐등의 고융점 금속을 사용한 실리사이드층(80),제 2 캡핑층(81)(82)을 차례로 형성한다.
여기서, 폴리사이드 구조를 채택하는 이유는 메모리 소자의 신뢰성과 후속되는 커패시터 형성 공정을 고려한 것이고, 제 2 캡핑층은 산화막(81)과 질화막(82)의 적층 구조를 갖는다.
그리고 도 4d에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 메모리 영역(72)의 워드 라인 패터닝을 위한 제 2 포토레지스트 패턴층(83)을 형성한다.
여기서, 제 2 포토레지스트 패턴층(73)은 로직 영역(71)은 모두 오픈되고, 메모리 영역(72)에서는 워드 라인 형성 영역상과 로직 영역(71)과 메모리 영역(72)의 경계 부분에 일정 너비로 패턴층이 형성된다.
이어, 상기 제 2 포토레지스트 패턴층(83)을 마스크로 하여 적층된 물질층들(82)(81)(80)(79)(78)을 선택적으로 식각하여 DRAM 셀의 메모리 게이트(84) 및 바운더리 더미 패턴층(85)을 형성한다.
여기서, 로직 영역(71)에서는 모두 오픈 상태이기 때문에 상층부를 구성하는 물질층들(76)(78)(79)(80)(81)(82)이 모두 제거되고 제 1 게이트 산화막(74),제 1 게이트 형성용 물질층(75)만이 남겨진다.
그리고 도 4e에서와 같이, 상기 제 2 포토레지스트 패턴층(83)을 제거하고 메모리 영역(72)의 메모리 게이트(84)를 마스크로 하여 셀 접합 영역 즉, 메모리 소오스/드레인(86)을 형성한다.
이때, 블랭크 이온 주입 공정으로 메모리 소오스/드레인(86)이 형성되는데, 이는 로직 영역(71)에 존재하는 제 1 게이트 형성용 물질층(75)이 블록킹 역할을 하기 때문에 가능한 것이다.
이어, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 로직영역(71)에서만 선택적으로 오픈되는 로직 게이트 형성용 마스크층으로 제 3 포토레지스트 패턴층(87)을 형성한다.
그리고 상기 제 3 포토레지스트 패턴층(87)을 마스크로 하여 로직 영역(71)의 제 1 게이트 산화막(74),제 1 게이트 형성용 물질층(75)을 선택적으로 식각하여 로직 게이트(88)를 형성한다.
이와 같은 로직 게이트(88)의 식각 공정시에 메모리 영역(72)상에는 제 3 포토레지스트 패턴층(87)이 오픈되지 않은 상태로 위치하여 상기의 메모리 게이트(84) 및 기판의 손상은 없다.
이어, 도 4f에서와 같이, 상기 제 3 포토레지스트 패턴층(87)을 제거하고 로직 영역(71)에 LDD 이온 주입 공정을 진행하여 로직 LDD 영역(89)을 형성한다.
그리고 전면에 측벽 형성용 물질층을 증착하고 메모리 영역(72)의 갭필 형성용 물질층을 증착한다.
상기 측벽 형성용 물질층은 후속되는 스토리지 노드의 SAC 공정을 고려하여 산화막/질화막의 적층 구조로 형성하고, 갭필 형성용 물질층은 BPSG(Boron Phosphorus Silicate Glass),PSG(Phosphorus Silicate Glass),HDP(High Density Plasma) 산화막,SOG(Spin On Glass),USG(Undoped Silicate Glass)의 어느 하나를 사용한다.
이와 같이 측벽 형성용 물질층 및 갭필 형성용 물질층을 증착한 후에 상기 갭필 형성용 물질층의 에치백 공정을 진행한다.
이때의 에치백 공정은 당연히 별도의 마스크를 사용하지 않는 블랭킷 식각공정으로 진행된다.
상기 에치백 공정시에 로직 영역(71)의 로직 게이트(88)들간의 이격 거리와 메모리 영역(72)의 메모리 게이트(84)들간의 이격 거리는 서로 차이를 갖고 있다.
즉, 로직 게이트(88)들간의 이격 거리가 메모리 게이트(84)들간의 이격 거리보다 크고, 형성 높이가 메모리 게이트(84)들이 로직 게이트(88)들 보다 2~3배 정도 높기 때문에 갭필 형성용 물질층은 메모리 영역(72)에서는 충분한 갭필 양이 남겨지지만, 로직 영역(71)에서는 모두 제거된다.
이와 같이 로직 영역(71)에서 갭필 형성용 물질층을 모두 제거한후에 로직 영역(71)의 측벽 형성용 물질층을 이방성 식각하여 로직 게이트 측벽(90a) 및 메모리 영역(72)의 메모리 갭필층(90b)을 형성한다.
그리고 고농도 불순물을 주입하여 로직 영역(71)의 기판 표면내에 로직 소오스/드레인(91)을 형성한다.
이어, 도 4g에서와 같이, 전면에 로직 영역(71)의 실리사이드층 형성을 위한 금속층을 예를들면, Ti,Co,Ni의 어느 하나를 사용하여 형성하고 실리사이데이션(Silicidation) 공정을 진행하여 로직 영역(71)의 로직 게이트(88) 및 로직 소오스/드레인(91)의 표면에 로직 실리사이드층(92)을 형성한다.
이어, 상기 실리사이데이션 공정에서 반응하지 않은 금속층을 제거하고, 어닐 공정을 진행하여 실리사이데이션 공정시에 가해진 데미지를 완화시킨다.
그리고 도면에 도시하지 않았지만, 로직 영역(71)과 메모리 영역(72)의 평탄화 공정을 진행하고 메모리 영역(72)의 셀 커패시터 형성 공정을 진행한다.
상기한 제조 공정시에 제 1 영역과 제 2 영역의 소오스/드레인을 형성하기 위한 불순물 주입 공정을 각각 분리하여 진행하여 각각의 영역에 적당하도록 불순물 도핑 농도를 다르게 할 수 있다.
이와 같은 공정으로 본 발명은 Merged DRAM Logic 소자 또는 Embedded DRAM Logic 소자의 제조 공정에서 로직 소자들과 메모리 소자들이 요구하는 서로 다른 특성들을 모두 만족시킬 수 있다.
이와 같은 본 발명에 따른 엠디엘 반도체 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 서로 다른 특성이 요구되는 로직 영역의 게이트 산화막과 메모리 영역의 산화막을 각각의 영역에 맞도록 형성할 수 있어 게이트 산화막에 의한 불량 발생을 억제한다.
둘째, 바운더리 더미 패턴층에 의해 메모리 영역의 소오스/드레인(셀 접합 영역)을 로직 영역과 분리할 수 있고, 소오스/드레인 형성 공정을 메모리 영역과 로직 영역을 나누어 진행하여 각각의 영역에서 요구되는 특성을 모두 충족시킬 수 있다.
물론, 바운더리 더미 패턴층 형성시에 추가적인 마스크 공정이 없이 워드 라인 형성용 마스크를 사용하므로 공정의 복잡도는 증가하지 않는다.
셋째, 메모리 영역에서 이중 측벽을 사용하여 MDL 소자의 제조 공정에서 로직 영역과 메모리 영역에서 요구되는 특성을 모두 만족시키며 후속되는 스토리지노드의 콘택 공정을 SAC 공정으로 진행할 수 있으므로 공정의 난이도를 감소시킬 수 있다.
넷째, 메모리 영역과 로직 영역의 소오스/드레인 형성 공정을 나누어 진행하여 로직 게이트의 불순물 함유 농도를 해당 영역에서 요구되는 특성에 맞게 조절할 수 있으므로 소자의 특성을 향상시킬 수 있다.
다섯째, 메모리 영역의 갭필 공정을 소오스/드레인 형성 이전에 진행하므로 PMOS 트랜지스터의 열화 및 실리사이드층의 열화를 막을 수 있다.
Claims (11)
- 제 1 영역과 상기 제 1 영역에 인접하는 제 2 영역을 갖는 기판을 준비하는 단계;상기 제 1 영역에 제 1 게이트 형성용 물질층을 형성하는 단계;상기 제 1 게이트 형성용 물질층이 형성된 제 1 영역과 제 2 영역에 제 2 게이트 형성용 물질층을 형성하는 단계;상기 제 2 게이트 형성용 물질층을 선택적으로 패터닝하여 제 2 영역에 제 2 게이트들과 제 1,2 영역의 경계에 바운더리 더미 패턴층을 동시에 형성하는 단계;상기 제 1 게이트 형성용 물질층을 선택적으로 패터닝하여 제 1 게이트들을 형성하는 단계를 포함하는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 1 게이트 형성용 물질층을 폴리 실리콘층으로 형성하고 폴리 실리콘층상에는 캡 절연층을 형성하고, 제 2 게이트 형성용 물질층을 폴리 실리콘층과 실리사이드층의 적층 구조로 형성하고 실리사이드층상에는 캡 절연층을 형성하는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 1,2 게이트 형성용 물질층을 형성하기 전에 각각의 제 1,2 게이트 형성용 물질층의 하부에 각각 두께가 다른 제 1,2 게이트 산화막을 형성하는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 1,2 영역의 게이트들 양측에 소오스/드레인을 형성하기 위한 불순물 이온 주입 공정을 각각 나누어 진행하는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 제 1,2 게이트들 형성후에 전면에 측벽 형성용 물질층과 갭필 형성용 물질층을 차례로 형성한후에 이방성 식각하여 제 2 영역에만 갭필 형성용 물질층을 잔류시키는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 서로 다른 특성을 갖는 제 1,2 영역을 갖는 반도체 소자의 제조에 있어서,제 1 영역상에 제 1 게이트 산화막,제 1 게이트 형성용 물질층,제 1 캡핑층을 형성한후에 전면에 제 2 게이트 산화막,제 2 게이트 형성용 물질층,제 2 캡핑층을 형성하는 단계;상기 제 2 게이트 산화막,제 2 게이트 형성용 물질층,제 2 캡핑층을 선택적으로 식각하여 제 2 영역에 게이트들과 제 1,2 영역의 경계에 바운더리 더미 패턴층을 동시에 형성하는 단계;상기 제 2 영역에 소오스/드레인을 형성한후 제 1 영역상의 제 1 게이트 산화막,제 1 게이트 형성용 물질층을 선택적으로 식각하여 게이트들을 형성하는 단계;상기 제 1 영역에 LDD 영역을 형성한후 전면에 측벽 형성용 물질층 그리고갭필 형성용 물질층을 차례로 형성한후에 제 1 영역의 갭필 형성용 물질층을 식각하는 단계;상기 제 1 영역의 게이트들의 측면에 게이트 측벽 그리고 소오스/드레인을 형성하고, 제 1 영역의 게이트 및 소오스/드레인 표면에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 제 2 영역의 게이트들과 바운더리 더미 패턴층을 형성하는 단계에서 제 1 영역의 제 2 게이트 산화막,제 2 게이트 형성용 물질층,제 2 캡핑층 그리고 제 1 캡핑층이 동시에 제거되는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 제 1 영역의 갭필 형성용 물질층 제거시에 제 1,2 영역의 게이트간의 이격 거리의 차이를 이용한 블랭킷 식각 공정으로 제 2 영역의 게이트들 사이에만 갭필 형성용 물질층을 남기는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 제 1 게이트 산화막보다 제 2 게이트 산화막을 더 두껍게 형성하는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 제 1 영역의 소오스/드레인과 제 2 영역의 소오스/드레인을 형성하기 위한 불순물 도핑 농도를 서로 다르게하는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 제 1 영역의 게이트들을 형성하기 위한 식각 공정시에 제 2 영역은 포토레지스트 패턴층에 의해 마스킹되는 것을 특징으로 하는 엠디엘 반도체 소자의 제조 방법.
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