KR100510736B1 - 엠디엘 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 동일한 칩에 로직 소자들과 메모리 소자들이 구성되는 MDL(Merged DRAM on Logic) 소자의 형성 공정시에 각각 로직부와 메모리부의 특성을 모두 확보할 수 있도록한 엠디엘 소자의 제조 방법에 관한 것으로, 반도체 기판에 셀 영역,주변 회로 영역을 갖는 메모리 영역과 로직 영역을 정의하는 단계;반도체 기판상에 게이트 전극들을 형성하고 그들을 마스크로 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극들의 측면에 게이트 스페이서를 형성하고 전면에 베리어층을 형성하는 단계;전면에 제 1 평탄화층을 형성하고 스토리지 노드 콘택을 형성하기 위한 제 1 절연층을 형성하는 단계;상기 셀 영역의 저농도 불순물 영역에 콘택되는 스토리지 노드 플러그층을 형성하는 단계;전면에 제 2 절연층을 형성하고 셀 영역을 제외한 부분의 베리어층을 노출시키고 소오스/드레인 이온 주입을 한후 제거하는 단계;로직 영역, 주변 회로 영역에 실리사이드층을 형성하는 단계;전면에 제 3 절연층, 제 2 평탄화층을 차례로 형성하는 단계를 포함하여 이루어진다.

Description

엠디엘 소자의 제조 방법{Method for fabricating of Merged DRAM on Logic Device}
본 발명은 반도체 소자에 관한 것으로, 특히 동일한 칩에 로직 소자들과 메모리 소자들이 구성되는 MDL(Merged DRAM on Logic) 소자의 형성 공정시에 각각 로직부와 메모리부의 특성을 모두 확보할 수 있도록한 엠디엘 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소비자의 다양한 욕구에 부응하기 위하여 시스템 온 칩(system on chip) 제품의 전 단계로서 메모리와 로직이 하나의 칩에 머지되는 형태의 복합 칩(MDL;Merged DRAM on Logic)이 탄생하게 되었다.
이 MDL 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 안에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 EMI(electro magnetic interferance) 노이즈 실현이 가능하다는 등의 장점을 지녀, 최근 많은 분야에서 이의 개발과관련된 연구가 활발하게 진행되고 있다.
그러나 상기 특성을 갖는 MDL을 형성하기 위해서는 소자 제조시 메모리 제품을 형성하기 위한 공정과 로직회로를 형성하기 위한 공정을 동시에 고려해 주어야 하는 어려움이 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 MDL 소자의 제조 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1h는 종래 기술의 엠디엘 소자의 형성을 위한 공정 단면도이고, 도 2는 종래 기술의 엠디엘 소자의 스토리지 콘택 부분의 레이 아웃도이다.
먼저, 도 1a에서와 같이, 셀 영역과 주변 회로 영역을 갖는 메모리 영역과 로직 영역을 포함하는 반도체 기판(1)에 각각 소자 분리 영역(2)에 의해 분리되는 Deep n-Well 영역(3),p-Well 영역(4), n-Well 영역(5)을 형성한다.
이어, 셀 영역의 게이트 전극(6), 주변 회로 영역의 게이트 전극(7a)(7b), 로직 영역의 게이트 전극(8a)(8b)을 형성하고 LDD 이온 주입 공정을 진행하여 LDD 영역(9a)(9b)을 형성한다.
그리고 도 1b에서와 같이, 전면에 HLD(High Temperature Low Pressure Deposition) 공정으로 HLD층(도면에 도시하지 않음)을 형성하고 제 1 나이트라이드층(10)을 형성한다.
여기서, 제 1 나이트라이드층(10)은 게이트 측벽을 형성하기 위한 것이다.
이어, 상기 제 1 나이트라이드층(10)상에 제 1 BPSG(Boron Phosphorus Silicate Glass)층(11)을 형성하고 820℃ 정도의 온도로 리플로우시킨다.
그리고 도 1c에서와 같이, 전면에 포토레지스트를 도포하고 셀 영역상에만 남도록 패터닝하여 포토레지스트 패턴층(12)을 형성한다.
이어, 상기 포토레지스트 패턴층(12)을 마스크로 하여 습식 식각 공정으로 셀 영역을 제외한 부분의 제 1 BPSG층(11)을 제거한다.
그리고 도 1d에서와 같이, 셀 영역을 제외한 부분의 제 1 나이트라이드층(10)을 이방성 식각하여 게이트 스페이서(13)를 형성하고 소오스/드레인을 형성하기 위한 불순물 이온 주입 공정을 진행한다.
이어, 도 1e에서와 같이, 소오스/드레인(14)이 형성된 전면에 고융점 금속층을 형성하고 실리사이드 공정을 진행하여 로직 영역, 주변 회로 영역의 소오스/드레인(14)의 표면 및 로직 영역의 게이트 전극(8a)(8b)의 표면에 실리사이드층(15)을 형성한다.
그리고 도 1f에서와 같이, 전면에 제 2 나이트라이드층(16), 제 2 BPSG층(17)을 형성하고 상기 제 2 BPSG층(17)을 RTA(Rapid Thermal Annealing) 공정으로 리플로우시킨다.
이어, 도 1g에서와 같이, 상기 제 2 BPSG층(17)을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화하여 평탄화된 제 2 BPSG층(17a)을 형성한다.
그리고 도 1h에서와 같이, 전면에 제 1 층간 절연층(18)을 형성하고 셀프 얼라인 콘택(SAC) 공정으로 스토리지 노드 콘택을 위한 콘택홀을 형성한다.
그리고 상기 콘택홀이 매립되도록 폴리 실리콘층을 형성하고 에치백하여 상기 콘택홀내에 스토리지 노드 플러그층(19)을 형성하고 전면에 HLD 공정으로 제 2 층간 절연층(20)을 형성한다.
여기서, 도 1h는 메모리 영역의 셀 영역과 주변 회로 영역만을 나타낸 것이다.
이와 같은 종래 기술의 MDL 디바이스의 제조 방법은 도 2에서와 같이 메모리 셀쪽의 워드라인간의 피치가 감소하는 추세에서 당연히 필요한 고온에서의 BPSG층의 리플로우 공정에서 발생하는 로직 소자의 특성 저하를 방지하기 위하여 로직 소자의 소오스/드레인 형성을 BPSG층의 리플로우 이후에 진행한 것이다.
그러나 이와 같은 종래 기술의 MDL 소자의 제조 공정은 다음과 같은 문제가 있다.
첫째, 셀 영역을 제외한 부분의 게이트 스페이서의 형성시에 DRAM 셀 영역의 면적에 따른 균일성 저하 문제, 불량률 증가 문제가 있다.
둘째, 셀 영역을 제외한 부분의 습식 식각 공정시에 셀 영역과 로직 영역의 경계에서의 식각 제어의 어려움 때문에 발생하는 이상 식각 문제가 있다.
셋째, 게이트 스페이서의 형성후에 SAC 공정을 진행하지 않고 SAC 공정과 동시에 셀 영역에 스페이서를 형성하기 때문에 플러그층의 갭필 특성이 저하되어 셀 보이드의 발생이 문제된다.
넷째, DRAM만의 소자 제조시에 적용하는 SAC공정이 아니라 변화된 SAC 공정으로 SAC 공정의 마진 확보 및 누설 전류 억제, 커패시턴스 확보등의 어려움이 있다.
본 발명은 이와 같은 종래 기술의 MDL 소자의 문제를 해결하기 위한 것으로, 동일한 칩에 로직 소자들과 메모리 소자들이 구성되는 MDL(Merged DRAM on Logic) 소자의 형성 공정시에 각각 로직부와 메모리부의 특성을 모두 확보할 수 있도록한 엠디엘 소자의 제조 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 엠디엘 소자의 제조 방법은 반도체 기판에 셀 영역,주변 회로 영역을 갖는 메모리 영역과 로직 영역을 정의하는 단계;반도체 기판상에 게이트 전극들을 형성하고 그들을 마스크로 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극들의 측면에 게이트 스페이서를 형성하고 전면에 베리어층을 형성하는 단계;전면에 제 1 평탄화층을 형성하고 스토리지 노드 콘택을 형성하기 위한 제 1 절연층을 형성하는 단계;상기 셀 영역의 저농도 불순물 영역에 콘택되는 스토리지 노드 플러그층을 형성하는 단계;전면에 제 2 절연층을 형성하고 셀 영역을 제외한 부분의 베리어층을 노출시키고 소오스/드레인 이온 주입을 한후 제거하는 단계;로직 영역, 주변 회로 영역에 실리사이드층을 형성하는 단계;전면에 제 3 절연층, 제 2 평탄화층을 차례로 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 엠디엘 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3j는 본 발명에 따른 엠디엘 소자의 형성을 위한 공정 단면도이다.
동일한 칩에서 로직 어레이와 DRAM 셀을 갖는 디바이스를 제작하기 위해서는 프로세스의 통합시에 여러 문제들이 발생할 수 있다.
본 발명은 고성능 로직 소자(High Performance Logic Device)를 갖는 MDL(Merged DRAM on Logic)소자의 제조에 관한 것으로, 로직부의 소오스/드레인 형성후에 진행되는 메모리부의 고온 어닐 공정으로 부터 로직부의 특성 저하를 방지할 수 있도록한 것이다.
공정 진행은 먼저, 도 3a에서와 같이, 셀 영역과 주변 회로 영역을 갖는 메모리 영역과 로직 영역을 포함하는 반도체 기판(31)에 각각 소자 분리 영역(32)에 의해 분리되는 Deep n-Well 영역(33),p-Well 영역(34), n-Well 영역(35)을 형성한다.
이어, 셀 영역의 게이트 전극(36), 주변 회로 영역의 게이트 전극(37a)(37b), 로직 영역의 게이트 전극(38a)(38b)을 형성하고 LDD 이온 주입 공정을 진행하여 저농도 불순물 영역 즉, LDD 영역(39)을 형성한다.
그리고 도 3b에서와 같이, 전면에 HLD(High Temperature Low Pressure Deposition) 공정으로 100Å의 두께의 HLD층(도면에 도시하지 않음)을 형성하고 제 1 나이트라이드층을 600 ~ 800Å의 두께로 형성한다.
이어, 상기 제 1 나이트라이드층을 에치백하여 상기 각각의 영역의 게이트 전극(36)(37a)(37b)(38a)(38b)의 측면에 게이트 스페이서(40)를 형성한다.
그리고 도 3c에서와 같이, 전면에 100Å 두께의 HLD층(도면에 도시하지 않음)을 형성하고 베리어층으로 80 ~ 120Å의 제 2 나이트라이드층(41)을 형성한다.
이어, 도 3d에서와 같이, 전면에 7500 ~ 8500Å의 두께의 제 1 평탄화층 즉, 제 1 BPSG층(42)을 형성하고 800 ~ 850℃의 온도로 리플로우 공정을 진행하고 CMP 공정으로 평탄화한다.
그리고 상기 평탄화된 제 1 BPSG층(42)상에 스토리지 노드 콘택을 형성하기 위한 제 1 절연층으로 예를들면, 제 1 HLD층(43)을 형성한다.
이어, 도 3e에서와 같이, 상기 제 1 HLD층(43)을 선택적으로 패터닝하여 SAC공정으로 스토리지 노드 콘택홀을 형성한다.
그리고 상기 스토리지 노드 콘택홀을 폴리 실리콘으로 매립하고 에치백하여 플러그층(44)을 형성하고 전면에 1900 ~ 2100Å의 두께로 제 2 절연층 즉, 제 2 HLD층(45)을 형성한다.
이어, 도 3f에서와 같이, 전면에 포토레지스트를 도포하고 셀 영역상에만 남도록 패터닝하여 포토레지스트 패턴층(46)을 형성한다.
이어, 상기 포토레지스트 패턴층(46)을 마스크로 하여 습식 식각 공정으로 셀 영역을 제외한 부분의 제 1 HLD층(43), 제 2 HLD층(45), 제 1 BPSG층(42)을 제거하여 제 2 나이트라이드층(41)이 노출되도록 한다.
그리고 도 3g에서와 같이, 로직 영역과 주변 회로 영역의 게이트 전극의 측면에 불순물 이온을 주입하여 소오스/드레인 영역(47)을 형성한다.
이어, 도 3h에서와 같이, 셀 영역상에 제 2 포토레지스트 패턴층(46)을 형성하고 제 2 나이트라이드층(41)을 제거한다.
그리고 도 3i에서와 같이, 소오스/드레인(47)이 형성된 전면에 고융점 금속층을 형성하고 실리사이드 공정을 진행하여 로직 영역, 주변 회로 영역의 소오스/드레인(47)의 표면 및 로직 영역의 게이트 전극(38a)(38b)의 표면에 실리사이드층(48)을 형성한다.
이어, 도 3j에서와 같이, 전면에 150 ~ 200Å의 두께로 제 3 HLD층(49)을 형성하고 상기 제 3 HLD층(49)상에 8000 ~ 11000Å의 두께의 제 2 평탄화층 즉, 제 2 BPSG층(50)을 형성하고 800 ~ 850℃의 온도로 리플로우시킨다.
그리고 상기 제 2 BPSG층(50)을 CMP 공정으로 평탄화한다.
이와 같은 본 발명은 로직부의 소오스/드레인 형성후에 진행되는 메모리부의 고온 어닐 공정으로 부터 로직부의 특성 저하를 방지할 수 있도록한 것이다.
이와 같은 본 발명에 따른 엠디엘 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 게이트 스페이서를 전체 영역에서 동시에 형성하여 게이트 스페이서의 균일성 확보 및 불량률을 낮추는 효과가 있다.
둘째, 셀 영역을 제외한 부분의 습식 식각 공정을 베리어 역할을 하는 나이트라이드층을 형성한후에 진행하여 셀 영역과 로직 영역의 경계에서의 식각 제어의 정확성을 확보할 수 있다.
셋째, 게이트 스페이서의 형성과 SAC 공정을 별도로 진행하여 플러그층의 갭필 특성을 높일 수 있다.
넷째, DRAM 단품과 동일한 SAC 공정이 가능하여 SAC 공정의 마진 확보 및 누설 전류 억제, 균일한 커패시턴스 확보등의 효과가 있다.
도 1a내지 도 1h는 종래 기술의 엠디엘 소자의 형성을 위한 공정 단면도
도 2는 종래 기술의 엠디엘 소자의 스토리지 콘택 부분의 레이 아웃도
도 3a내지 도 3j는 본 발명에 따른 엠디엘 소자의 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
31. 반도체 기판 32. 소자 분리 영역
33. Deep n-Well 영역 34. p-Well 영역
35. n-Well 영역 36.37a.37b.38a.38b. 게이트 전극
39. LDD 영역 40. 게이트 스페이서
41. 제 2 나이트라이드층 42. 제 1 BPSG층
43. 제 1 HLD층 44. 플러그층
45. 제 2 HLD층 46. 제 1 포토레지스트층
47. 소오스/드레인 48. 실리사이드층
49. 제 3 HLD층 50. 제 2 BPSG층

Claims (5)

  1. 반도체 기판에 셀 영역,주변 회로 영역을 갖는 메모리 영역과 로직 영역을 정의하는 단계;
    반도체 기판상에 게이트 전극들을 형성하고 그들을 마스크로 저농도 불순물 영역을 형성하는 단계;
    상기 게이트 전극들의 측면에 게이트 스페이서를 동시에 형성하고 전면에 베리어층을 차례로 형성하는 단계;
    전면에 제 1 평탄화층을 형성하고 리플로우 공정을 실시하는 단계;
    상기 제 1 평탄화층상에 스토리지 노드 콘택을 형성하기 위한 제 1 절연층을 형성하는 단계;
    상기 셀 영역의 저농도 불순물 영역에 콘택되는 스토리지 노드 플러그층을 형성하는 단계;
    전면에 제 2 절연층을 형성하고 셀 영역을 제외한 부분의 베리어층을 노출시키고 소오스/드레인 이온 주입을 한후 제거하는 단계;
    상기 주변 회로 영역의 소오스/드레인 영역 및 로직 영역의 게이트 전극 및 소오스/드레인 영역의 표면에 실리사이드층을 형성하는 단계;
    전면에 제 3 절연층, 제 2 평탄화층을 차례로 형성하는 단계;
    상기 제 2 평탄화층이 형성된 반도체 기판에 리플로우 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
  2. 제 1 항에 있어서, 제 1,2,3 절연층을 HLD 공정으로 형성하는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
  3. 제 1 항에 있어서, 베리어층을 80 ~ 120Å 두께의 나이트라이드층으로 형성하는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
  4. 제 1 항에 있어서, 제 1,2 평탄화층을 BPSG를 사용하여 각각 7500 ~ 8500Å의 두께, 8000 ~ 11000Å의 두께로 형성하는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서, 제 1,2 평탄화층을 800 ~ 850℃의 온도로 리플로우 공정을 진행하고 CMP 공정으로 평탄화하는 것을 특징으로 하는 엠디엘 소자의 제조 방법.
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