KR100762870B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 지아이디엘(GIDL : Gate Induced Drain Leakage) 커런트를 개선시킬 수 있는 반도체 소자의 제조방법을 개시하며, 개시된 본 발명의 방법은, 반도체 기판 상에 양측벽에 희생 스페이서를 갖는 희생막 패턴을 형성하는 단계; 상기 희생막 패턴 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 희생막 패턴과 그 하부의 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽 및 상기 희생 스페이서의 측벽 상에 산화막 재질의 게이트 스페이서를 형성하는 단계; 상기 트렌치의 저부를 포함한 기판 표면 상에 산화막을 형성하는 단계; 상기 트렌치 내부에 도전막을 매립시켜 트렌치형의 게이트 전극을 형성하는 단계; 상기 희생 스페이서와 그 측벽의 게이트 스페이서 부분을 제거하는 단계; 및 상기 트렌치형의 게이트 전극 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함한다.
Description
도 1은 종래 기술에 따라 형성된 형성된 반도체 소자를 도시한 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 소자분리막
13 : 웰 14 : 희생막 패턴
15 : 희생 스페이서 16 : LDD 영역
17 : 감광막 패턴 18 : 트렌치
19 : 게이트 스페이서 20 : 산화막
21 : 게이트용 도전막 22 : 게이트 전극
23 : 소오스/드레인 영역 24 : 층간절연막
25 : 콘택플러그 26 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 지아이 디엘(GIDL : Gate Induced Drain Leakage) 커런트를 개선시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 회로 내에 구비되는 패턴들의 크기가 감소되고 있고, 이러한 경향에 부합해서 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있다.
그런데, 반도체 소자의 고집적화에 따라 게이트 전극의 선폭 감소가 진행되고 있는 추세에서, 상기 게이트 전극의 선폭 감소는 채널 길이의 감소를 초래하게 되어 문턱 전압(Vt)이 급격하게 줄어드는 단채널효과(Short Channel Effect)를 유발하게 되고, 이로 인해, 트랜지스터 및 소자 특성의 저하가 야기된다. 따라서, 반도체 소자의 고집적화를 위해서는 상기 단채널효과의 방지가 반듯이 해결되어야 할 과제이다. 이러한 단채널효과의 유발을 방지하기 위해 다양한 공정 기술들이 개발되고 있으며, LDD(Lightly Doped Drain) 영역의 형성은 그 좋은 예이다.
도 1은 종래 기술에 따라 형성된 반도체 소자를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하면 다음과 같다.
먼저, 반도체 기판(1)의 적소에 트렌치형의 소자분리막(2)을 형성한다. 그런다음, 이온주입 공정을 통해 기판(1) 내에 웰(3)을 형성하고, 이어, 게이트의 문턱전압 조절을 위한 이온주입을 행한다.
다음으로, 소자분리막(2)이 구비된 반도체 기판(1) 상에 산화막(4a)과 폴리실리콘막(4b)을 차례로 형성하고, 이어, 상기 막들을 패터닝하여 게이트 전극(4)을 형성한다. 그런다음, 상기 결과물에 대해 LDD(Lightly Doped Drain) 이온주입을 행 하여 기판 표면에 LDD 영역(5)을 형성한다.
그 다음, 상기 결과물 상에 산화막 및 질화막의 증착한 후, 이들을 블랭킷 식각하여 게이트 전극(4)의 측벽에 게이트 스페이서(6)를 형성하고, 이어, 고농도 불순물 이온주입을 행하여 노출된 기판 표면에 소오스/드레인 영역(7)을 형성한다.
다음으로, 상기 단계까지의 결과물 상에 평탄화된 층간절연막(8)을 형성하고, 그런다음, 상기 층간절연막(8)의 소정 부분들을 선택적으로 식각하여 기판(1)의 일부분을 노출시키는 콘택홀들을 형성한 후, 각 콘택홀 내에 도전막을 매립시켜 콘택플러그(9)를 형성한다. 그리고나서, 상기 층간절연막(8) 상에 금속막을 증착한 후, 이를 패터닝하여 각각의 콘택플러그(8)와 콘택되는 금속배선(10)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 진행하여 소망하는 반도체 소자를 완성한다.
그러나, 종래 기술에 따른 반도체 소자는 LDD 영역의 형성을 통해 단채널효과를 어느 정도 개선할 수 있지만, 게이트 전극과 드레인 영역간의 오버랩 영역에서 발생되는 GIDL(Gate Induced Drain Leakage) 커런트를 개선하는데 한계가 있는 바, 그 특성 확보가 어려운 문제점이 있다. 특히, 채널 길이가 감소될수록 상기 GIDL 커런트 문제가 심화될 것으로 예상된다.
또한, 고집적화에 따라 셀 면적이 감소되고 있는 추세에서, 게이트 스페이서의 형성으로 인해 콘택 면적이 감소됨으로써, 콘택 공정 마진의 확보가 어려운 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 게이트 형성 공정의 변경을 통해 GIDL 거런트를 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 게이트 스페이서에 의한 콘택 면적의 감소를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 양측벽에 희생 스페이서를 갖는 희생막 패턴을 형성하는 단계; 상기 희생막 패턴 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 희생막 패턴과 그 하부의 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내벽 및 상기 희생 스페이서의 측벽 상에 산화막 재질의 게이트 스페이서를 형성하는 단계; 상기 트렌치의 저부를 포함한 기판 표면 상에 산화막을 형성하는 단계; 상기 트렌치 내부에 도전막을 매립시켜 트렌치형의 게이트 전극을 형성하는 단계; 상기 희생 스페이서와 그 측벽의 게이트 스페이서 부분을 제거하는 단계; 및 상기 트렌치형의 게이트 전극 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함한다.
본 발명에 따르면, 게이트 전극을 트렌치형으로 형성함으로써, 상기 게이트 전극과 드레인 영역의 오버랩 면적을 제거할 수 있으며, 이에 따라, GIDL 커런트를 개선할 수 있으며, 아울러, 트렌치 내에 게이트 스페이서를 형성함에 따라 콘택 공정의 마진을 확보할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(11)의 적소에 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브 영역을 한정하는 트렌치형의 소자분리막들을 형성하고, n형 및 p형 불순물의 이온주입을 차례로 행하여 기판(11) 내에 n형 및 p형의 웰(13)을 형성하고, 연이어, 후속에서 형성될 게이트 전극의 문턱전압(Vt)을 조절하기 위한 이온주입을 행한다.
도 2b를 참조하면, 반도체 기판(11)의 전 영역 상에 희생막을 증착한 상태에서, 이를 패터닝하여 후속에서 게이트가 형성될 기판 영역 상에 희생막 패턴(14)을 형성한다. 여기서, 상기 희생막은 폴리실리콘막으로 형성함이 바람직하다. 이어서, 질화막이 증착 및 이에 대한 블랭킷 식각을 수행하여 상기 희생막 패턴(14)의 측벽에 희생 스페이서(15)를 형성하고, 이어, 상기 희생 스페이서(15)를 포함 희생막 패턴(14)을 이온주입 마스크로하는 저농도 불순물 이온주입을 수행하여 상기 희생 스페이서(15)를 포함하는 희생막 패턴(14) 양측의 기판 영역 내에 LDD 영역(16)을 형성한다.
도 2c를 참조하면, 상기 단계까지의 결과물 상에 희생막 패턴을 노출시키는 감광막 패턴(17)을 형성한다. 그런다음, 상기 노출된 희생막 패턴을 제거한 상태에 서, 상기 희생막 패턴의 제거로 인해 노출된 기판 영역을 소정 두께만큼 식각하여, 트렌치(18)를 형성한다.
도 2d를 참조하면, 식각마스크로 이용된 감광막 패턴을 제거한 상태에서, 산화막의 증착 및 이에 대한 블랭킷 식각을 수행하여 상기 트렌치(18) 및 희생 스페이서(15)의 측벽에 게이트 스페이서(19)를 형성한다. 그런다음, 이 결과물에 대해 산화 공정을 수행하여 트렌치의 저부를 포함한 기판(11) 표면 상에 산화막(20)을 형성하고, 그리고나서, 상기 트렌치(18) 내에 게이트용 도전막, 예컨데, 폴리실리콘막(21)을 매립시킨다.
도 2e를 참조하면, 희생 스페이서 및 이 측면에 형성된 게이트 스페이서 부분을 식각 제거하고, 이 결과로서, 기판(11) 내에 트렌치형의 게이트 전극(22)을 형성한다. 그런다음, 상기 단계까지의 결과물에 대해 고농도의 불순물 이온주입을 행하여 게이트 스페이서(19)를 포함한 게이트 전극(22) 양측의 기판(11) 영역 내에 소오스/드레인 영역(23)을 형성한다.
도 2f를 참조하면, 상기 결과물의 전 영역 상에 표면 평탄화가 이루어진 층간절연막(24)을 형성한 상태에서, 상기 층간절연막(24)의 소정 부분들을 선택적으로 식각하여 기판 영역, 즉, 소오스/드레인 영역(23)을 각각 노출시키는 콘택홀들을 형성한 후, 각 콘택홀 내에 도전막을 매립시켜 콘택플러그들(25)을 형성하고, 그리고나서, 층간절연막(24) 상에 금속막의 증착 및 이에 대한 패터닝을 차례로 수행하여 각각의 콘택플러그(25)와 개별적으로 콘택되는 금속배선(26)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
상기와 같은 공정에 따라 반도체 소자를 제조하게 되면, 우선, 게이트 전극이 트렌치형으로 형성되기 때문에 상기 게이트 전극과 드레인 영역간의 오버랩 영역이 제거되며, 따라서, 상기 오버랩 영역에 기인하는 GIDL 커런트가 개선되어 소자 특성이 확보된다. 또한, 게이트 스페이서가 트렌치의 내벽에 형성되므로, 상기 게이트 스페이서에 의한 콘택 면적의 감소는 유발되지 않으며, 따라서, 콘택 면적의 감소에 따른 콘택 저항의 증가 등은 초래되지 않는 바, 결국, 콘택 공정 마진을 확보할 수 있게 된다.
이상에서와 같이, 본 발명은 게이트 전극과 드레인 영역의 오버랩 영역이 감소 또는 제거되도록 상기 게이트 전극을 트렌치형으로 형성함으로써, GIDL 커런트를 개선시킬 수 있으며, 아울러, 게이트 스페이서를 트렌치 내벽에 형성함으로써, 후속하는 콘택 공정의 공정 마진을 확보할 수 있다.
따라서, 본 발명은 반도체 소자의 고집적화를 이룰 수 있으며, 아울러, 특성 저하가 없는 소자를 제조할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 반도체 기판 상에 양측벽에 희생 스페이서를 갖는 희생막 패턴을 형성하는 단계;상기 희생막 패턴 양측의 기판 표면 내에 LDD 영역을 형성하는 단계;상기 희생막 패턴과 그 하부의 기판 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치의 내벽 및 상기 희생 스페이서의 측벽 상에 산화막 재질의 게이트 스페이서를 형성하는 단계;상기 트렌치의 저부를 포함한 기판 표면 상에 산화막을 형성하는 단계;상기 트렌치 내부에 도전막을 매립시켜 트렌치형의 게이트 전극을 형성하는 단계;상기 희생 스페이서와 그 측벽의 게이트 스페이서 부분을 제거하는 단계; 및상기 트렌치형의 게이트 전극 양측의 기판 표면 내에 LDD 영역을 갖는 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 트렌치를 형성하는 단계는,상기 반도체 기판 상에 상기 희생막 패턴을 노출시키는 감광막 패턴을 형성하는 단계:상기 반도체 기판이 노출되도록 상기 감광막 패턴을 식각마스크로 이용해서 상기 희생막 패턴을 식각하는 단계; 및상기 노출된 반도체 기판 영역의 일부 두께를 식각하는 단계로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 희생막 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 희생 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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