KR20000003980A - 반도체 소자의 트랜지스터 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 제한된 면적 내에서 채널의 길이를 증가시킬 수 있으며, 엘리베이티드 소오스 및 드레인 구조를 이룰 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 반도체 기판 내에 형성된 트렌치, 상기 트렌치 측벽 및 바닥에 형성된 게이트 절연막, 상기 트렌치 내에 매립된 전도막으로 이루어지는 게이트 전극 및 상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자의 트랜지스터를 제공하며, 게이트 전극이 형성될 영역의 반도체 기판 내에 트렌치를 형성하고, 상기 트렌치 측벽 및 바닥에 게이트 절연막을 형성하고, 상기 트렌치 내부에 전도막을 매립하여 게이트 전극을 형성한 후, 상기 게이트 전극 양측의 상기 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 반도체 소자의 트랜지스터 형성 방법을 제공한다. 이에 의해, 실질적으로 채널의 길이를 증가시켜 단채널 효과를 방지할 수 있으며, 동시에 선택적 에피 성장 없이도 엘리베이티드 소오스 및 드레인 형성 효과를 얻어 얕은 접합을 용이하게 형성할 수 있고, 공정 여유도를 확보하고 소자의 집적화를 향상시킬 수 있다.
Description
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 반도체 소자의 트랜지스터 및 그 형성 방법에 관한 것이다.
반도체 소자의 집적도가 향상됨에 따라 트랜지스터의 게이트 전극 폭도 줄어들어 채널 길이가 짧아지고, 저집도 소자에서는 발생하지 않았던 단채널 효과(short channel effect)가 발생한다. 단채널 효과는 반도체 소자의 집적도 향상에 걸림돌이 되고 있어 이를 해결하기 위한 방안으로, 트랜지스터의 소오스 및 드레인을 LDD(lightly doped drain), DDD(double diffused drain) 또는 포켓(pocket) 구조로 형성하는 기술이 제시되었다. 그러나, 이와 같은 구조는 후속 열처리 공정에 의한 도펀트(dopant)의 확산으로 공정 여유도(margin)에 한계가 있다.
또한, 소자의 종방향 축소를 위해 시도되는 얕은 접합(shallow junction) 형성시에도 채널링(channeling) 효과 및 후속 열처리 공정에 의한 확산으로 공정이 용이하지 않다. 이와 같은 문제점을 해결하기 위하여 선택적 에피 성장(selective epitaxial growth)을 이용한 엘리베이티드(elevated source/drain) 소오스 및 드레인 형성 방법이 제시되었으나, 이 방법은 선택적 에피 성장이 용이하지 하지 않은 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 제한된 면적 내에서 채널의 길이를 증가시킬 수 있으며, 엘리베이티드 소오스 및 드레인 구조를 이룰 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도1 내지 도3은 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
10: 실리콘 기판 11: 소자분리막
12: 게이트 절연막 13: 폴리실리콘막
14: 실리사이드 15: 이온주입 마스크
16: 소오스 및 드레인 17: 층간절연막
상기 목적을 달성하기 위한 본 발명은, 반도체 기판 내에 형성된 트렌치; 상기 트렌치 측벽 및 바닥에 형성된 게이트 절연막; 상기 트렌치 내에 매립된 전도막으로 이루어지는 게이트 전극; 및 상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자의 트랜지스터를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 게이트 전극이 형성될 영역의 반도체 기판 내에 트렌치를 형성하는 제1 단계; 상기 트렌치 측벽 및 바닥에 게이트 절연막을 형성하는 제2 단계; 상기 트렌치 내부에 전도막을 매립하여 게이트 전극을 형성하는 제3 단계; 및 상기 게이트 전극 양측의 상기 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 제4 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면 도1 내지 도3을 참조하여 설명한다.
먼저, 도1에 도시한 바와 같이 소자분리막(11) 형성 공정이 완료된 실리콘 기판(10)을 선택적으로 식각하여, 게이트 전극이 형성될 영역에 얕은 트렌치(shallow trench)를 형성하고, 트렌치 바닥 및 측벽에 게이트 산화막(12)을 형성한 다음, 전체 구조 상에 폴리실리콘막(13)을 증착하고, 폴리실리콘막(13)을 화학적 기계적 연마(chemical mechanical polishing)하여 트렌치 내부에 폴리실리콘막(13)이 남도록 함으로써 게이트 전극을 형성한다. 상기 폴리실리콘막(13) 상에 실리사이드(14)를 형성하기도 하며, 상기 폴리실리콘막(13)의 일부는 트렌치 밖으로 돌출되기도 한다.
문턱전압을 위한 이온주입 공정을 상기 트렌치 형성 전에 실시할 경우, 트렌치의 깊이를 감안하여 이온주입 에너지를 결정한다. 또는 문턱전압을 위한 이온주입 공정을 트렌치 형성 후 실시하기도 한다.
다음으로, 도2에 도시한 바와 같이 실리사이드(14) 및 상기 트렌치 주변의 실리콘 기판(10) 상에 이온주입 마스크(15)를 형성한다. 상기 이온주입 마스크(14)는 트렌치 입구를 둘러싸며 스페이서(spacer) 형태로 형성된다. 이어서, 소오스 영역에서 드레인 영역으로 향하는 1차 경사 이온주입(tilted implantation) 공정과 드레인 영역에서 소오스 영역으로 향하는 2차 경사 이온주입 공정을 실시하여 게이트 전극 과 접하는 실리콘 기판(10) 표면에 LDD 구조의 소오스 및 드레인(16)을 형성한다.
다음으로, 도3에 도시한 바와 같이 이온주입 마스크(15)를 제거하고, 전체 구조 상에 층간절연막(17)을 형성한다.
전술한 본 발명의 일실시예에서는 이온주입 마스크를 형성한 후 2회의 경사이온주입(dual tilted implantation) 공정을 실시하는 경우를 설명하였다.
경사 이온주입 공정을 실시하지 않고도 본 발명에서 의도하는 트랜지스터를 형성할 수 있다. 예로서, 1차 직진 이온주입 공정을 실시하고, 실리사이드(14) 및 실리콘 기판(10) 상에 이온주입 마스크를 형성한 후 2차 직진 이온주입을 실시하여 LDD 구조의 소오스 및 드레인(16)을 형성할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 실질적으로 채널의 길이를 증가시켜 단채널 효과를 방지할 수 있으며, 동시에 선택적 에피 성장 없이도 엘리베이티드 소오스 및 드레인 형성 효과를 얻어 얕은 접합을 용이하게 형성할 수 있다. 이로써, 공정 여유도(margin)를 확보하고, 소자의 집적화를 향상시킬 수 있다.
Claims (7)
- 반도체 소자의 트랜지스터에 있어서,반도체 기판 내에 형성된 트렌치;상기 트렌치 측벽 및 바닥에 형성된 게이트 절연막;상기 트렌치 내에 매립된 전도막으로 이루어지는 게이트 전극; 및상기 게이트 전극 양측의 상기 반도체 기판 내에 형성된 소오스 및 드레인 영역을 포함하는 반도체 소자의 트랜지스터.
- 제 1 항에 있어서,상기 전도막은 폴리실리콘막인 반도체 소자의 트랜지스터.
- 제 1 항 또는 제 2 항에 있어서,상기 소오스 및 드레인 영역은 LDD(lightly doped drain) 구조를 이루는 반도체 소자의 트랜지스터.
- 반도체 소자의 트랜지스터 형성 방법에 있어서,게이트 전극이 형성될 영역의 반도체 기판 내에 트렌치를 형성하는 제1 단계;상기 트렌치 측벽 및 바닥에 게이트 절연막을 형성하는 제2 단계;상기 트렌치 내부에 전도막을 매립하여 게이트 전극을 형성하는 제3 단계; 및상기 게이트 전극 양측의 상기 반도체 기판 내에 소오스 및 드레인 영역을 형성하는 제4 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
- 제 4 항에 있어서,상기 제4 단계는,상기 게이트 전극 및 상기 게이트 전극과 인접한 상기 반도체 기판 상에 이온주입 마스크를 형성하는 단계;상기 소오스 영역에서 상기 드레인 영역으로 향하는 1차 경사 이온주입(tilted implantation) 공정과 상기 드레인 영역에서 상기 소오스 영역으로 향하는 2차 경사 이온주입 공정을 실시하여 LDD(lightly doped drain 구조의 소오스 및 드레인 영역을 형성하는 단계; 및상기 이온주입 마스크를 제거하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
- 제 4 항에 있어서,상기 제4 단계는,상기 게이트 전극 양측의 상기 반도체 기판 내에 이온을 주입하는 단계;상기 게이트 전극과 인접한 상기 반도체 기판 상에 이온주입 마스크를 형성하는 단계;상기 이온주입 마스크 형성 후 노출된 상기 반도체 기판 내에 이온을 주입하여 LDD(lightly doped drain) 구조의 소오스 및 드레인 영역을 형성하는 단계; 및상기 이온주입 마스크를 제거하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
- 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제3 단계는,제2 단계가 완료된 전체 구조 상에 폴리실리콘막을 형성하는 단계; 및상기 폴리실리콘막을 화학적 기계적 연마하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법.
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