JPH10173072A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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- JPH10173072A JPH10173072A JP8328580A JP32858096A JPH10173072A JP H10173072 A JPH10173072 A JP H10173072A JP 8328580 A JP8328580 A JP 8328580A JP 32858096 A JP32858096 A JP 32858096A JP H10173072 A JPH10173072 A JP H10173072A
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Abstract
(57)【要約】
【課題】 半導体装置を構成する各層間の段差構造を緩
和でき、膜間のストレスを低減でき、ショートチャネル
効果の問題も解消できる半導体装置の製造方法および半
導体装置を提供する。 【解決手段】 Ｓｉ基板２に等方性エッチングでトレン
チ部４を形成し、この中に絶縁膜６を介してＰｏｌｙＳ
ｉ、ＷＳｉ、ＰｏｌｙＳｉのサンドイッチ構造のゲート
電極部８を形成する。そして、基板２のゲート電極部８
の両側に位置する部分にソース１０およびドレイン１２
を形成する。また、埋め込まれたゲート電極部８上にＰ
ｏｌｙＳｉの高抵抗層２０を設け、この高抵抗層２０の
前記ゲート電極部８の真上に位置する部分を相対的に弱
いＮ型にし、その両側を相対的に強いＮ型とする。次
に、高抵抗層２０の上に絶縁膜２２および配線層２４を
形成する。
和でき、膜間のストレスを低減でき、ショートチャネル
効果の問題も解消できる半導体装置の製造方法および半
導体装置を提供する。 【解決手段】 Ｓｉ基板２に等方性エッチングでトレン
チ部４を形成し、この中に絶縁膜６を介してＰｏｌｙＳ
ｉ、ＷＳｉ、ＰｏｌｙＳｉのサンドイッチ構造のゲート
電極部８を形成する。そして、基板２のゲート電極部８
の両側に位置する部分にソース１０およびドレイン１２
を形成する。また、埋め込まれたゲート電極部８上にＰ
ｏｌｙＳｉの高抵抗層２０を設け、この高抵抗層２０の
前記ゲート電極部８の真上に位置する部分を相対的に弱
いＮ型にし、その両側を相対的に強いＮ型とする。次
に、高抵抗層２０の上に絶縁膜２２および配線層２４を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型半導体等
の半導体装置の製造方法および半導体装置に関するもの
である。
の半導体装置の製造方法および半導体装置に関するもの
である。
【０００２】
【従来の技術】図４は、従来の半導体装置として、例え
ば高抵抗負荷型ＣＭＯＳスタティックＲＡＭの構造例を
示す断面図である。この半導体装置は、基板上に第１ポ
リシリコン層によるトランジスタをバルクトランジスタ
として形成し、この上層に第２ポリシリコン層による高
抵抗層を形成したものである。すなわち、Ｓｉ基板１０
０上にゲート酸化層１０２を介して第１のポリシリコン
（ＰｏｌｙＳｉ）層と第１のタングステンシリサイド
（ＷＳｉ）層によるゲート電極部１０４を形成するとと
もに、Ｓｉ基板１００のゲート電極部１０４の両側に位
置する部位に、イオン注入等によってソース１０６およ
びドレイン１０８を形成して、バルクトランジスタを構
成する。
ば高抵抗負荷型ＣＭＯＳスタティックＲＡＭの構造例を
示す断面図である。この半導体装置は、基板上に第１ポ
リシリコン層によるトランジスタをバルクトランジスタ
として形成し、この上層に第２ポリシリコン層による高
抵抗層を形成したものである。すなわち、Ｓｉ基板１０
０上にゲート酸化層１０２を介して第１のポリシリコン
（ＰｏｌｙＳｉ）層と第１のタングステンシリサイド
（ＷＳｉ）層によるゲート電極部１０４を形成するとと
もに、Ｓｉ基板１００のゲート電極部１０４の両側に位
置する部位に、イオン注入等によってソース１０６およ
びドレイン１０８を形成して、バルクトランジスタを構
成する。
【０００３】次に、ゲート電極部１０４の上に、ＳｉＯ
2 等による絶縁層１１０を介して、第２のポリシリコン
層と第２のタングステンシリサイド層による配線層１１
２を形成する。さらに、この上にＴＥＯＳ（tetraethyl
orthosilicate ）による層間絶縁層１１４、ＳｉＮによ
る絶縁層１１６を形成し、この上層の素子（図示せず）
を積層していく。
2 等による絶縁層１１０を介して、第２のポリシリコン
層と第２のタングステンシリサイド層による配線層１１
２を形成する。さらに、この上にＴＥＯＳ（tetraethyl
orthosilicate ）による層間絶縁層１１４、ＳｉＮによ
る絶縁層１１６を形成し、この上層の素子（図示せず）
を積層していく。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来技術では、基板１００上に盛り上がった状態でゲート
電極部１０４が形成され、この上層に配線層１１２を積
層することから、ゲート電極部１０４の端部に位置する
部分に段差部（図４のＡ部）が生じ、この段差部Ａにお
ける各層の膜にストレスが大きくなり、膜の劣化や剥離
の原因となり、またゲートリーク等が生じる恐れがあ
る。また、断面構造も複雑となり、平坦性の面での問題
がある。また、ソースとドレインとの間隔を十分にとり
難いためショートチャネル効果の問題もある。
来技術では、基板１００上に盛り上がった状態でゲート
電極部１０４が形成され、この上層に配線層１１２を積
層することから、ゲート電極部１０４の端部に位置する
部分に段差部（図４のＡ部）が生じ、この段差部Ａにお
ける各層の膜にストレスが大きくなり、膜の劣化や剥離
の原因となり、またゲートリーク等が生じる恐れがあ
る。また、断面構造も複雑となり、平坦性の面での問題
がある。また、ソースとドレインとの間隔を十分にとり
難いためショートチャネル効果の問題もある。
【０００５】そこで本発明の目的は、各層間の段差構造
を緩和でき、膜間のストレスを低減できるとともに、シ
ョートチャネル効果の問題も解消できる半導体装置の製
造方法および半導体装置を提供することにある。
を緩和でき、膜間のストレスを低減できるとともに、シ
ョートチャネル効果の問題も解消できる半導体装置の製
造方法および半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明による半導体装置の製造方法は、半導体基板
にエッチングによって凹部を形成する工程と、この凹部
内にゲート酸化膜を介してゲート電極部を形成する工程
と、前記基板の前記ゲート電極部の両側に位置する部位
にソースおよびドレインを形成する工程と、前記半導体
基板におけるゲート電極部の上層に、絶縁膜を介して配
線層を形成する工程とを有することを特徴とする。ま
た、本発明による半導体装置は、半導体基板に形成した
凹部内にゲート酸化膜を介してゲート電極部を設けると
ともに、前記基板の前記ゲート電極部の両側に位置する
部位にソースおよびドレインを形成して構成されるトラ
ンジスタと、前記トランジスタの上層に、絶縁膜を介し
て形成され、前記ゲート電極部の上面に位置する部分を
相対的に弱いＮ型に形成するとともに、その両側に相対
的に強いＮ型を形成した高抵抗層とを有することを特徴
とする。
め、本発明による半導体装置の製造方法は、半導体基板
にエッチングによって凹部を形成する工程と、この凹部
内にゲート酸化膜を介してゲート電極部を形成する工程
と、前記基板の前記ゲート電極部の両側に位置する部位
にソースおよびドレインを形成する工程と、前記半導体
基板におけるゲート電極部の上層に、絶縁膜を介して配
線層を形成する工程とを有することを特徴とする。ま
た、本発明による半導体装置は、半導体基板に形成した
凹部内にゲート酸化膜を介してゲート電極部を設けると
ともに、前記基板の前記ゲート電極部の両側に位置する
部位にソースおよびドレインを形成して構成されるトラ
ンジスタと、前記トランジスタの上層に、絶縁膜を介し
て形成され、前記ゲート電極部の上面に位置する部分を
相対的に弱いＮ型に形成するとともに、その両側に相対
的に強いＮ型を形成した高抵抗層とを有することを特徴
とする。
【０００７】本発明による半導体装置の製造方法および
半導体装置では、半導体基板に形成した凹部にゲート電
極部を埋め込むようにしたため、半導体装置の層構造が
全体として段差の少ない平坦化したものになり、断面形
状を簡素化でき、また、段差部分のストレスも生じな
い。また、凹部を挟んでソースとドレインを形成するた
め、チャネル長を長くでき、ショートチャネル効果に強
い構造を得ることができる。また、本発明による半導体
装置では、前記ゲート電極部が「Ｈｉｇｈ」となってト
ランジスタがオンすると、その上面に設けた高抵抗層が
誘電されてＮ−Ｐ−Ｎ型のようになり、その抵抗値が上
昇する。また、トランジスタがオフすると、Ｎ−Ｎ−Ｎ
型となり、その抵抗値が低下する。したがって、例えば
高抵抗負荷型ＭＯＳスタティックＲＡＭのメモリセル
（インバータ回路）を構成する２組の駆動ＭＯＳトラン
ジスタと高抵抗のうち、一方のトランジスタと他方の高
抵抗とのペアを、前記半導体装置のトランジスタと高抵
抗層により構成することで、安定した動作の回路を得る
ことができる。
半導体装置では、半導体基板に形成した凹部にゲート電
極部を埋め込むようにしたため、半導体装置の層構造が
全体として段差の少ない平坦化したものになり、断面形
状を簡素化でき、また、段差部分のストレスも生じな
い。また、凹部を挟んでソースとドレインを形成するた
め、チャネル長を長くでき、ショートチャネル効果に強
い構造を得ることができる。また、本発明による半導体
装置では、前記ゲート電極部が「Ｈｉｇｈ」となってト
ランジスタがオンすると、その上面に設けた高抵抗層が
誘電されてＮ−Ｐ−Ｎ型のようになり、その抵抗値が上
昇する。また、トランジスタがオフすると、Ｎ−Ｎ−Ｎ
型となり、その抵抗値が低下する。したがって、例えば
高抵抗負荷型ＭＯＳスタティックＲＡＭのメモリセル
（インバータ回路）を構成する２組の駆動ＭＯＳトラン
ジスタと高抵抗のうち、一方のトランジスタと他方の高
抵抗とのペアを、前記半導体装置のトランジスタと高抵
抗層により構成することで、安定した動作の回路を得る
ことができる。
【０００８】
【発明の実施の形態】次に、本発明による半導体装置の
製造方法の実施の形態例について説明する。図１、図２
は、本発明の製造方法によるＨＲ高抵抗負荷型ＳＲＡＭ
のメモリセルの製造工程例を示す断面図である。また、
図３は、本発明の製造方法で作成される半導体装置を用
いたＨＲ高抵抗負荷型ＳＲＡＭのメモリセル回路の構成
例を示す回路図である。
製造方法の実施の形態例について説明する。図１、図２
は、本発明の製造方法によるＨＲ高抵抗負荷型ＳＲＡＭ
のメモリセルの製造工程例を示す断面図である。また、
図３は、本発明の製造方法で作成される半導体装置を用
いたＨＲ高抵抗負荷型ＳＲＡＭのメモリセル回路の構成
例を示す回路図である。
【０００９】図１において、まず、Ｓｉ基板２に孔を開
けない部分をマスクして等方性エッチングによりトレン
チ部（凹部）４を形成する。次に、トレンチ部４内に、
基板２とゲート膜の絶縁膜およびトップゲートのゲート
酸化膜となるＳｉＯ2 膜をＣＶＤ（chemical vapor dep
osition ）等により形成し、その表面部をエッチバック
して、トレンチ部４内に絶縁膜６を残す。次に、異方性
エッチングによりトレンチ部４内をエッチングし、その
中にＰｏｌｙＳｉ、ＷＳｉ、ＰｏｌｙＳｉのサンドイッ
チ構造になるように、ポリシリコンＰｏｌｙＳｉとタン
グステンシリサイドＷＳｉを積層し、表面をエッチバッ
クしてゲート電極部８を形成する。これにより、従来の
バルクトランジスタのゲートとなる第１ポリシリコンを
完全にトレンチ部４内に埋め込む。上述のように、ゲー
ト電極部８を、ＰｏｌｙＳｉ、ＷＳｉ、ＰｏｌｙＳｉの
サンドイッチ構造とすることにより、タングステンシリ
サイドＷＳｉによる低抵抗を実現するとともに、上側の
ポリシリコンＰｏｌｙＳｉによって、このゲート電極部
８の上層に形成されるＳｉＮ膜１４との密着性を確保す
ることができる。
けない部分をマスクして等方性エッチングによりトレン
チ部（凹部）４を形成する。次に、トレンチ部４内に、
基板２とゲート膜の絶縁膜およびトップゲートのゲート
酸化膜となるＳｉＯ2 膜をＣＶＤ（chemical vapor dep
osition ）等により形成し、その表面部をエッチバック
して、トレンチ部４内に絶縁膜６を残す。次に、異方性
エッチングによりトレンチ部４内をエッチングし、その
中にＰｏｌｙＳｉ、ＷＳｉ、ＰｏｌｙＳｉのサンドイッ
チ構造になるように、ポリシリコンＰｏｌｙＳｉとタン
グステンシリサイドＷＳｉを積層し、表面をエッチバッ
クしてゲート電極部８を形成する。これにより、従来の
バルクトランジスタのゲートとなる第１ポリシリコンを
完全にトレンチ部４内に埋め込む。上述のように、ゲー
ト電極部８を、ＰｏｌｙＳｉ、ＷＳｉ、ＰｏｌｙＳｉの
サンドイッチ構造とすることにより、タングステンシリ
サイドＷＳｉによる低抵抗を実現するとともに、上側の
ポリシリコンＰｏｌｙＳｉによって、このゲート電極部
８の上層に形成されるＳｉＮ膜１４との密着性を確保す
ることができる。
【００１０】そして、基板２のゲート電極部８の両側に
位置する部分に、イオン注入等によりＰ（リン）を打ち
込み、ソース１０およびドレイン１２を形成して、トッ
プゲート構造のバルクトランジスタを構成する。次に、
ＳｉＮ膜１４を堆積させ、素子間分離のためのＬＯＣＯ
Ｓ（local oxidation of silicon）部１６をエッチング
により酸化して形成する。さらに、層間絶縁膜となるＴ
ＥＯＳ層１８をＣＶＤにより形成する。埋め込まれたゲ
ート電極部８上に、ＨＲ型トランジスタの高抵抗となる
高抵抗層２０をポリシリコンにより設け、この高抵抗層
２０の前記ゲート電極部８の真上に位置する部分を相対
的に弱いＮ型にし、その両側を相対的に強いＮ型とする
よう、イオン注入を行う。このように、高抵抗層２０を
Ｎ型に形成することで、Ｐ型からＮ型へ逆方向に電流が
流れるのを排除する構造となっている。
位置する部分に、イオン注入等によりＰ（リン）を打ち
込み、ソース１０およびドレイン１２を形成して、トッ
プゲート構造のバルクトランジスタを構成する。次に、
ＳｉＮ膜１４を堆積させ、素子間分離のためのＬＯＣＯ
Ｓ（local oxidation of silicon）部１６をエッチング
により酸化して形成する。さらに、層間絶縁膜となるＴ
ＥＯＳ層１８をＣＶＤにより形成する。埋め込まれたゲ
ート電極部８上に、ＨＲ型トランジスタの高抵抗となる
高抵抗層２０をポリシリコンにより設け、この高抵抗層
２０の前記ゲート電極部８の真上に位置する部分を相対
的に弱いＮ型にし、その両側を相対的に強いＮ型とする
よう、イオン注入を行う。このように、高抵抗層２０を
Ｎ型に形成することで、Ｐ型からＮ型へ逆方向に電流が
流れるのを排除する構造となっている。
【００１１】次に、例えば図３に示すＨＲ型ＣＭＯＳス
タティックＲＡＭのメモリセル（インバータ回路）にお
いて、一方のトランジスタ４０と他方のトランジスタ４
２の高抵抗４４とをペアとし、また、他方のトランジス
タ４２とトランジスタ４０の高抵抗４６とをペアとする
よう、上述したトレンチ部４内のトランジスタと高抵抗
層２０とを組み合わせる。すなわち、前記トレンチ部４
内のＮチャネル型トランジスタがオンしているとき、ゲ
ート電極部８のマイナスと高抵抗層２０の中央部のプラ
スとが引き合い、相対的に高抵抗部分がＮ−Ｐ−Ｎとな
って抵抗値が高くなる。そこで、この抵抗を疑似的にＴ
ＦＴのＰチャネル型トランジスタがオフしたときの状態
になるように、トレンチ内のトランジスタと高抵抗層２
０とを組み合わせる。
タティックＲＡＭのメモリセル（インバータ回路）にお
いて、一方のトランジスタ４０と他方のトランジスタ４
２の高抵抗４４とをペアとし、また、他方のトランジス
タ４２とトランジスタ４０の高抵抗４６とをペアとする
よう、上述したトレンチ部４内のトランジスタと高抵抗
層２０とを組み合わせる。すなわち、前記トレンチ部４
内のＮチャネル型トランジスタがオンしているとき、ゲ
ート電極部８のマイナスと高抵抗層２０の中央部のプラ
スとが引き合い、相対的に高抵抗部分がＮ−Ｐ−Ｎとな
って抵抗値が高くなる。そこで、この抵抗を疑似的にＴ
ＦＴのＰチャネル型トランジスタがオフしたときの状態
になるように、トレンチ内のトランジスタと高抵抗層２
０とを組み合わせる。
【００１２】次に、高抵抗層２０の上に、ＳｉＮ膜、Ｓ
ｉＯ2 膜等による絶縁膜２２を堆積し、さらに、この上
に上記従来例の配線層１１２に該当する接地線等の配線
層２４をポリシリコンによりＣＶＤ等で形成する。な
お、この配線層２４と前記ゲート電極部８との間のコン
タクトは、異方性エッチングにより孔を開け、タングス
テンプラグ２６を埋め込み、エッチバックしてオーミッ
クコンタクトをとる。さらに、ＳｉＯ2 による層間絶縁
層２８等を形成する。以後、従来と同様に、アルミニウ
ム線等を作成する。
ｉＯ2 膜等による絶縁膜２２を堆積し、さらに、この上
に上記従来例の配線層１１２に該当する接地線等の配線
層２４をポリシリコンによりＣＶＤ等で形成する。な
お、この配線層２４と前記ゲート電極部８との間のコン
タクトは、異方性エッチングにより孔を開け、タングス
テンプラグ２６を埋め込み、エッチバックしてオーミッ
クコンタクトをとる。さらに、ＳｉＯ2 による層間絶縁
層２８等を形成する。以後、従来と同様に、アルミニウ
ム線等を作成する。
【００１３】以上のように形成された半導体装置では、
上述したゲート電極部８が「Ｈｉｇｈ」となってＮチャ
ネル型トランジスタがオンすると、高抵抗層２０が誘電
されてＮ−Ｐ−Ｎ型のようになり、その抵抗値が上昇す
る。また、Ｎチャネル型トランジスタがオフすると、Ｎ
−Ｎ−Ｎ型となり、その抵抗値が低下する。そこで、こ
のような作用を利用し、図３に示すようなインバータ回
路において、一方の駆動ＭＯＳトランジスタ４０と他方
の駆動ＭＯＳトランジスタ４２の高抵抗４４とをペアと
し、また、他方の駆動ＭＯＳトランジスタ４２と一方の
駆動ＭＯＳトランジスタ４０の高抵抗４６とをペアとす
るよう、上述したトレンチ部４内のトランジスタと高抵
抗層２０とを組み合わせることができる。
上述したゲート電極部８が「Ｈｉｇｈ」となってＮチャ
ネル型トランジスタがオンすると、高抵抗層２０が誘電
されてＮ−Ｐ−Ｎ型のようになり、その抵抗値が上昇す
る。また、Ｎチャネル型トランジスタがオフすると、Ｎ
−Ｎ−Ｎ型となり、その抵抗値が低下する。そこで、こ
のような作用を利用し、図３に示すようなインバータ回
路において、一方の駆動ＭＯＳトランジスタ４０と他方
の駆動ＭＯＳトランジスタ４２の高抵抗４４とをペアと
し、また、他方の駆動ＭＯＳトランジスタ４２と一方の
駆動ＭＯＳトランジスタ４０の高抵抗４６とをペアとす
るよう、上述したトレンチ部４内のトランジスタと高抵
抗層２０とを組み合わせることができる。
【００１４】図３のインバータ回路では、駆動ＭＯＳト
ランジスタ４０のゲートに正論理データ線（ビット線）
が接続され、駆動ＭＯＳトランジスタ４２に負論理デー
タ線（ビット線）が接続されている。そして、駆動ＭＯ
Ｓトランジスタ４０のゲートおよびノード５０に入力す
るデータ信号が「Ｈｉｇｈ」の場合、駆動ＭＯＳトラン
ジスタ４０がオンしてＶccとＧＮＤを導通し、ノード５
２の電位が「ｌｏｗ」となり、駆動ＭＯＳトランジスタ
４２がオフする。また、高抵抗４６の抵抗値が下がり、
高抵抗４４の抵抗値が上がる。また、駆動ＭＯＳトラン
ジスタ４０のゲートおよびノード５０に入力するデータ
信号が「ｌｏｗ」の場合、駆動ＭＯＳトランジスタ４０
がオフしてＶccとＧＮＤを遮断し、ノード５２の電位が
「Ｈｉｇｈ」となり、駆動ＭＯＳトランジスタ４２がオ
ンする。また、高抵抗４６の抵抗値が下がり、高抵抗４
４の抵抗値が上がる。また、ノード５０、５２の外側に
設けられたトランジスタ４８、５４は、転送ＭＯＳトラ
ンジスタであり、それぞれのゲートがワード線に接続さ
れ、メモリセルへのデータの書き込み、読み出し時に、
データ線と各ノードとを導通するものである。以上のよ
うな構成により、駆動ＭＯＳトランジスタ４０、４２の
オン、オフに応じて、各高抵抗４４、４６の抵抗値を変
化させることにより、リーク電流等を防止し、安定した
回路動作を得ることができる。
ランジスタ４０のゲートに正論理データ線（ビット線）
が接続され、駆動ＭＯＳトランジスタ４２に負論理デー
タ線（ビット線）が接続されている。そして、駆動ＭＯ
Ｓトランジスタ４０のゲートおよびノード５０に入力す
るデータ信号が「Ｈｉｇｈ」の場合、駆動ＭＯＳトラン
ジスタ４０がオンしてＶccとＧＮＤを導通し、ノード５
２の電位が「ｌｏｗ」となり、駆動ＭＯＳトランジスタ
４２がオフする。また、高抵抗４６の抵抗値が下がり、
高抵抗４４の抵抗値が上がる。また、駆動ＭＯＳトラン
ジスタ４０のゲートおよびノード５０に入力するデータ
信号が「ｌｏｗ」の場合、駆動ＭＯＳトランジスタ４０
がオフしてＶccとＧＮＤを遮断し、ノード５２の電位が
「Ｈｉｇｈ」となり、駆動ＭＯＳトランジスタ４２がオ
ンする。また、高抵抗４６の抵抗値が下がり、高抵抗４
４の抵抗値が上がる。また、ノード５０、５２の外側に
設けられたトランジスタ４８、５４は、転送ＭＯＳトラ
ンジスタであり、それぞれのゲートがワード線に接続さ
れ、メモリセルへのデータの書き込み、読み出し時に、
データ線と各ノードとを導通するものである。以上のよ
うな構成により、駆動ＭＯＳトランジスタ４０、４２の
オン、オフに応じて、各高抵抗４４、４６の抵抗値を変
化させることにより、リーク電流等を防止し、安定した
回路動作を得ることができる。
【００１５】なお、以上の例は、本発明をＳＲＡＭの製
造方法に適用したものについて説明したが、本発明は、
同様の構造を有する他の半導体装置の製造方法に適用す
ることができる。
造方法に適用したものについて説明したが、本発明は、
同様の構造を有する他の半導体装置の製造方法に適用す
ることができる。
【００１６】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法および半導体装置では、半導体基板に
形成した凹部にゲート電極部を設けるとともに、前記基
板の前記ゲート電極部の両側に位置する部位にソースお
よびドレインを形成し、前記ゲート電極部の上層に、絶
縁膜を介して配線層を形成するようにした。このため、
半導体装置の層構造が全体として段差の少ない平坦化し
たものにでき、断面形状を簡素化できる。また、従来の
ように、ゲート電極部の周囲に段差がなくなり、この部
分にストレスがかからない。さらに、トランジスタを凹
部に埋め込んだため、ソースとドレイン間のチャネル長
を長くでき、ショートチャネル効果に強い構造を得るこ
とができる。
体装置の製造方法および半導体装置では、半導体基板に
形成した凹部にゲート電極部を設けるとともに、前記基
板の前記ゲート電極部の両側に位置する部位にソースお
よびドレインを形成し、前記ゲート電極部の上層に、絶
縁膜を介して配線層を形成するようにした。このため、
半導体装置の層構造が全体として段差の少ない平坦化し
たものにでき、断面形状を簡素化できる。また、従来の
ように、ゲート電極部の周囲に段差がなくなり、この部
分にストレスがかからない。さらに、トランジスタを凹
部に埋め込んだため、ソースとドレイン間のチャネル長
を長くでき、ショートチャネル効果に強い構造を得るこ
とができる。
【００１７】また、本発明による半導体装置では、ゲー
ト電極部のオン、オフによって高抵抗層の抵抗値を可変
する構成としたので、例えば高抵抗負荷型ＳＲＡＭのイ
ンバータ回路を構成する場合に、安定した動作を得るこ
とができる。
ト電極部のオン、オフによって高抵抗層の抵抗値を可変
する構成としたので、例えば高抵抗負荷型ＳＲＡＭのイ
ンバータ回路を構成する場合に、安定した動作を得るこ
とができる。
【図１】本発明による半導体装置の製造工程の一例を示
す断面図である。
す断面図である。
【図２】本発明による半導体装置の製造工程の一例を示
す断面図である。
す断面図である。
【図３】本発明による半導体装置を用いた回路構成例を
示す回路図である。
示す回路図である。
【図４】従来の半導体装置の構造例を示す断面図であ
る。
る。
２……Ｓｉ基板、４……トレンチ部（凹部）、６……ゲ
ート酸化膜、１０……ソース、１２……ドレイン、２０
……高抵抗層、２４……配線層。
ート酸化膜、１０……ソース、１２……ドレイン、２０
……高抵抗層、２４……配線層。
Claims (7)
- 【請求項１】 半導体基板にエッチングによって凹部を
形成する工程と、 この凹部内にゲート酸化膜を介してゲート電極部を形成
する工程と、 前記基板の前記ゲート電極部の両側に位置する部位にソ
ースおよびドレインを形成する工程と、 前記半導体基板におけるゲート電極部の上層に、絶縁膜
を介して配線層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極部をポリシリコン、シリ
サイド、ポリシリコンのサンドイッチ構造で形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記配線層を高低抗層より形成し、この
配線層の前記ゲート電極部の上面に位置する部分を相対
的に弱いＮ型に形成するとともに、その両側を相対的に
強いＮ型に形成する工程を有することを特徴とする請求
項１または２記載の半導体装置の製造方法。 - 【請求項４】 前記高抵抗層の上に絶縁膜を介して接地
線を形成する工程を有することを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 半導体基板に形成した凹部内にゲート酸
化膜を介してゲート電極部を設けるとともに、前記基板
の前記ゲート電極部の両側に位置する部位にソースおよ
びドレインを形成して構成されるトランジスタと、 前記トランジスタの上層に、絶縁膜を介して形成され、
前記ゲート電極部の上面に位置する部分を相対的に弱い
Ｎ型に形成するとともに、その両側に相対的に強いＮ型
を形成した高抵抗層と、 を有することを特徴とする半導体装置。 - 【請求項６】 前記ゲート電極部は、ポリシリコン、シ
リサイド、ポリシリコンのサンドイッチ構造を有するこ
とを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記トランジスタにより、高抵抗負荷型
ＭＯＳスタティックＲＡＭのメモリセルを構成する一対
の駆動ＭＯＳトランジスタを構成し、いずれか一方の駆
動ＭＯＳトランジスタの上面に形成される前記高抵抗層
により、いずれか他方の駆動ＭＯＳトランジスタに接続
される抵抗を構成したことを特徴とする請求項５記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328580A JPH10173072A (ja) | 1996-12-09 | 1996-12-09 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8328580A JPH10173072A (ja) | 1996-12-09 | 1996-12-09 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173072A true JPH10173072A (ja) | 1998-06-26 |
Family
ID=18211873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8328580A Pending JPH10173072A (ja) | 1996-12-09 | 1996-12-09 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173072A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003980A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 반도체 소자의 트랜지스터 및 그 형성 방법 |
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| US7582931B2 (en) | 2004-06-04 | 2009-09-01 | Samsung Electronics Co., Ltd. | Recessed gate electrodes having covered layer interfaces and methods of forming the same |
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| CN104779294A (zh) * | 2015-04-17 | 2015-07-15 | 上海华虹宏力半导体制造有限公司 | 沟槽型功率mos晶体管及其制造方法和集成电路 |
-
1996
- 1996-12-09 JP JP8328580A patent/JPH10173072A/ja active Pending
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