JPH11204662A - Ｓｒａｍ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 スタティックランダムアクセスメモリ（ＳＲ
ＡＭ）セルを備える半導体メモリ装置およびその製造方
法を提供する。 【解決手段】 スタティックランダムアクセスメモリセ
ルは半導体基板１００、２個の伝送トランジスタ、２個
の駆動トランジスタ、２本の電源線および２本のワード
ライン１２２から構成される。２個の伝送トランジスタ
と２個の駆動トランジスタは半導体基板１００上に形成
され、第１導電膜からなされる。２本の電源線として用
いられる導電膜パターン１１４は４個のトランジスタ上
に４個のトランジスタと各々絶縁されて形成され第２導
電膜からなる。２本のワードライン１２２は２本の電源
線１１４上に絶縁されて形成され、２個の伝送トランジ
スタのゲート１０４と接続され、第３導電膜からなる。
これにより、ワードライン１２２の寄生容量が減少する
ためにメモリ装置の動作速度が速くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＲＡＭ（Static
Random Access Memory）装置およびその製造方法に関
する。

【０００２】

【従来の技術】一般に、ＳＲＡＭはＤＲＡＭに比べ集積
度は劣るが、高速に動作するため中型または小型コンピ
ュータの分野で広く使われている。ＳＲＡＭのメモリセ
ルは通常２個の伝送トランジスタと２個の駆動トランジ
スタ、そして２個の負荷素子から構成されるフリップフ
ロップ回路から構成されている。記憶情報はフリップフ
ロップの入力、出力端子間の電圧差、すなわちセルのＮ
ＯＤＥに蓄積された電荷として保存される。この電荷は
電源Ｖｃｃから負荷素子であるＰＭＯＳ(P-Metal-Oxide
-Semiconductor)トランジスタや負荷抵抗を通じて常に
補充されているので、ＳＲＡＭではＤＲＡＭのようにリ
フレッシュ機能が要求されない。ＳＲＡＭの高速動作特
性を維持し向上させるためにはチップの構造、メモリセ
ルを構成する回路の構成または配線構成を最適化する必
要がある。特に配線をどのように配列するかによって配
線抵抗と配線間の寄生容量が決定する。

【０００３】図１は、従来のＳＲＡＭにおいてワードラ
インに発生する寄生容量をＰＭＯＳＴＦＴを使用するＣ
ＭＯＳ型ＳＲＡＭチップから隣接した二つのＳＲＡＭセ
ルをワードライン方向を追って切断した断面図である。
半導体基板１０上に形成された素子分離膜１２により活
性領域と非活性領域が区別されており、ゲート絶縁膜１
３を介在し伝送トランジスタのゲート１４と駆動トラン
ジスタのゲート１６が形成されている。ゲート１４、１
６上に第１層間絶縁膜１８とワードライン２０が順序通
り積層されている。ワードライン２０は第１層間絶縁膜
１８内に形成されたコンタクトホールを通じ伝送トラン
ジスタのゲート１４と連結されている。ワードライン２
０上に第２層間絶縁膜２２およびＰＭＯＳ ＴＦＴのゲ
ート絶縁膜２４が順序通り積層されている。ゲート絶縁
膜２４の上部にはＰＭＯＳ ＴＦＴのソース領域と一体
で形成される電源線２６がワードライン２０と平行に形
成されている。電源線２６の上部に第３層間絶縁膜２８
が積層されており、第３層間絶縁膜２８の上部にワード
ライン２０と垂直になるように配置された複数本のビッ
トライン３０が形成されている。

【０００４】

【発明が解決しようとする課題】ところが、図１に示さ
れているものと同じ構造のＳＲＡＭセルにおいてはワー
ドライン２０と電源線２６間Ｃ１、ワードライン２０と
基板１０間Ｃ２、ワードライン２０と駆動トランジスタ
のゲート電極１６間Ｃ３に寄生容量が発生するようにな
る。

【０００５】各ワードラインは横方向に隣接した全ての
セルに共通で連結されるという点を考慮する時、ワード
ライン２０と電源線２６の全面に渡り形成される寄生容
量Ｃ１およびワードライン２０と基板１０間、そしてワ
ードライン２０と駆動トランジスタのゲート電極１６間
で発生する寄生容量Ｃ２、Ｃ３はワードラインの抵抗係
数（以下、ＲＣ）遅延を起こすに十分に大きな値にな
る。また、従方向に隣接した全てのセルごとにそれぞれ
２本のワードラインが配置されるということを考慮する
時、ワードラインの寄生容量はチップの動作速度を顕著
に減少させチップ性能を劣化させる。

【０００６】本発明の目的は、ワードラインに発生する
寄生容量を最小化することができるＳＲＡＭ装置を提供
することにある。本発明の別の目的は、ＳＲＡＭ装置を
製造することに適合する製造方法を提供することにあ
る。

【０００７】

【課題を解決するための手段】本発明のＳＲＡＭ装置に
よると、ＳＲＡＭを構成するメモリセルは２個の伝送ト
ランジスタ、２個の駆動トランジスタ、２本の電源線お
よび２本のワードラインから構成される。２個の伝送ト
ランジスタと２個の駆動トランジスタは半導体基板上に
形成され第１導電膜からなる。２本の電源線は４個のト
ランジスタ上に４個のトランジスタとそれぞれ絶縁され
て形成され第２導電膜からなる。２本のワードラインは
２本の電源線上に２本の電源線とそれぞれ絶縁されて形
成され、２個の伝送トランジスタのゲートとそれぞれ接
続され、第３導電膜からなる。

【０００８】本発明において、２本の電源線と２本のワ
ードラインはそれぞれ長手方向に平行に形成されてい
る。メモリセルは２個の負荷素子をさらに備えている。
２個の負荷素子はＰＭＯＳ型薄膜トランジスタであり、
２本の電源線はそれぞれ２個のＰＭＯＳ型薄膜トランジ
スタの活性領域と連結されて形成される。また、２個の
負荷素子は２個の高抵抗の多結晶シリコン負荷であり、
２本の電源線はそれぞれ２個の高抵抗の多結晶シリコン
負荷と連結され形成される場合もある。

【０００９】また、メモリセルはワードラインを構成す
る第３導電膜と同一な導電膜からなり、半導体基板上の
活性領域と接続する接地線をさらに備えている。２本の
ワードラインと絶縁され２本のワードラインと垂直に形
成される２本のビットラインをさらに備えることがで
き、２本のビットラインはそれぞれ半導体基板、電源線
およびワードラインをそれぞれ絶縁させるために形成さ
れた第１および第２層間絶縁膜内に形成されたコンタク
トプラグとワードラインとビットラインを絶縁させるた
め形成された第３層間絶縁膜内に形成され、コンタクト
プラグを露出させるコンタクトホール内に蒸着された第
４導電膜パターンからなることが望ましい。

【００１０】また、ＳＲＡＭを構成するメモリセルは２
個の伝送トランジスタ、２個の駆動トランジスタ、電源
線およびワードラインから構成されている。２個の伝送
トランジスタと２個の駆動トランジスタは半導体基板上
に形成され第１導電膜からなる。電源線は４個のトラン
ジスタ上に４個のトランジスタとそれぞれ絶縁されて形
成され第２導電膜からる。ワードラインは電源線上に電
源線とそれぞれ絶縁されて形成され、２個の伝送トラン
ジスタのゲートとそれぞれ接続され、第３導電膜から
る。

【００１１】本発明のＳＲＡＭ装置の製造方法によれ
ば、まず半導体基板上に第１導電膜パターンを形成す
る。次に第１導電膜パターンが形成された結果物全面に
不純物を注入し第１導電膜パターンをそれぞれゲート電
極として備える２個の伝送トランジスタと２個の駆動ト
ランジスタを形成する。続いて、４個のトランジスタが
形成された結果物上に第１層間絶縁膜を形成した後、第
１層間絶縁膜上に第２導電膜パターンからなる２本の電
源線を形成する。２本の電源線上に第２層間絶縁膜を形
成した後、第２層間絶縁膜および第１層間絶縁膜を蝕刻
し２個の伝送トランジスタのゲートをそれぞれ露出させ
る２個のコンタクトホールを形成する。最後に２個のコ
ンタクトホールを埋め立てる第３導電膜パターンを形成
し２個の伝送トランジスタのゲートと接続する２本のワ
ードラインを形成する。

【００１２】本発明において、電源線を構成する第２導
電膜パターンとワードラインを構成する第３導電膜パタ
ーンはそれぞれ長さ方向に平行に形成される。第１層間
絶縁膜を形成する段階以後は、次のような段階を進行す
ることが望ましい。すなわち、第１層間絶縁膜上に２個
の薄膜トランジスタのゲート電極２個を形成した後、２
個の薄膜トランジスタのゲート電極が形成された結果物
上にゲート絶縁膜を形成する。そして、ゲート絶縁膜上
に第２導電膜パターンを形成した後、第２導電膜パター
ンの中薄膜トランジスタのチャンネルとして形成される
領域を除いた領域に不純物を注入し２個の薄膜トランジ
スタからなる負荷素子と２本の電源線を形成する。

【００１３】２本の電源線を形成する他の方法によれ
ば、第１層間絶縁膜上に多結晶シリコンからなる第２導
電膜パターンを形成した後、第２導電膜パターンの高抵
抗負荷として形成される領域を除いた領域に不純物を注
入し２個の高抵抗負荷および２本の電源線を形成する段
階を含むことが望ましい。

【００１４】そして、上記の製造方法において第２層間
絶縁膜を形成する段階以後は、次のような段階を進行す
ることが望ましい。まず、第２層間絶縁膜を形成した
後、第２層間絶縁膜を平坦化した後、ダマシン（damasc
ene）工程で平坦化された第２層間絶縁膜を部分的に蝕
刻し、２本のワードラインが形成される２個のダマシン
領域を形成する。そして、ダマシン領域が形成された第
２層間絶縁膜および第１層間絶縁膜を蝕刻し２個の伝送
トランジスタのゲートをそれぞれ露出させる２個のコン
タクトホールを形成する。次に２個のコンタクトホール
および２個のダマシン領域を埋め立てる第３導電膜を形
成した後、第２層間絶縁膜表面が露出されるまで第３導
電膜を平坦化し、２個の伝送トランジスタのゲートと接
続する２本のワードラインを形成する。

【００１５】また、上記の製造方法において第２層間絶
縁膜を形成する段階以後は、次のような段階を進行する
場合もある。まず第２層間絶縁膜を平坦化した後、ダマ
シン工程で平坦化した第２層間絶縁膜を部分的に蝕刻し
ワードラインが形成される２個のダマシン領域および接
地線が形成されるダマシン領域を形成する。次に、ダマ
シン領域が形成された第２層間絶縁膜および第１層間絶
縁膜を蝕刻し、２個の伝送トランジスタのゲートをそれ
ぞれ露出させる２個のコンタクトホールおよび２個の駆
動トランジスタの活性領域を露出させる２個のコンタク
トホールを形成する。引続き、コンタクトホールおよび
ダマシン領域を埋め立てる第３導電膜を形成した後、第
２層間絶縁膜表面が露出するまで第３導電膜を平坦化
し、２個の伝送トランジスタのゲートと接続する２本の
ワードラインおよび２個の駆動トランジスタの活性領域
と接続する接地線を形成する。

【００１６】本発明はまた、２本のワードラインを形成
する段階以後は、次のような段階をさらに遂行すること
が望ましい。まず、第３層間絶縁膜を形成した後、第
３、第２および第１層間絶縁膜を蝕刻し、半導体基板の
活性領域を露出させるコンタクトホールを形成する。次
にコンタクトホールを埋め立て第３層間絶縁膜上に形成
され、２本のワードラインとそれぞれ垂直な第４導電膜
パターンを形成し２本のビットラインを形成する。

【００１７】また、第２層間絶縁膜を形成する段階以後
の工程は、次の通り進行する場合もある。まず第２層間
絶縁膜を平坦化した後、ワードラインが形成されるダマ
シン領域が形成された第２層間絶縁膜および第１層間絶
縁膜を蝕刻し、２個の伝送トランジスタのゲートをそれ
ぞれ露出させる２個のコンタクトホールおよび半導体基
板の活性領域を露出させる２個のコンタクトホールを形
成する。続いて、コンタクトホールおよび２個のダマシ
ン領域を埋め立てる第３導電膜を形成した後、第２層間
絶縁膜表面が露出するまで第３導電膜を平坦化し、２個
の伝送トランジスタのゲートと接続する２本のワードラ
インおよび基板上の活性領域と接続するコンタクトプラ
グを形成する。次に、２本のワードラインおよび２個の
コンタクトプラグが形成された結果物全面に第３層間絶
縁膜を形成する。続いて、第３層間絶縁膜を蝕刻し、２
個のコンタクトプラグを露出させる２個のコンタクトホ
ールを形成した後、２個のコンタクトプラグを露出させ
る２個のコンタクトホールを埋め立てる２個の第４導電
膜パターンを形成し、２本のビットラインを形成する。

【００１８】本発明のＳＲＡＭ装置によると、ワードラ
インの寄生容量が減少するためにＳＲＡＭ装置の動作時
ワードラインで発生するＲＣ遅延問題を解決でき、ＳＲ
ＡＭ装置の動作特性を向上させることができる。

【００１９】

【発明の実施の形態】以下添付した図面を参照して本発
明の望ましい実施例を説明することによって本発明を詳
細に説明する。しかし本発明は以下に開示される実施例
に限らず相異なる多様な形態で具現されることであり、
単に本実施例は本発明の開示が完全なるようにし、通常
の知識を有する者に発明の範疇を完全に知らせるために
提供されることである。添付された図面における多様な
膜と領域の厚さは明瞭性のため強調された。また、ある
一膜が他の膜または基板上に存在することと指称される
時、他の膜または基板の真上にあることもあり、層間膜
が存在する場合もある。図面で同一参照符号は同一部材
を示す。

【００２０】<ＳＲＡＭセル> （第１実施例）本発明の第１実施例にともなうＳＲＡＭ
チップにおいてワードライン方向を追って隣接した二つ
のセルを切断した断面図が図２に示されている。第１実
施例はＰＭＯＳ型ＴＦＴを負荷素子として使用するＳＲ
ＡＭセルを具現する。図２を参照すれば、素子分離膜１
０２により半導体基板１００が活性領域と非活性領域に
区別されており、同一導電膜からなる伝送トランジスタ
のゲート１０４と駆動トランジスタのゲート１０６が半
導体基板１００上に形成されている。ゲート１０４、１
０６上に第１層間絶縁膜１０７とＰＭＯＳ ＴＦＴのゲ
ート絶縁膜１１１が順序通り積層されている。ゲート絶
縁膜１１１上面にＰＭＯＳ ＴＦＴの活性領域および電
源線として使われる導電膜パターン１１４が形成されて
おり、導電膜パターン１１４が形成された結果物全面に
第２層間絶縁膜１１５が積層されている。第２層間絶縁
膜１１５、ゲート絶縁膜１１１および第１層間絶縁膜１
０７を貫通し伝送トランジスタのゲート１０４を露出さ
せるコンタクトホールを通じ伝送トランジスタのゲート
１０４と接続するワードライン１２２が第２層間絶縁膜
１１５上に形成されている。最後に第３層間絶縁膜１２
５によりワードライン１２２と絶縁され、ワードライン
１２２と垂直に配列された複数本のビットライン１２８
が形成されている。

【００２１】図２に示されているように本発明の第１実
施例にともなうＰＭＯＳ ＴＦＴを負荷抵抗として使用
するＣＭＯＳＳＲＡＭではワードライン１２２が電源線
１１４により下部導電領域、例えばゲートから遮られる
シールディング効果があるためワードライン１２２と半
導体基板１００間の寄生容量（図１のＣ２参考）および
ワードライン１２２と駆動トランジスタのゲート電極１
０６間の寄生容量（図１のＣ３）が発生しない。すなわ
ち、従来のＳＲＡＭセルに比べワードライン１２２の寄
生容量が減少するので動作速度もさらに速くなり高速動
作特性を要求するＳＲＡＭの性能を向上させることがで
きる。

【００２２】また、電源線１１４とワードライン１２２
間の寄生容量Ｃ１も電源線１１４からワードライン１２
２を絶縁させる第２層間絶縁膜１１５の厚さを増やすこ
とによって従来の寄生容量（図１のＣ１参考）より効果
的に減少させることができる。その理由は段差に多くの
影響を受けるＰＭＯＳ ＴＦＴが既に電源線１１４下に
形成されているため第２層間絶縁膜１１５の厚さを増や
してもワードライン１２２とビットライン１２８のみ段
差による影響を受けるためである。

【００２３】ただし、本発明の構造にしたがう場合従来
のＳＲＡＭにはなかったワードライン１２２とビットラ
イン１２８間の寄生容量Ｃ４が形成されることがある
が、このような寄生容量Ｃ４は第３層間絶縁膜１２５の
厚さを増やすことによって十分に減らすことができる。
第３層間絶縁膜１２５の厚さを増やす場合段差が増える
ことはあるが、段差による影響を受けることはビットラ
イン１２８のみである。そして第３層間絶縁膜１２５の
増加により発生する段差問題は半導体基板１００上の活
性領域とビットライン１２８を接触させるためのコンタ
クトホールをコンタクトプラグ（図１１Ｂの１２０Ｐ参
考）を用いて形成すれば減らすことができる。

【００２４】反面、図１に示されている従来のＳＲＡＭ
構造においては寄生容量Ｃ２およびＣ３を減らすため第
１層間絶縁膜１８および第２層間絶縁膜２２の厚さを増
やす場合ワードライン２０形成時段差が増えてワードラ
イン２０上に形成されるＰＭＯＳ ＴＦＴの活性領域用
導電膜形成時には段差がさらに加重される。したがって
寄生容量を減らすため層間絶縁膜の厚さを増やすことに
は限界が伴うようになる。

【００２５】（第２実施例）図３には本発明の第２実施
例によるＳＲＡＭチップからワードライン方向を追って
隣接した二つのセルを切断した断面図が示されている。
第２実施例が第１実施例と異なる点は負荷素子としてＰ
ＭＯＳ ＴＦＴを使用することでなく高抵抗の多結晶シ
リコンからなる高抵抗負荷を使用するということであ
る。それゆえにその他構成要素および構造は図２とほと
んど同一であり、ただしＰＭＯＳ ＴＦＴゲート（図示
せず）および絶縁膜１１１が要らなく、第１層間絶縁膜
１０７上にＰＭＯＳ ＴＦＴ活性領域と連結された電源
線１１４が形成される代わりに高抵抗の負荷と連結され
た電源線１１４Ｒが形成されるという点に差がある。

【００２６】第２実施例においても第１実施例と同じ
く、ワードライン１２２が電源線１１４Ｒ上に形成され
るためワードライン１２２と駆動トランジスタのゲート
１０６およびワードライン１２２と基板１００間に寄生
容量が発生しないのでＳＲＡＭセルの動作速度を向上さ
せることができる。図面には示しなかったが本発明にと
もなう構造を負荷素子としてＰＭＯＳトランジスタを使
用する完全ＣＭＯＳ型ＳＲＡＭに適用できることはもち
ろんである。

【００２７】<ＳＲＡＭセルの製造方法>図４ないし図１
３には本発明の第１実施例によるＳＲＡＭセルを製造す
るための工程に必要であるマスクパターンのレイアウト
図を示した。各レイアウト図において、斜線影を付けた
部分はそれぞれフォトマスク上に形成されたマスクパタ
ーンを意味する。説明の便宜のため隣接した４個のＳＲ
ＡＭセルを基準としてレイアウト図を示した。また、図
４Ａないし図１３Ａおよび図４Ｂないし図１３Ａはそれ
ぞれ、前記図４ないし図１３のＡＡ’線およびＢＢ’線
を切って見た断面図であり、各レイアウト図に描いたマ
スクパターンを用いてＳＲＡＭセルを製造する工程の中
間段階構造物の断面図を示す。

【００２８】図４、図４Ａおよび図４Ｂは活性領域を限
定するマスクパターン１０２Ｍを用いて半導体基板１０
０上にフィールド酸化膜１０２を形成する段階を示す。
フィールド酸化膜１０２は通常の方式、例えば局部的酸
化方式（ＬＯＣＯＳ）によって形成する。この時、一つ
のメモリセルのフィールド酸化膜１０２は隣接するメモ
リセルのフィールド酸化膜と鏡上対称である。図５、図
５Ａおよび図５Ｂは伝送トランジスタのゲートと駆動ト
ランジスタのゲートを限定するマスクパターン１０４Ｍ
および１０６Ｍを用いて、伝送トランジスタおよび駆動
トランジスタを形成する段階を示す。

【００２９】フィールド酸化膜１０２が形成された半導
体基板１００全面に、ゲート絶縁膜（図示せず）を形成
した次に、ゲート絶縁膜上に導電物質、例えば多結晶シ
リコンをデポジットしたりあるいは多結晶シリコンとシ
リサイドを積層し導電層を形成する。続いて、マスクパ
ターン１０４Ｍおよび１０６Ｍを用いた写真蝕刻工程で
導電層をパターニングする。その結果一つのメモリセル
には２個の伝送トランジスタのゲート１０４および２個
の駆動トランジスタのゲート１０６がそれぞれ形成され
る。

【００３０】次に、トランジスタのゲート１０４、１０
６が形成された結果物全面に不純物、例えば燐または砒
素をイオン注入し伝送トランジスタおよび駆動トランジ
スタの活性領域すなわち、ソースおよびドレーン領域を
それぞれ形成することによって各トランジスタを完成す
る。図６、図６Ａおよび図６Ｂはセルをラッチ形態で連
結するためのセルノード用コンタクトホールを限定する
マスクパターン１０８Ｍを用いてコンタクトホール１０
８を形成する段階を示す。

【００３１】まず伝送トランジスタおよび駆動トランジ
スタが形成された結果物全面に第１層間絶縁膜１０７を
形成する。次に、図６に示されたようなマスクパターン
１０８Ｍを用いた写真蝕刻工程で第１層間絶縁膜１０７
を部分的に取り除くことによって、駆動トランジスタの
ゲート１０６の一部および伝送トランジスタのソース領
域を露出させるセルノード用コンタクトホール１０８を
形成する。図７、図７Ａおよび図７ＢはＰＭＯＳ ＴＦ
Ｔのゲートを限定するマスクパターン１１０Ｍを用いて
ＰＭＯＳ ＴＦＴのゲート１１０を形成する段階を示
す。

【００３２】セルノード用コンタクトホール１０８が形
成された結果物全面に導電膜を蒸着した後、図７に示さ
れているマスクパターン１１０Ｍを用いた写真蝕刻工程
で導電膜をパターニングしＰＭＯＳ ＴＦＴのゲート１
１０を形成する。各メモリセル別に２個のＰＭＯＳ Ｔ
ＦＴのゲート１１０が形成される。ＰＭＯＳ ＴＦＴの
ゲート１１０はセルノード用コンタクトホール１０８を
通じ駆動トランジスタのゲート１０６の一部および伝送
トランジスタのソース領域と接触するようになる。

【００３３】図８、図８Ａおよび図８Ｂはノードコンタ
クトホールを限定するマスクパターン１１２Ｍを用いて
ＰＭＯＳ ＴＦＴのドレーンをセルのノードに連結する
コンタクトホール１１２を形成する段階を示す。ＰＭＯ
Ｓ ＴＦＴのゲート１１０が形成された結果物全面にゲ
ート絶縁膜１１１を形成した後ゲート絶縁膜を図８に示
されているマスクパターン１１２Ｍを用いて写真蝕刻工
程で蝕刻し駆動トランジスタのドレーン領域と接触して
いるＰＭＯＳ ＴＦＴのゲート１１０一部を露出させる
コンタクトホール１１２を形成する。

【００３４】図９、図９Ａおよび図９ＢはＰＭＯＳ Ｔ
ＦＴの活性領域と電源線を限定するマスクパターン１１
４Ｍを用いてＰＭＯＳ ＴＦＴの活性領域と電源線１１
４を形成する段階を示す。ＰＭＯＳ ＴＦＴのゲート１
１０一部を露出させるコンタクトホール１１２が形成さ
れた結果物全面に非晶質シリコン膜のような導電膜を蒸
着した後、図９に示されているマスクパターン１１４Ｍ
を用いて写真蝕刻工程で導電膜をパターニングする。そ
の結果、各メモリセル別に２個のＰＭＯＳ ＴＦＴの活
性領域と２本の電源線１１４が形成される。次に図面に
は示されていないが、ＰＭＯＳ ＴＦＴのソースおよび
ドレーン領域を限定するマスクパターンを用いてＰＭＯ
Ｓ ＴＦＴのチャンネル領域になる領域を除いた領域に
不純物、例えばボロンをイオン注入しＰＭＯＳ ＴＦＴ
のソース、ドレーン領域を形成する。

【００３５】図１０、図１０Ａおよび図１０Ｂは接地線
およびワードラインを限定するマスクパターン１１６
Ｍ、１１８Ｍを用いて接地線が形成されるダマシン領域
１１６およびワードラインが形成されるダマシン領域１
１８を形成する段階を示す。ＰＭＯＳ ＴＦＴの活性領
域と電源線１１４が形成された結果物全面に第２層間絶
縁膜１１５を蒸着する。第２層間絶縁膜１１５はＰＭＯ
Ｓ ＴＦＴの活性領域および電源線を後続工程で形成さ
れるワードラインおよび接地線と絶縁させるため形成す
ることである。第２層間絶縁膜１１５は高温酸化膜のよ
うな酸化膜を単一層でデポジットして形成する事もで
き、高温酸化膜上にＢＰＳＧまたはＰＳＧのような流動
性絶縁膜を形成した後、化学機械的平坦化（ＣＭＰ）方
法などを用いて平坦化することによって形成することも
できる。

【００３６】次に図１０に示されているマスクパターン
１１６Ｍ、１１８Ｍを用いたダマシン方法により第２層
間絶縁膜１１５を部分的に蝕刻し接地線が形成されるダ
マシン領域１１６およびワードラインが形成されるダマ
シン領域１１８を形成する。図１１、図１１Ａおよび図
１１Ｂは複数個のコンタクトホールマスクパターン１２
０Ｍ、１２１Ｍ、１２２Ｍを用いて後続工程で形成され
るビットラインと活性領域を連結させるためのコンタク
トホール１２０Ｃ、後続工程で形成される接地線と活性
領域を連結させるためのコンタクトホール（図示せず）
および後続工程で形成されるワードラインと伝送トラン
ジスタのゲート１０４を連結させるためのコンタクトホ
ール１２２Ｃを形成した後、ビットライン用コンタクト
プラグ１２０Ｐ、ワードライン１２２および接地線１２
４を形成する段階を示す。

【００３７】接地線が形成されるダマシン領域１１６お
よびワードラインが形成されるダマシン領域１１８を形
成した後、図１１に示されているコンタクトホールマス
クパターン１２０Ｍ、１２１Ｍ、１２２Ｍを用いて第２
層間絶縁膜１１５を写真蝕刻工程で取り除いてワードラ
インと伝送トランジスタのゲート１０４を連結させるた
めのコンタクトホール１２２Ｃ、ビットラインと活性領
域を連結するためのコンタクトホール１２０Ｃおよび接
地線と活性層を連結するためのコンタクトホール（図示
せず）を形成する。

【００３８】続いて結果物全面に金属膜例えばタングス
テン膜を形成した後、第２層間絶縁膜１１５の表面が露
出される時まで金属膜をＣＭＰ等により平坦化する。平
坦化結果、ワードラインと伝送トランジスタのゲート１
０４を連結させるためのコンタクトホール１２２Ｃおよ
びワードラインが形成されるダマシン領域１１８に金属
膜が埋込められワードライン１２２が形成され、接地線
が形成されるダマシン領域１１６に金属膜が埋込められ
接地線１２４が形成されるのみならず、後続工程で形成
されるビットライン用コンタクトプラグ１２０Ｐがビッ
トラインと活性領域を連結するためのコンタクトホール
１２０Ｃに形成される。その結果、各メモリセル別に２
本のワードライン１２２と１個の接地線１２４および２
本のビットライン用コンタクトプラグ１２０Ｐが形成さ
れる。

【００３９】図１１Ａに示されているようにワードライ
ン１２２は第２層間絶縁膜１１５を間に介在し電源線１
１４上に電源線１１４と平行に形成される。したがって
ワードライン１０４と基板１００そしてワードライン１
１４と駆動トランジスタのゲート１０６間に寄生容量
（図１のＣ２、Ｃ３参考）が形成されない。そしてワー
ドライン１２２と電源線１１４間に発生する寄生容量Ｃ
１は第２層間絶縁膜１１５の厚さを増やすことによって
ＳＲＡＭセルの動作特性を劣化させない範囲まで減らす
ことができる。このように第２層間絶縁膜１１５の厚さ
を増やしてもビットラインを除いた下部構造物が既に形
成されているため第２層間絶縁膜１１５の厚さ増加によ
る段差増加は後続工程進行に特別な影響を及ぼさない。

【００４０】図１２、図１２Ａおよび図１２Ｂにはビッ
トライン用コンタクトプラグ１２０Ｐを露出させるコン
タクトホールを限定するマスクパターン１２６Ｍを用い
てビットライン用コンタクトホール１２６を形成する段
階を示す。ビットライン用コンタクトプラグ１２０Ｐ、
ワードライン１２２および接地線１２４が形成された結
果物全面に第３層間絶縁膜１２５を形成する。第３層間
絶縁膜１２５はワードライン１２２および接地線１２４
を後続工程で形成されるビットラインと絶縁させるため
形成する。

【００４１】続いて、図１２に示されているマスクパタ
ーン１２６Ｍを用いて第３層間絶縁膜１２５を写真蝕刻
工程で蝕刻しビットライン用コンタクトプラグ１２０Ｐ
を露出させるコンタクトホール１２６を形成する。図１
３、図１３Ａおよび図１３Ｂはビットラインを限定する
マスクパターン１２８Ｍを用いてビットライン１２８を
形成する段階を示す。

【００４２】ビットライン用コンタクトプラグ１２０Ｐ
を露出させるビットライン用コンタクトホール１２６が
形成された結果物全面に金属膜、例えばアルミニウム膜
を蒸着した後図１３に示されているようなマスクパター
ン１２８Ｍを用いて金属膜をパターニングすることによ
ってビットライン用コンタクトホール１２６を充填しビ
ットライン用コンタクトプラグ１２０Ｐを通じ基板上の
活性領域と接触するビットライン１２８が各メモリセル
別に２個ずつ形成される。図１３Ａに示されているよう
に、ワードライン１２２とビットライン１２８間に寄生
容量Ｃ４が発生するが、これは第３層間絶縁膜１２５の
厚さを増やすことによって減らすことができる。第２層
間絶縁膜１１５および第３層間絶縁膜１２５の厚さ増加
にともなう段差増加によってビットラインを活性領域と
接触させるためのコンタクトホール形成時横縦比が増え
ることによって発生する問題点は図１１Ｂと図１２Ｂに
示されている工程により解決される。すなわち、ビット
ラインを基板上の活性領域と接触させるためのコンタク
トホールを第２層間絶縁膜１１５と第３層間絶縁膜１２
５内に同時に形成することでなく第２層間絶縁膜１１５
内にまずコンタクトプラグ１２０Ｐを形成した後、第３
層間絶縁膜１２５のみ蝕刻しコンタクトプラグ１２０Ｐ
を露出させるコンタクトホール１２６を形成することに
よって完成するため、段差増加による問題点を容易に解
決できる。

【００４３】また、本発明の製造方法において、図９に
示されている電源線を限定するマスクパターンまたは図
１０に示されているワードラインを限定するマスクパタ
ーンを変形し各セル別に電源線またはワードラインがそ
れぞれ一つずつのみ形成されるようにし、図２に示され
ている本発明にともなうＳＲＡＭの単位メモリセルがそ
れぞれ一本の電源線または一本のワードラインを備える
ようにすることもできる。

【００４４】そして、図３に示されている本発明の第２
実施例による高抵抗負荷型ＳＲＡＭセルの製造工程は単
に図７ないし図８Ｂに示されているＰＭＯＳ ＴＦＴの
ゲートおよびゲート絶縁膜形成工程が要らなく、図９、
図９Ａおよび図９Ｂに示されているＰＭＯＳ ＴＦＴの
活性領域および電源線形成工程が高抵抗負荷領域および
電源線形成工程に置き換えるという点のみ差があり、そ
の他工程は図４ないし図１３Ｂに示されている工程と同
一な工程により進行される。

【００４５】

【発明の効果】本発明にともなうＳＲＡＭ装置において
はワードラインが電源線によりゲートのような導電領域
または下部不純物領域から遮られる効果がある。したが
ってワードラインと半導体基板の不純物領域との間の寄
生容量およびワードラインと駆動トランジスタのゲート
との間の寄生容量が発生しない。また、電源線とワード
ライン間の寄生容量も効果的に省くことができる。した
がって、従来のＳＲＡＭセルに比べワードラインの寄生
容量が減少するので動作速度もさらに速くなり高速動作
特性を要求するＳＲＡＭ装置の性能を向上させることが
できる。

【図面の簡単な説明】

【図１】従来のＰＭＯＳトランジスタを負荷素子として
使用するＳＲＡＭチップから隣接した２個のセルをワー
ドライン方向に切断した断面図である。

【図２】本発明の第１実施例にともなうＰＭＯＳトラン
ジスタを負荷素子として使用するＳＲＡＭチップから隣
接した２個のセルをワードライン方向に切断した断面図
である。

【図３】本発明の第２実施例にともなう高抵抗多結晶シ
リコンを負荷素子として使用するＳＲＡＭチップから隣
接した２個のセルをワードライン方向に切断した断面図
である。

【図４】本発明の第１実施例によるＳＲＡＭチップを製
造するための工程に必要とするマスクパターンのレイア
ウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で
切断した断面図である。

【図５】本発明の第１実施例によるＳＲＡＭチップを製
造するための工程に必要とするマスクパターンのレイア
ウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で
切断した断面図である。

【図６】本発明の第１実施例によるＳＲＡＭチップを製
造するための工程に必要とするマスクパターンのレイア
ウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で
切断した断面図である。

【図７】本発明の第１実施例によるＳＲＡＭチップを製
造するための工程に必要とするマスクパターンのレイア
ウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で
切断した断面図である。

【図８】本発明の第１実施例によるＳＲＡＭチップを製
造するための工程に必要とするマスクパターンのレイア
ウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で
切断した断面図である。

【図９】本発明の第１実施例によるＳＲＡＭチップを製
造するための工程に必要とするマスクパターンのレイア
ウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線で
切断した断面図である。

【図１０】本発明の第１実施例によるＳＲＡＭチップを
製造するための工程に必要とするマスクパターンのレイ
アウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線
で切断した断面図である。

【図１１】本発明の第１実施例によるＳＲＡＭチップを
製造するための工程に必要とするマスクパターンのレイ
アウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線
で切断した断面図である。

【図１２】本発明の第１実施例によるＳＲＡＭチップを
製造するための工程に必要とするマスクパターンのレイ
アウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線
で切断した断面図である。

【図１３】本発明の第１実施例によるＳＲＡＭチップを
製造するための工程に必要とするマスクパターンのレイ
アウト図であり、（Ａ）はＡＡ’線、（Ｂ）はＢＢ’線
で切断した断面図である。

【符号の説明】

１００ 半導体基板 １０２ 素子分離膜 １０４ ゲート １０６ ゲート １０７ 第１層間絶縁膜 １１１ ゲート絶縁膜 １１４ 電源線として使われる導電膜パターン １１５ 第２層間絶縁膜 １２２ ワードライン １２５ 第３層間絶縁膜 １２８ ビットライン

Claims (18)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板上に形成され、第１導電膜からなるゲー
   トを有する２個の伝送トランジスタおよび２個の駆動ト
   ランジスタと、 前記２個の伝送トランジスタおよび前記２個の駆動トラ
   ンジスタの上に形成され、前記２個の伝送トランジスタ
   および前記２個の駆動トランジスタと絶縁される第２導
   電膜からなる２本の電源線と、 前記２本の電源線の上に前記２本の電源線と絶縁して形
   成され、前記２個の伝送トランジスタのゲートと接続さ
   れ、第３導電膜からなる２本のワードラインと、 を含むメモリセルを備えることを特徴とするＳＲＡＭ装
   置。
2. 【請求項２】 前記メモリセルの前記２本の電源線と前
   記２本のワードラインは、それぞれ長手方向に平行に形
   成されることを特徴とする請求項１記載のＳＲＡＭ装
   置。
3. 【請求項３】 前記メモリセルは、２個の負荷素子をさ
   らに備えることを特徴とする請求項１記載のＳＲＡＭ装
   置。
4. 【請求項４】 前記メモリセルの前記２個の負荷素子は
   ＰＭＯＳ型薄膜トランジスタであり、前記２個の電源線
   はそれぞれ前記２個のＰＭＯＳ型薄膜トランジスタの活
   性領域と連結され形成されることを特徴とする請求項３
   記載のＳＲＡＭ装置。
5. 【請求項５】 前記メモリセルの前記２個の負荷素子は
   ２個の高抵抗の多結晶シリコン負荷であり、前記２本の
   電源線はそれぞれ前記２個の高抵抗の多結晶シリコン負
   荷と連結され形成されることを特徴とする請求項３記載
   のＳＲＡＭ装置。
6. 【請求項６】 前記メモリセルの前記ワードラインを構
   成する第３導電膜と同一の導電膜からなり、前記２個の
   駆動トランジスタの活性領域と接続する接地線をさらに
   備えることを特徴とする請求項１記載のＳＲＡＭ装置。
7. 【請求項７】 前記メモリセルの前記２本のワードライ
   ンと絶縁され、前記２本のワードラインと垂直に形成さ
   れる２本のビットラインをさらに備えることを特徴とす
   る請求項１記載のＳＲＡＭ装置。
8. 【請求項８】 前記メモリセルの前記２本のビットライ
   ンは、 前記半導体基板、前記電源線および前記ワードラインを
   それぞれ絶縁させるために第１および第２層間絶縁膜内
   に形成されるコンタクトプラグと、 前記ワードラインと前記ビットラインとを絶縁させるた
   めに第３層間絶縁膜内に形成され、前記コンタクトプラ
   グを露出させるコンタクトホール内に蒸着された第４導
   電膜パターンと、 から構成されることを特徴とする請求項７記載のＳＲＡ
   Ｍ装置。
9. 【請求項９】 半導体基板と、 前記半導体基板上に形成され第１導電膜からなるゲート
   を有する２個の伝送トランジスタおよび２個の駆動トラ
   ンジスタと、 前記２個の伝送トランジスタおよび前記２個の駆動トラ
   ンジスタの上に形成され、前記２個の伝送トランジスタ
   および前記２個の駆動トランジスタと絶縁される第２導
   電膜からなる電源線と、 前記電源線の上にそれぞれ前記電源線と絶縁して形成さ
   れ、前記２個の伝送トランジスタのゲートとそれぞれ接
   続され、第３導電膜からなるワードラインと、 を含むメモリセルを備えることを特徴とするＳＲＡＭ装
   置。
10. 【請求項１０】 半導体基板上に第１導電膜パターンを
    形成する段階と、 前記第１導電膜パターンが形成された結果物全面に不純
    物を注入し、前記第１導電膜パターンをそれぞれゲート
    電極とする２個の伝送トランジスタおよび２個の駆動ト
    ランジスタを形成する段階と、 前記２個の伝送トランジスタおよび前記２個の駆動トラ
    ンジスタが形成された結果物上に第１層間絶縁膜を形成
    する段階と、 前記第１層間絶縁膜上に第２導電膜パターンからなる２
    本の電源線を形成する段階と、 前記２本の電源線の上に第２層間絶縁膜を形成する段階
    と、 前記第２層間絶縁膜および前記第１層間絶縁膜を蝕刻
    し、前記２個の伝送トランジスタのゲートをそれぞれ露
    出させる２個のコンタクトホールを形成する段階と、 前記２個のコンタクトホールを埋め立てる第３導電膜パ
    ターンを形成し、前記２個の伝送トランジスタのゲート
    と接続する２本のワードラインを形成する段階と、 を含むことを特徴とするＳＲＡＭ装置の製造方法。
11. 【請求項１１】 前記電源線を構成する第２導電膜パタ
    ーンと前記ワードラインを構成する第３導電膜パターン
    は、それぞれ長手方向に平行に形成されることを特徴と
    する請求項１０に記載のＳＲＡＭ装置の製造方法。
12. 【請求項１２】 第１層間絶縁膜を形成する段階以後
    に、 前記第１層間絶縁膜上に２個の薄膜トランジスタのゲー
    ト電極２個を形成する段階と、 前記２個の薄膜トランジスタのゲート電極が形成された
    結果物上にゲート絶縁膜を形成する段階とをさらに含
    み、 前記２本の電源線を形成する段階は 前記ゲート絶縁膜上に第２導電膜パターンを形成する段
    階と、 前記第２導電膜パターンの薄膜トランジスタのチャンネ
    ルとして形成される領域を除いた領域に不純物を注入し
    ２個の薄膜トランジスタからなる負荷素子と２本の電源
    線を形成する段階とからなることを特徴とする請求項１
    ０に記載のＳＲＡＭ装置の製造方法。
13. 【請求項１３】 前記２本の電源線を形成する段階は、 前記第１層間絶縁膜上に多結晶シリコンからなる第２導
    電膜パターンを形成する段階と、 前記第２導電膜パターンの中高抵抗負荷として形成され
    る領域を除いた領域に不純物を注入し、２個の高抵抗負
    荷および２本の電源線を形成する段階とからなることを
    特徴とする請求項１０に記載のＳＲＡＭ装置の製造方
    法。
14. 【請求項１４】 前記第２層間絶縁膜を形成する段階後
    に、 前記第２層間絶縁膜を平坦化する段階と、 ダマシン工程で平坦化された前記第２層間絶縁膜を部分
    的に蝕刻し、２本のワードラインが形成される２個のダ
    マシン領域を形成する段階とをさらに含み、 前記蝕刻段階は、 前記ダマシン領域が形成された第２層間絶縁膜および前
    記第１層間絶縁膜を蝕刻し、前記２個の伝送トランジス
    タのゲートをそれぞれ露出させる２個のコンタクトホー
    ルを形成する段階を含み、 前記第３導電膜パターンを形成する段階は、 前記２個のコンタクトホールおよび前記２個のダマシン
    領域を埋め立てる第３導電膜を形成する段階と、 前記第２層間絶縁膜表面が露出するまで前記第３導電膜
    を平坦化し、前記２個の伝送トランジスタのゲートと接
    続する２本のワードラインを形成する段階とを含むこと
    を特徴とする請求項１０に記載のＳＲＡＭ装置の製造方
    法。
15. 【請求項１５】 前記第２層間絶縁膜を形成する段階後
    に、 前記第２層間絶縁膜を平坦化する段階と、 ダマシン工程で平坦化された前記第２層間絶縁膜を部分
    的に蝕刻し２本のワードラインが形成される２個のダマ
    シン領域および接地線が形成されるダマシン領域を形成
    する段階とをさらに含み、 前記蝕刻段階は、 前記ダマシン領域が形成された第２層間絶縁膜および前
    記第１層間絶縁膜を蝕刻し、前記２個の伝送トランジス
    タのゲートをそれぞれ露出させる２個のコンタクトホー
    ルおよび前記２個の駆動トランジスタの活性領域を露出
    させる２個のコンタクトホールを形成する段階を含み、 前記第３導電膜パターンを形成する段階は、 前記コンタクトホールおよび前記ダマシン領域を埋め立
    てる第３導電膜を形成する段階と、 前記第２層間絶縁膜表面が露出するまで前記第３導電膜
    を平坦化し前記２個の伝送トランジスタのゲートと接続
    する２本のワードラインおよび前記２個の駆動トランジ
    スタの活性領域と接続する接地線を形成する段階とを含
    むことを特徴とする請求項１０に記載のＳＲＡＭ装置の
    製造方法。
16. 【請求項１６】 前記２本のワードラインを形成する段
    階以後に、 第３層間絶縁膜を形成する段階と、 前記第３、第２および第１層間絶縁膜を蝕刻し前記半導
    体基板の活性領域を露出させるコンタクトホールを形成
    する段階と、 前記コンタクトホールを埋め立て前記第３層間絶縁膜上
    に形成され、前記２本のワードラインとそれぞれ垂直な
    第４導電膜パターンを形成し２本のビットラインを形成
    する段階とを備えることを特徴とする請求項１０に記載
    のＳＲＡＭ装置の製造方法。
17. 【請求項１７】 前記蝕刻段階は、 前記ダマシン領域が形成された第２層間絶縁膜および前
    記第１層間絶縁膜を蝕刻し前記２個の伝送トランジスタ
    のゲートをそれぞれ露出させる２個のコンタクトホール
    および前記半導体基板の活性領域を露出させる２個のコ
    ンタクトホールを形成する段階を含み、 前記第３導電膜パターンを形成する段階は、 前記コンタクトホールおよび前記２個のダマシン領域を
    埋め立てる第３導電膜を形成する段階と、 前記第２層間絶縁膜表面が露出するまで前記第３導電膜
    を平坦化し、前記２個の伝送トランジスタのゲートと接
    続する２本のワードラインおよび前記半導体基板上の活
    性領域と接続する２個のコンタクトプラグを形成する段
    階を含み、 前記第３導電膜パターンを形成する段階後に、 前記２本のワードラインおよび前記２個のコンタクトプ
    ラグが形成された結果物全面に第３層間絶縁膜を形成す
    る段階と、 前記第３層間絶縁膜を蝕刻し、前記２個のコンタクトプ
    ラグを露出させる２個のコンタクトホールを形成する段
    階と、 前記２個のコンタクトプラグを露出させる２個のコンタ
    クトホールを埋め立てる第４導電膜パターンを形成し２
    本のビットラインを形成する段階とを含むことを特徴と
    する請求項１４に記載のＳＲＡＭ装置の製造方法。
18. 【請求項１８】 半導体基板上に第１導電膜パターンを
    形成する段階と、 前記第１導電膜パターンが形成された結果物全面に不純
    物を注入し前記第１導電膜パターンをそれぞれゲート電
    極として有する２個の伝送トランジスタと２個の駆動ト
    ランジスタを形成する段階と、 前記２個の伝送トランジスタおよび前記２個の駆動トラ
    ンジスタが形成された結果物上に第１層間絶縁膜を形成
    する段階と、 前記第１層間絶縁膜上に第２導電膜パターンからなる電
    源線を形成する段階と、 前記電源線上に第２層間絶縁膜を形成する段階と、 前記第２層間絶縁膜および前記第１層間絶縁膜を蝕刻
    し、前記２個の伝送トランジスタのゲートをそれぞれ露
    出させる２個のコンタクトホールを形成する段階と、 前記２個のコンタクトホールを埋め立てる第３導電膜パ
    ターンを形成し前記２個の伝送トランジスタのゲートと
    接続するワードラインを形成する段階とを含むことを特
    徴とするＳＲＡＭ装置の製造方法。