JP2010166047A - 抵抗メモリ装置及びその製造方法 - Google Patents

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Abstract

【課題】本発明は抵抗メモリ装置及びその製造方法を提供する。
【解決手段】本発明は、基板上に複数個の局所ビットラインが垂直積層されたビットラインスタックを形成し、前記ビットラインスタックの側面に垂直延長された複数個の局所ワードラインと前記複数個の局所ワードラインを連結する水平延長された連結ラインとを含むワードラインを形成し、前記ビットラインスタックと前記ワードラインとの間に抵抗メモリ薄膜を形成することを含むことができる。本発明によると、単純化された工程として３次元交差点構造を有する高密度のメモリアレイを実現することができる。
【選択図】図２Ａ

Description

本発明は半導体メモリに関し、より具体的には、抵抗メモリ装置及びその製造方法に関する。
抵抗メモリ装置ＲｅＲＡＭは、電気的抵抗特性が印加電圧によって変化する原理を利用した不揮発性メモリ装置として、印加電圧の大きさによって抵抗特性が変化し、これによる電流のオン／オフ状態をメモリとして利用する。このような抵抗メモリ装置は比較的アクセスタイム（ａｃｃｅｓｓ ｔｉｍｅ）が速く、低い電圧で動作可能であり、メモリセル構造が簡単であり、工程上の欠陥を減らすことができるという長所がある。
抵抗メモリ装置の一例が、図１Ａに示したように、特許文献１に開示されている。
図１Ａを参照すると、上述の特許文献１には下部電導体１２（ｂｏｔｔｏｍ ｃｏｎｄｕｃｔｏｒ）と上部電導体１４（ｔｏｐ ｃｏｎｄｕｃｔｏｒ）との間にダイオード１６（ｄｉｏｄｅ）と抵抗スイッチング素子１８（ｒｅｓｉｓｔａｎｃｅ−ｓｗｉｔｃｈｉｎｇｅｌｅｍｅｎｔ）が積層され、１つのメモリ層２０（ｍｅｍｏｒｙ ｌｅｖｅｌ）を形成し、このようなメモリ層２０が複数個積層され、高密度の３次元メモリアレイ（ｈｉｇｈｌｙ ｄｅｎｓｅ ｍｏｎｏｌｉｔｈｉｃ ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ ｍｅｍｏｒｙ ａｒｒａｙ）を構成すると記載されている。このようなスタック形態の３次元メモリアレイを有する抵抗メモリ装置１０が図１Ｂに概略的に図示されている。
図１Ｂを参照すると、３次元メモリアレイ３０を構成して抵抗メモリ装置１０を実現する場合、例えば、Ｎ個のメモリ層２０を積層するのに必要な工程ステップ数は、１つのメモリ層２０を形成して複数個のメモリセルブロックを定義するのに必要な工程ステップ数Ｓと、積層されるメモリ層２０の数Ｎとを掛ける数、すなわちＮ×Ｓになる。すなわち、積層数が大きくなるほど、工程ステップ数は線形的に増加するようになる。
下部電導体１２と上部電導体１４は互いに直交する方向に延長され、これら交差点にメモリセルが形成される。ここで、下部電導体１２は通常ワードラインを構成し、上部電導体１４はビットラインを構成する。例えば、ワードライン１２はＫ個であり、ビットライン１４はＭ個である場合、１つのメモリ層２０にはＫ×Ｍ個のメモリセルブロックが形成され、Ｎ個のメモリ層２０が積層された場合、すべてＮ×Ｋ×Ｍ個のメモリセルブロックが形成される。
１つのメモリ層２０でＫ×Ｍ個のメモリセルをアクセスするのに必要なデコーダ数はワードライン１２の数Ｋとビットライン１４の数Ｍとの和であるＫ＋Ｍであり、Ｎ個のメモリ層２０が積層された場合には、積層されたワードライン１２の数Ｎ×Ｋと積層されたビットライン１４の数Ｎ×Ｍとの和である（Ｎ×Ｋ）＋（Ｎ×Ｍ）個のデコーダ数が必要になる。すなわち、積層数が大きくなるほど、デコーダの数は線形的に増加するようになり、デコーダを形成するための面積及び工程ステップ数が必要になる。
韓国特許出願公開第１０−２００８−４３１７３号明細書 韓国特許出願公開第１０−２００８−１０６２１号明細書 米国特許出願公開第２００６-２５０８３７号明細書
本発明は、単純な工程で高密度のメモリアレイを実現することができる抵抗メモリ装置及びその製造方法を提供する。
上述の目的を達成するために、本発明に係る抵抗メモリ装置及びその製造方法は、複数個の局所ビットラインが垂直積層されたビットラインスタックと、前記ビットラインスタックの間に垂直な複数個の局所ワードラインが互いに電気的に連結された櫛形状のワードラインとを形成することを特徴とする。
上述の特徴を実現することができる本発明の実施形態に係る抵抗メモリ装置の製造方法は、基板上に複数個の局所ビットラインが垂直積層されたビットラインスタックを形成し、前記ビットラインスタックの側面に垂直延長された複数個の局所ワードラインと前記複数個の局所ワードラインを連結する水平延長された連結ラインとを含むワードラインを形成し、前記ビットラインスタックと前記ワードラインとの間に抵抗メモリ薄膜を形成することを含むことができる。
本実施形態の方法において、前記ビットラインスタックを形成し、前記ビットラインスタックを覆う前記抵抗メモリ薄膜を形成し、前記抵抗メモリ薄膜上に電導性物質を蒸着し、前記電導性物質をパターニングして前記ワードラインを形成することを含むことができる。
本実施形態の方法において、前記ビットラインスタックを形成し、前記ビットラインスタックを覆う前記抵抗メモリ薄膜を形成し、前記抵抗メモリ薄膜上に絶縁性物質を蒸着し、前記絶縁性物質をパターニングして前記抵抗メモリ薄膜を露出させるトレンチを形成し、前記トレンチ内に電導性物質を蒸着して前記ワードラインを形成することを含むことができる。
本実施形態の方法において、前記ビットラインスタックを形成し、前記基板上に絶縁性物質を蒸着し、前記絶縁性物質をパターニングして前記ビットラインスタックを露出させるトレンチを形成し、前記トレンチ内に前記抵抗メモリ薄膜を形成し、前記トレンチ内に電導性物質を蒸着して前記抵抗メモリ薄膜上に前記ワードラインを形成することを含むことができる。
本実施形態の方法において、前記抵抗メモリ薄膜と前記ワードラインとの間にスイッチング薄膜を形成することをさらに含むことができる。
本実施形態の方法において、前記ビットラインスタックを形成することは、前記基板上に複数個の絶縁膜と複数個の電導膜が交互に配置される積層体を形成し、前記積層体上にハードマスクパターンを形成し、前記ハードマスクパターンをマスクとするエッチングで前記積層体をパターニングすることを含むことができる。
前記特徴を実現することができる本発明の実施形態に係る抵抗メモリ装置は、基板上で第１水平方向に延長され、複数個の局所ビットラインが垂直積層されたビットラインスタックと、前記ビットラインスタックの側面に垂直に配置された複数個の局所ワードラインと、前記複数個の局所ワードラインを連結し、前記第１水平方向と交差する第２水平方向に延長された連結ラインを含むワードラインと、前記ビットラインスタックと前記ワードラインとの間に提供された抵抗メモリ薄膜とを含むことができる。
本実施形態の装置において、前記連結ラインは前記ビットラインスタック上を横切って配置できる。
本実施形態の装置において、前記ビットラインスタックは最上層にハードマスクをさらに含むことができる。
本実施形態の装置において、前記抵抗メモリ薄膜と前記ワードラインとの間にスイッチング薄膜をさらに含むことができる。
本発明によると、１回のエッチング工程でビットラインが垂直積層されるように形成し、ワードラインをビットラインと垂直交差する櫛形状で１回のエッチング工程として形成することができる。これによって、１つのメモリ層を形成する工程ステップ数として３次元交差点構造を形成することができるので、単純化された工程として複数個のメモリ層が積層された形態の高密度アレイを実現することができ、またワードラインを櫛形状で形成することによって、ワードライン数を減らすことができ、これによって、ワードラインと連結されたデコーダ数を減らすことができるので、工程単純化及び素子の大きさの縮小化を実現することができる。
従来の抵抗メモリ装置を示した斜視図である。 従来のスタック型抵抗メモリ装置のメモリアレイを概略的に示した回路図である。 本発明の実施形態に係る抵抗メモリ装置を示した等価回路図である。 図２Ａの一部を示した回路図である。 図２Ａの一部を示した回路図である。 本発明の第１実施形態に係る抵抗メモリ装置を示した斜視図である。 図３ＡのＩ−Ｉ線を切開した断面を含む斜視図である。 図３Ａのメモリセルブロックを示した斜視図である。 本発明の第２実施形態に係る抵抗メモリ装置を示した斜視図である。 図４ＡのＩＩ−ＩＩ線を切開した断面を含む斜視図である。 本発明の第３実施形態に係る抵抗メモリ装置を示した斜視図である。 図５ＡのＩＩＩ−ＩＩＩ線を切開した断面を含む斜視図である。 図５Ａのメモリセルブロックを示した斜視図である。 本発明の第４実施形態に係る抵抗メモリ装置を示した斜視図である。 図６ＡのＩＶ−ＩＶ線を切開した断面を含む斜視図である。 本発明の第５実施形態に係る抵抗メモリ装置を示した斜視図である。 図７ＡのＶ−Ｖ線を切開した断面を含む斜視図である。 本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第２実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第２実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第２実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第２実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第３実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第３実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第３実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第３実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第４実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第４実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第４実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第４実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。 本発明の実施形態に係るスイッチング薄膜の電流−電圧曲線である。 本発明の実施形態に係るスイッチング薄膜の電流−電圧曲線である。 本発明の実施形態に係る抵抗メモリ装置を具備したメモリカードを示したブロック図である。 本発明の実施形態に係る抵抗メモリ装置を応用した情報処理システムを示したブロック図である。
以下、本発明に係る抵抗メモリ装置及びその製造方法を添付の図面を参照して詳細に説明する。
本発明を従来技術と比較した利点は、添付の図面を参照した詳細な説明と特許請求の範囲を通じて明白になるであろう。特に、本発明は特許請求の範囲でよく指摘され、明白に請求される。しかし、本発明は添付の図面と関連して、次の詳細な説明を参照することによって、よく理解することができる。図面において、同一の参照符号は多様な図面を通じて同一の構成要素を示す。
（等価回路図）
図２Ａは、本発明の実施形態に係る抵抗メモリ装置を示した等価回路図であり、図２Ｂ及び２Ｃは図２Ａの一部を示す。
図２Ａを参照すると、本実施形態の抵抗メモリ装置１は複数個のワードラインと複数個のビットラインとの交差点の各々にメモリセルブロックが定義され、このようなメモリセルブロックが３次元的に配列された、いわゆる３次元交差点構造（３Ｄ Ｃｒｏｓｓ Ｐｏｉｎｔ Ａｒｃｈｉｔｅｃｔｕｒｅ）を含むことができる。
例えば、抵抗メモリ装置１は、Ｙ−Ｚ平面をなす複数個のワードラインＷ１、Ｗ２、Ｗ３、Ｗ４とＸ−Ｚ平面をなす複数個のビットラインＢ１、Ｂ２、Ｂ３とを含むことができる。ワードラインＷ１〜Ｗ４とビットラインＢ１〜Ｂ３は電極の役割を果たすことができる。他の例として、抵抗メモリ装置１はＹ−Ｚ平面をなす複数個のビットラインＷ１、Ｗ２、Ｗ３、Ｗ４とＸ−Ｚ平面をなす複数個のワードラインＢ１、Ｂ２、Ｂ３とを含むことができる。本明細書では、前者の例を説明し、以下の説明は、後者の例に対しても適用することができる。
複数個のワードラインＷ１〜Ｗ４はＸ軸方向に配向され（ｏｒｉｅｎｔｅｄ）、複数個のビットラインＢ〜Ｂ３はＹ軸方向に配向されうる。したがって、複数個のワードラインＷ１〜Ｗ４と複数個のビットラインＢ１〜Ｂ３が互いに交差して複数個の交差点を構成し、これら交差点の各々にメモリセルブロック２が定義されうる。ここで、Ｘ軸方向とＹ軸方向とＺ軸方向は概して互いに直交することができ、Ｙ−Ｚ平面はＸ−Ｚ平面と概して垂直交差することができる。
複数個のワードラインＷ１〜Ｗ４の各々は櫛（ｃｏｍｂ）形状で構成できる。例えば、第１ワードラインＷ１はＺ軸方向に延長された複数個のワードラインＷ１１、Ｗ１２、Ｗ１３、Ｗ１４（以下、局所ワードライン）を含み、これら局所ワードラインＷ１１〜Ｗ１４はＹ軸方向に延長された第１連結ラインＷ１０により互いに電気的に連結できる。これによって、第１ワードラインＷ１は１つのＹ−Ｚ平面形態の櫛形状で構成できる。類似して、Ｚ軸方向に延長された複数個の局所ワードラインＷ２１、Ｗ２２、Ｗ２３、Ｗ２４がＹ軸方向に延長された第２連結ラインＷ２０により互いに電気的に連結され、１つのＹ−Ｚ平面形態の第２ワードラインＷ２を構成できる。第３ワードラインＷ３と第４ワードラインＷ４に対しても上の説明が適用できる。本実施形態では４つのワードラインＷ１〜Ｗ４を示したが、ワードラインの数は任意的であり、例えばワードラインはＫ個提供できる。すなわち、ワードラインはＷＫとして標識されることができ、本実施形態では、Ｋは１、２、３、４である。
複数個のビットラインＢ１〜Ｂ３のうちの第１ビットラインＢ１はＸ軸方向に延長された複数個のビットラインＢ１１、Ｂ１２、Ｂ１３、Ｂ１４（以下、局所ビットライン）を含み、これら局所ビットラインＢ１１〜Ｂ１４はＺ軸方向に積層された形態で配置できる。類似して、第２ビットラインＢ２はＸ軸方向に延長された複数個の局所ビットラインＢ２１、Ｂ２２、Ｂ２３、Ｂ２４を含み、これら局所ビットラインＢ２１〜Ｂ２４はＺ軸方向に配向できる。第３ビットラインＢ３に対しても上の説明が適用できる。本実施形態では４つの層（すなわち、局所ビットラインの数）で構成された３つのビットラインを示したが、ビットラインの数と層数は任意的であり、例えばビットラインはＭ個提供されることができ、各々はＮ個の層を形成できる。すなわち、ビットラインはＢＭＮとして標識されることができ、本実施形態ではＭは１、２、３であり、Ｎは１、２、３、４である。
第１ビットラインＢ１は第１ワードラインＷ１の第１局所ワードラインＷ１１と第２局所ワードラインＷ１２との間を貫通する形態で配置できる。したがって、第１ワードラインＷ１の第１及び第２局所ワードラインＷ１１、Ｗ１２と第１ビットラインＢ１の複数個の局所ビットラインＢ１１〜Ｂ１４が垂直交差し、これら交差点にメモリセルブロック２が定義できる。類似して、第１ワードラインＷ１の第２及び第３局所ワードラインＷ１２、Ｗ１３と第２ビットラインＢ２の複数個の局所ビットラインＢ２１〜Ｂ２４が垂直交差し、第１ワードラインＷ１の第３及び第４ワードラインＷ１３、Ｗ１４と第３ビットラインＢ３の複数個の局所ビットラインＢ３１〜Ｂ３４が垂直交差することができる。上述の第１乃至第３ビットラインＢ１〜Ｂ３と第１ワードラインＷ１との交差点構成に関する説明は、第１乃至第３ビットラインＢ１〜Ｂ３と第２乃至第４ワードラインＷ２〜Ｗ４との交差点構成に関して同一に適用できる。
メモリセルブロック２において、１つの局所ビットラインＢ１１は両方の第１及び第２局所ワードラインＷ１１、Ｗ１２と交差することができる。幾何学的観点では、図２Ｂに示したように、局所ビットラインＢ１１の両側に２つのメモリセルＣ１、Ｃ２が定義できる。しかし、回路的観点では、２つのメモリセルＣ１、Ｃ２は同一に動作するので、１つのメモリセルとして見なすことができる。結局、メモリセルの数はビットラインの数とワードラインの数とを掛けた値になる。
一例として、Ｋ個のワードラインがＭ個のビットラインと交差し、Ｍ個のビットラインの各々がＮ個の層を形成した場合、メモリセルの数はＮ×Ｋ×Ｍであり得る。メモリセルをアクセスするデコーダの場合、Ｋ個のワードラインをアクセスするデコーダの数はＫであり、各々Ｎ個の層を形成するＭ個のビットラインをアクセスするデコーダの数はＮ×Ｍであるので、総デコーダの数はＫ＋（Ｎ×Ｍ）である。上述の本実施形態の抵抗メモリ装置１の構造特性を図１Ａ及び１Ｂを参照して説明したスタック型抵抗メモリ装置１０と比較したものを下記の表１に示している。ここで、両者の装置１、１０の全部はＮ個の層で積層された場合である。
前記表１を参照すると、同一数のメモリセルブロックを定義するために、同一層数で積層して抵抗メモリ装置を実現しても、本実施形態の抵抗メモリ装置１は従来の抵抗メモリ装置１０に比べてワードライン数が１／Ｎに減り、これによって、デコーダ数も顕著に減少されたことが分かる。このような差は積層数Ｎが多ければ多いほど顕著である。これに加えて、図８Ａ乃至図８Ｇを参照して後述するように、本発明の実施形態に係る抵抗メモリ装置の製造方法において、３次元的に配列されたメモリセルブロックを定義するために、必要な工程ステップ数が従来に比べて１／Ｎに減少されたことが分かる。
メモリセルＣ１、Ｃ２は、図２Ｂに示したように、抵抗の可変を利用して情報を貯蔵する抵抗素子を含むことができ、または図２Ｃに示したように、抵抗素子を選択することができる選択素子をさらに含むことができる。
本実施形態の抵抗メモリ装置１は、以下で説明するように、様々な構造及び方法により実現できる。
（第１装置実施形態）
図３Ａは、本発明の第１実施形態に係る抵抗メモリ装置を示した斜視図であり、図３Ｂは図３ＡのＩ−Ｉ線を切開した断面を含む斜視図であり、図３Ｃは、メモリセルブロックを示した斜視図である。
図３Ａを参照すると、本発明の第１実施形態に係る抵抗メモリ装置１００は、基板１１０上に複数個のビットラインを含む複数個のビットラインスタック１５０と、複数個のビットラインスタック１５０と概して直交する複数個のワードライン１７２と、複数個のビットラインスタック１５０と複数個のワードライン１７２との間に提供された抵抗メモリ薄膜１６０とを含むことができる。
他の例として、抵抗メモリ装置１００は、複数個のワードラインを含む複数個のワードラインスタック１５０と複数個のワードラインスタック１５０と概して直交する複数個のビットライン１７２が基板１１０上に抵抗メモリ薄膜１６０を間に置いて互いに交差する構造を含むことができる。本明細書では前者の例を説明し、以下の説明は後者の例に対しても適用できる。
ビットラインスタック１５０の各々は水平方向に延長された複数個の電導膜１３２、１３４が垂直方向に積層されたものであり得る。例えば、ビットラインスタック１５０の各々はＸ軸方向に延長された複数個の電導膜１３２、１３４がＺ軸方向に積層されたものを含むことができる。複数個のビットラインスタック１５０は図２Ａの複数個のビットラインＢ１〜Ｂ３に相当し、複数個の電導膜１３２、１３４は図２Ａの複数個の局所ビットラインＢ１１〜Ｂ３４に相当する。ビットラインスタック１５０には第１電導膜１３２と基板１１０との間を電気的に絶縁させる第１絶縁膜１２２、第１電導膜１３２と第２電導膜１３４を電気的に絶縁させる第２絶縁膜１２４を含めることができる。ビットラインスタック１５０には最上層に、例えば第２電導膜１３４上に積層されたハードマスクパターン１４０をさらに含めることができる。本明細書では便宜上電導膜１３２、１３４を局所ビットラインという用語と混用する。
ワードライン１７２は、ビットラインスタック１５０の側面から垂直方向に延長された複数個の電導膜１７２ａと、ビットラインスタック１５０上を横切って配置されて水平方向に延長された電導膜１７２ｂとを含むことができる。複数個の電導膜１７２ａは電導膜１７２ｂによって互いに電気的に連結されたものであり得る。例えばワードライン１７２はＺ軸方向に延長されて複数個のビットラインスタック１５０の間を満たす複数個の電導膜１７２ａがＹ軸方向に延長された１つの電導膜１７２ｂによって互いに電気的に連結され、櫛（ｃｏｍｂ）形態の構造を有することができる。
複数個のワードライン１７２は図２Ａの複数個のワードラインＷ１〜Ｗ３に相当し、Ｚ軸方向に延長された複数個の電導膜１７２ａは図２Ａの複数個の局所ワードラインＷ１１〜Ｗ４４に相当し、Ｙ軸方向に延長された複数個の電導膜１７２ｂは図２Ａの複数個の連結ラインＷ１０〜Ｗ４０に相当する。本明細書では便宜上電導膜１７２ａを局所ワードラインという用語と混用し、電導膜１７２ｂを連結ラインという用語と混用する。
抵抗メモリ薄膜１６０は、ビットラインスタック１５０を含んだ基板１１０を覆う形態で提供できる。例えば、抵抗メモリ薄膜１６０はビットラインスタック１５０の延長方向（Ｘ軸方向）に沿って連続的なプレート形態であり、局所ワードライン１７２ａの延長方向（Ｚ軸方向）に沿って連続的なプレート形態であり、連結ライン１７２ｂの延長方向（Ｙ軸方向）に沿って連続的なプレート形態であり得る。
図３Ｂを図３Ａと共に参照すると、ビットラインスタック１５０はＸ−Ｚ平面をなし、Ｙ軸方向に配向され、ワードライン１７２はＹ−Ｚ平面をなし、Ｘ軸方向に配向できる。ビットラインスタック１５０とワードライン１７２は互いに交差し、複数個の局所ワードライン１７２ａがＹ軸方向に並ぶようになり、複数個のビットラインスタック１５０の間を満たす形態で交差できる。これによって、複数個の局所ビットライン１３２、１３４と複数個の局所ワードライン１７２ａとの交差点が３次元的に配列され、これら交差点の各々にメモリセルブロック１０２が定義できる。メモリセルブロック１０２において、抵抗メモリ薄膜１６０は抵抗の可変によって情報を貯蔵する抵抗素子として情報貯蔵膜（ｓｔｏｒａｇｅ ｌａｙｅｒ）の役割を果たすことができ、局所ワードライン１７２ａと局所ビットライン１３２、１３４は電極の役割を果たすことができる。
図３Ｃを参照すると、図２Ｂを参照して説明したように、幾何学的観点では、いずれか１つの局所ビットライン１３４を中心に左右両側に局所ワードライン１７２が配置されるので、１つのメモリセルブロック１０２には２つのメモリセルＣ１、Ｃ２が定義できる。しかし、回路的な観点では、２つのメモリセルＣ１、Ｃ２は同一に動作するので、１つのメモリセルとして見做すことができる。
選択ワードラインと選択ビットラインに読み出し電圧を印加し、選択ワードラインと選択ビットラインとの交差点に形成されたメモリセルに対する読み出し動作が実現できる。読み出し動作において、非選択ワードラインをフローティングさせ、選択ビットラインと非選択ワードラインとの間に電流が流れないようにできる。すべてのワードラインを接地させ、選択ビットラインにプログラム電圧を印加させることによって、ワードラインと選択ビットラインとの交差点に形成されたメモリセルに対するプログラム動作が実現できる。すべてのワードラインを接地させ、すべてのビットラインにプログラム電圧を印加すれば、すべてのワードラインとすべてのビットラインとの交差点に形成されたメモリセルに対するプログラム、いわゆるブランケット（ｂlａｎｋｅｔ）プログラムが実現できる。これは、ブロック単位の消去動作を実現するのに有用に利用できる。
（第２装置実施形態）
図４Ａは、本発明の第２実施形態に係る抵抗メモリ装置を示した斜視図であり、図４Ｂは図４ＡのＩＩ−ＩＩ線を切開した断面を含む斜視図である。後述の第２実施形態の抵抗メモリ装置は、図３Ａ乃至図３Ｃを参照して説明した第１実施形態の抵抗メモリ装置と同一、または類似であるので、以下では異なる点に対しては詳細に説明し、同一点に対しては簡略に説明するか、または省略する。
図４Ａ及び図４Ｂを参照すると、本発明の第２実施形態に係る抵抗メモリ装置２００は、図３Ａ乃至図３Ｃを参照して説明した第１実施形態の抵抗メモリ装置１００のように、複数個の局所ビットライン１３２、１３４を有する複数個のビットラインスタック１５０と複数個の局所ワードライン１７２ａを有する櫛形状の複数個のワードライン１７２が基板１１０上で概して垂直交差する、いわゆる３次元交差点構造を有することができる。交差点の各々には、図３Ｃに示したように、メモリセルブロック１０３が定義できる。
ビットラインスタック１５０とワードライン１７２との間に抵抗メモリ薄膜１６２が提供できる。第１実施形態と異なるように、抵抗メモリ薄膜１６２はストリップ形態で提供できる。例えば抵抗メモリ薄膜１６２はビットラインスタック１５０の延長方向（Ｘ軸方向）に沿って不連続的であり、局所ワードライン１７２ａの延長方向（Ｚ軸方向）に沿って連続的であり、連結ライン１７２ｂの延長方向（Ｙ軸方向）に沿って連続的な形態であり得る。すなわち、複数個の抵抗メモリ薄膜１６２の各々は複数個のワードライン１７２の各々の下に限定配置されたストリップ構造であり得る。
本実施形態によると、選択されたワードライン１７２に属したメモリセルに対するプログラムあるいは消去動作時、残りの非選択されたワードライン１７２に属したメモリセルに対する意図されないプログラム、または消去動作が防止できる。したがって、抵抗メモリ装置２００の誤動作が最小化できる。
（第３装置実施形態）
図５Ａは、本発明の第３実施形態に係る抵抗メモリ装置を示した斜視図であり、図５Ｂは図５ＡのＩＩＩ−ＩＩＩ線を切開した断面を含む斜視図であり、図５Ｃはメモリセルブロックを示した斜視図である。後述の第３実施形態の抵抗メモリ装置は図３Ａ乃至３Ｃを参照して説明した第１実施形態の抵抗メモリ装置と同一、または類似であるので、以下では異なる点に対しては詳細に説明し、等しい点に対しては簡略に説明するか、または省略する。
図５Ａを参照すると、本発明の第３実施形態に係る抵抗メモリ装置３００は、図３Ａ乃至３Ｃを参照して説明した第１実施形態の抵抗メモリ装置１００のように、複数個の局所ビットライン１３２、１３４を有する複数個のビットラインスタック１５０と複数個の局所ワードライン１７２ａを有する櫛形状の複数個のワードライン１７２が基板１１０上で概して垂直交差する、いわゆる３次元交差点構造を有することができる。
ビットラインスタック１５０とワードライン１７２との間には抵抗メモリ薄膜１６０が提供できる。抵抗メモリ薄膜１６０は連続的なプレート形態で提供できる。ビットラインスタック１５０とワードライン１７２との間にスイッチング薄膜１９０がさらに提供できる。例えば、スイッチング薄膜１９０は抵抗メモリ薄膜１６０とワードライン１７２との間に連続的なプレート形態で提供できる。
スイッチング薄膜１９０は情報貯蔵膜として活用できる抵抗メモリ薄膜１６０をスイッチングするスイッチング素子、または選択する選択素子として活用できる。スイッチング薄膜１９０は、図１４Ａに示すように、電流−電圧特性を有しているので、電流の流れを一方向に限定することができる素子、例えば印加電圧が特定値以上である時、電流の流れを許容するが、特定値以下の場合には、電流の流れを許容しないダイオードまたはバリスタであり得る。他の例として、スイッチング薄膜１９０は、図１４Ｂに示すように、電流−電圧特性を有することができる素子、例えば印加電圧が特定範囲内である場合に、電流の流れを許容しないが、特定範囲以上、または以下の場合には、電流の流れを許容する、いわゆるスレッショルドスイッチング素子（ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈｉｎｇ ｄｅｖｉｃｅ）であり得る。
他の例として、抵抗メモリ装置３００が抵抗メモリ薄膜１６０を挟んで複数個のワードラインスタック１５０と複数個のビットライン１７２とを含む場合、スイッチング薄膜１９０はワードラインスタック１５０と抵抗メモリ薄膜１６０との間に提供できる。
図５Ｂを図５Ａと共に参照すると、複数個の局所ワードライン１７２ａがビットラインスタック１５０の間を満たす形態で複数個のワードライン１７２とビットラインスタック１５０が概して垂直交差される。これによって、複数個の局所ビットライン１３２、１３４と複数個の局所ワードライン１７２ａとの交差点が３次元的に配列され、これら交差点の各々にメモリセルブロック１０４が定義できる。メモリセルブロック１０４において、局所ワードライン１７２ａと局所ビットライン１３２、１３４は電極の役割を果たし、抵抗メモリ薄膜１６０は抵抗の可変によって情報を貯蔵する抵抗素子として情報貯蔵膜の役割を果たし、スイッチング薄膜１９０は抵抗素子を選択する選択素子の役割を果たすことができる。
図５Ｃを参照すると、幾何学的観点では、１つのメモリセルブロック１０４には２つのメモリセルＣ１、Ｃ２が定義できるが、回路的な観点では、２つのメモリセルＣ１、Ｃ２は同一に動作するので、１つのメモリセルとして見做すことができる。
（第４装置実施形態）
図６Ａは、本発明の第４実施形態に係る抵抗メモリ装置を示した斜視図であり、図６Ｂは図６ＡのＩＶ−ＩＶ線を切開した断面を含む斜視図である。後述の第４実施形態の抵抗メモリ装置は、図３Ａ乃至図３Ｃを参照して説明した第１実施形態の抵抗メモリ装置と同一、または類似であるので、以下では異なる点に対しては詳細に説明し、等しい点に対しては簡略に説明するか、または省略する。
図６Ａを参照すると、本発明の第４実施形態に係る抵抗メモリ装置４００は、図３Ａ乃至３Ｃを参照して説明した第１実施形態の抵抗メモリ装置１００のように、複数個の局所ビットライン１３２、１３４を有する複数個のビットラインスタック１５０と複数個の局所ワードライン１７２ａを有する櫛形状の複数個のワードライン１７２が基板１１０上で概して垂直交差する、いわゆる３次元交差点構造を有することができる。
ビットラインスタック１５０とワードライン１７２との間には情報貯蔵膜として活用できる抵抗メモリ薄膜１６２が提供できる。抵抗メモリ薄膜１６２はワードライン１７２下に限定配置されたストリップ形態で提供できる。ビットラインスタック１５０とワードライン１７２との間に選択素子として活用できるスイッチング薄膜１９２がさらに提供できる。スイッチング薄膜１９２は抵抗メモリ薄膜１６２とワードライン１７２との間にストリップ形態で提供できる。
図６Ｂを図６Ａと共に参照すると、複数個の局所ワードライン１７２ａがビットラインスタック１５０の間を満たす形態で複数個のワードライン１７２とビットラインスタック１５０が概して垂直交差する。これによって、複数個の局所ビットライン１３２、１３４と複数個の局所ワードライン１７２ａとの交差点が３次元的に配列され、これら交差点の各々に、図５Ｃに示したように、メモリセルブロック１０５が定義できる。
（第５装置実施形態）
図７Ａは、本発明の第５実施形態に係る抵抗メモリ装置を示した斜視図であり、図７Ｂは図７ＡのＶ−Ｖ線を切開した断面を含む斜視図である。後述の第５実施形態の抵抗メモリ装置は、図３Ａ乃至図３Ｃを参照して説明した第１実施形態の抵抗メモリ装置と同一、または類似であるので、以下では異なる点に対しては詳細に説明し、等しい点に対しては簡略に説明するか、または省略する。
図７Ａを参照すると、本発明の第５実施形態に係る抵抗メモリ装置５００は、図３Ａ乃至３Ｃを参照して説明した第１実施形態の抵抗メモリ装置１００のように、複数個の局所ビットライン１３２、１３４を有する複数個のビットラインスタック１５０と複数個の局所ワードライン１７２ａを有する櫛形状の複数個のワードライン１７２が基板１１０上で概して垂直交差する、いわゆる３次元交差点構造を有することができる。
ビットラインスタック１５０とワードライン１７２との間には抵抗メモリ薄膜１６４が提供できる。抵抗メモリ薄膜１６４はワードライン１７２下に限定配置されたストリップ形態の第１膜１６４ａとワードライン１７２の側面を覆う垂直プレート形態の第２膜１６４ｂとを含むことができる。第１膜１６４ａはビットラインスタック１５０のうちワードライン１７２下に限定された部分を覆い、第２膜１６４ｂは局所ワードライン１７２ａの側面及び連結ライン１７２ｂの側面を覆うことができる。すなわち、ワードライン１７２の側面及び下面に抵抗メモリ薄膜１６４が配置できる。したがって、抵抗メモリ薄膜１６４は、図７Ｂに示すように、局所ワードライン１７２ａのまわりを囲む形態を有することができる。抵抗メモリ薄膜１６４とワードライン１７２との間には選択素子として活用できるスイッチング薄膜がさらに提供できる。
図７Ｂを図７Ａと共に参照すると、複数個の局所ワードライン１７２ａがビットラインスタック１５０の間を満たす形態で、複数個のワードライン１７２とビットラインスタック１５０が概して垂直交差される。これによって、複数個の局所ビットライン１３２、１３４と複数個の局所ワードライン１７２ａとの交差点が３次元的に配列され、これら交差点の各々に、図３Ｃに示したように、メモリセルブロック１０６が定義できる。
（第１方法実施形態）
図８Ａ乃至図８Ｇは、本発明の第１実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。
図８Ａを参照すると、基板１１０上に複数個の絶縁膜１２２、１２４を含む絶縁膜グループ１２０と複数個の電導膜１３２、１３４を含む電導膜グループ１３０とを含む積層体を形成することができる。一例として、シリコンウェーハのような半導体基板１１０上に第１絶縁膜１２２、第１電導膜１３２、第２絶縁膜１２４、及び第２電導膜１３４を順次形成することができる。選択的に第２電導膜１３４上に１つ以上の絶縁膜と１つ以上の電導膜とを交互にさらに積層することができる。絶縁膜グループ１２０は絶縁性薄膜を蒸着して形成することができる。一例として、絶縁膜グループ１２０はシリコンオキサイド（例、ＳｉＯ２）、あるいはシリコンナイトライド（例、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯＮ）を蒸着して形成することができる。電導膜グループ１３０は金属、電導性酸化膜などのような電導性薄膜を蒸着するか、または成長させて形成することができる。一例として、電導性グループ１３０はＹＢＣＯ（例、ＹＢａ２Ｃｕ３Ｏ７）、白金Ｐｔ、イリジウムＩｒ、銅Ｃｕ、銀Ａｇ、金Ａｕ、あるいは不純物がドーピングされたポリシリコンを蒸着するか、または成長させて形成することができる。
電導膜グループ１３０上にビットラインを定義するためのエッチング工程（ビットラインエッチング工程）でマスクとして活用されるハードマスクパターン１４０を形成することができる。一例として、ハードマスクパターン１４０は第２電導膜１３４上にＸ軸方向に延長された形態で形成することができる。ビットラインエッチング工程の以後にハードマスクパターン１４０は除去されず、後続するワードラインを形成するためのエッチング工程（ワードラインエッチング工程）でハードマスクとして活用することができる。一例として、ハードマスクパターン１４０はチタンナイトライド（例、ＴｉＮ）、シリコンナイトライド（例、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯＮ）、あるいはシリコンオキサイド（例、ＳｉＯ２）を蒸着して形成することができる。
図８Ｂを参照すると、ハードマスクパターン１４０をマスクとして活用するビットラインエッチング工程で電導膜グループ１３０と絶縁膜グループ１２０とを連続してパターニングし、複数個のビットラインスタック１５０を形成することができる。本発明の実施形態によると、ビットラインエッチング工程は反応性イオンエッチング（ＲＩＥ）工程を採択することができる。
ビットラインスタック１５０（ｂｉｔｌｉｎｅ ｓｔａｃｋ）は、第１絶縁膜１２２、第１電導膜１３２、第２絶縁膜１２４、及び第２電導膜１３４が順次積層され、Ｘ軸方向に延長された障壁形態で形成できる。ビットラインスタック１５０にはハードマスクパターン１４０をさらに含めることができる。本実施形態のビットラインエッチング工程によって第１絶縁膜１２２、第１電導膜１３２、第２絶縁膜１２４、及び第２電導膜１３４が自己整列的に形成できる。
パターニングされた第１電導膜１３２と第２電導膜１３４はビットライン、すなわち図２Ａにおいて、Ｘ軸方向に延長された局所ビットラインＢ１１〜Ｂ３４に相当する。そして複数個のビットラインスタック１５０は図２Ａにおいて、Ｘ−Ｚ平面をなす複数個のビットラインＢ１〜Ｂ３に相当する。本実施形態によると、１回のビットラインエッチング工程を通じて図２Ａに示したすべてのビットラインＢ１〜Ｂ３が形成できる。
図８Ｃを参照すると、基板１１０上に抵抗性メモリ物質を蒸着し、抵抗の可変によって情報を貯蔵する抵抗メモリ薄膜１６０を形成することができる。抵抗メモリ薄膜１６０は薄膜を蒸着するのに適当な蒸着工程で形成することができる。一例として、抵抗メモリ薄膜１６０を化学気相蒸着工程で形成し、ビットラインスタック１５０を比較的均一な厚さで覆うことができる。
抵抗メモリ薄膜１６０を構成する抵抗性メモリ物質は、印加電圧によって抵抗が可逆的に変わることができる２種の安定した抵抗性状態（ｂｉ−ｓｔａｂｌｅ ｒｅｓｉｓｔｉｖｅｓｔａｔｅ）を有する物質、例えば巨大磁気抵抗物質（ｃｌｏｓｓａｌ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ ｍａｔｅｒｉａｌ）、高温超伝導物質（ｈｉｇｈ ｔｅｍｐｅｒａｔｕｒｅ ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ ｍａｔｅｒｉａｌ）、金属酸化物、あるいはカルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ）を含むことができる。金属酸化物は、ニッケルＮｉ、チタンＴｉ、ジルコニウムＺｒ、ハフニウムＨｆ、コバルトＣｏ、鉄Ｆe、銅Ｃｕ、アルミニウムＡl、ニオブＮｂ、マグネシウムＭｇ、バナジウムＶ、クロムＣｒなどの酸化物、あるいはこれらの組み合わせを含むことができる。
図８Ｄを参照すると、基板１１０の全面に電導性物質を蒸着して電導膜１７０を形成することができる。電導膜１７０は電導膜グループ１３０と同一類似の物質を成長させるか、または蒸着して形成することができる。例えば電導膜１７０はＹＢＣＯ、白金Ｐｔ、イリジウムＩｒ、銅Ｃｕ、銀Ａｇ、金Ａｕ、または不純物がドーピングされたポリシリコンで形成することができる。電導膜１７０上にワードラインを定義するためのエッチング工程（ワードラインエッチング工程）でのマスクとして活用されるマスクパターン１８０を形成することができる。マスクパターン１８０は例えばフォトレジストを塗布した後、パターニングして形成することができる。マスクパターン１８０はＹ軸方向に延長された複数個のライン形態で形成することができる。図面では便宜上複数個のマスクパターン１８０のうちの一部を部分的に示した。
図８Ｅを参照すると、ワードラインエッチング工程を進行して電導膜１７０を選択的に除去することができる。ワードラインエッチング工程を通じて複数個のワードライン１７２が形成できる。ワードラインエッチング工程時、抵抗メモリ薄膜１６０は除去されないようにもできる。ワードラインエッチング工程は、例えば反応性イオンエッチング（ＲＩＥ）工程を採択することができる。
ワードライン１７２はＹ−Ｚ平面をなす櫛形状で形成できる。例えばワードライン１７２はビットラインスタック１５０の間に満たされ、Ｚ軸方向に延長された複数個の局所ワードライン１７２ａとＹ軸方向に延長されて複数個の局所ワードライン１７２ａとを電気的に連結させる連結ライン１７２ｂを含むことができる。
複数個のワードライン１７２は図２Ａの複数個のワードラインＷ１〜Ｗ３に相当する。例えば、いずれか１つのワードライン１７２と図２Ａの第１ワードラインＷ１とを比較する時、複数個の局所ワードライン１７２ａは図２Ａの局所ワードラインＷ１１〜Ｗ１４に相当し、連結ライン１７２ｂは図２Ａの第１連結ラインＷ１０に相当する。本発明の実施形態によると、１回のワードラインエッチング工程によって複数個のワードライン１７２、すなわち、図２ＡのワードラインＷ１〜Ｗ３が全部形成できる。
図８Ｆ及び図８Ｇを参照すると、複数個のワードライン１７２の間を絶縁物を蒸着して、絶縁膜１８２を形成することができる。これによって、図３Ａに示したように、プレート形態の抵抗メモリ薄膜１６０を含む第１実施形態の抵抗メモリ装置１００を実現することができる。絶縁膜１８２は、例えばシリコンナイトライド（例、ＳｉＮ、Ｓｉ３Ｎ４、ＳｉＯＮ）、あるいは望ましくは、絶縁特性が優れたシリコンオキサイド（例、ＳｉＯ２）を蒸着して形成することができる。図８Ｆでは便宜上ワードライン１７２及び絶縁膜１８２の一部を部分的に示した。
本発明の実施形態によると、図８Ｂで説明したように、１回のビットラインエッチング工程を通じてすべてのビットライン（図２ＡのＢ１〜Ｂ３）が形成されることができ、図８Ｅで説明したように、１回のワードラインエッチング工程を通じてすべてのワードライン（図２ＡのＷ１〜Ｗ３）が形成できる。したがって、ビットラインの積層数がさらに多くなっても、１回のビットラインエッチング工程で形成することができるので、工程ステップ数が従来に比べて減ることができる。
例えば、メモリ層を形成するのに必要な工程ステップ数をＳ、積層数をＮと仮定する時、図１Ｂに示した従来の抵抗メモリ装置１０を形成するのに必要な工程ステップ数はＳ×Ｎであるが、本実施形態の抵抗メモリ装置１００を形成するのに必要な工程ステップ数はＳである。すなわち、本実施形態の製造方法によると、１つのメモリ層を形成するのに必要な工程ステップ数として、積層されたメモリ層を形成することができる。
（第２方法実施形態）
図９Ａ乃至図９Ｄは、本発明の第２実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。本第２実施形態の製造方法は、図８Ａ乃至図８Ｇを参照して説明した第１実施形態の製造方法と同一、または類似であるので、以下では異なる点に対しては詳細に説明し、等しい点に対しては概略的に説明するか、または省略する。
図９Ａを参照すると、図８Ａ乃至図８Ｅを参照して説明したような工程を適用して基板１１０上に複数個のビットラインスタック１５０を形成し、複数個のビットラインスタック１５０を覆う抵抗メモリ薄膜１６０を形成し、抵抗メモリ薄膜１６０上に複数個のワードライン１７２を形成することができる。
例えば、複数個のビットラインスタック１５０は、図８Ａ及び図８Ｂを参照して説明したように、局所ビットラインとして活用される複数個の電導膜１３２、１３４と、電気的絶縁のための複数個の絶縁膜１２２、１２４と、ハードマスクパターン１４０とを順に蒸着した後、ビットラインエッチング工程を通じて形成できる。ビットラインスタック１５０はＸ方向に延長された形態で形成することができる。
抵抗メモリ薄膜１６０は、図８Ｄを参照して説明したように、印加電圧によって抵抗が可逆的に変わることができる物質を蒸着して形成することができる。抵抗メモリ薄膜１６０はビットラインスタック１５０をなるべく均一に覆うプレート形態で形成することができる。
複数個のワードライン１７２は、図８Ｄ及び図８Ｅを参照して説明したように、抵抗メモリ薄膜１６０上に金属性物質を蒸着した後、これをワードラインエッチング工程を通じてパターニングして形成することができる。ワードライン１７２はＺ方向に延長された複数個の局所ワードライン１７２ａがＹ軸方向に延長された１つの連結ライン１７２ｂによって互いに電気的に連結され、櫛形状を有するように形成できる。
図９Ｂを参照すると、抵抗メモリ薄膜１６０のうちで複数個のワードライン１７２の間に露出された部分を選択的にさらに除去することができる。この時、除去工程は乾式エッチング工程、例えば反応性イオンエッチング工程を採択することができる。これによって、プレート形態の抵抗メモリ薄膜１６０はワードライン１７２下に限定配置されるストリップ形態の抵抗メモリ薄膜１６２として実現できる。ストリップ形態の抵抗メモリ薄膜１６２を形成するための選択的エッチング工程時、ビットラインスタック１５０が露出できるが、ハードマスクパターン１４０によって第２電導膜１３４は保護できる。
図９Ｃ及び図９Ｄを参照すると、図８Ｆ及び図８Ｇを参照して説明したような工程を適用して複数個のワードライン１７２の間を絶縁物で蒸着して絶縁膜１８２を形成することができる。これによって、図４Ａに示したように、ストリップ形態の抵抗メモリ薄膜１６２を含む第２実施形態の抵抗メモリ装置２００を実現することができる。
（第３方法実施形態）
図１０Ａ乃至図１０Ｄは、本発明の第３実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。本第３実施形態の製造方法は、図８Ａ乃至図８Ｇを参照して説明した第１実施形態の製造方法と同一、または類似であるので、以下では異なる点に対しては詳細に説明し、等しい点に対しては概略的に説明するか、または省略する。
図１０Ａを参照すると、図８Ａ乃至図８Ｃを参照して説明したような工程を適用して基板１１０上に複数個のビットラインスタック１５０を形成し、複数個のビットラインスタック１５０を覆う抵抗メモリ薄膜１６０を形成することができる。そして抵抗メモリ薄膜１６０を覆うスイッチング薄膜１９０を形成することができる。例えば複数個のビットラインスタック１５０は図８Ａ及び図８Ｂを参照して説明したように、Ｘ軸方向に延長された形態で形成することができる。抵抗メモリ薄膜１６０は図８Ｃを参照して説明したように、プレート形状で形成することができる。
スイッチング薄膜１９０は、抵抗素子として活用される抵抗メモリ薄膜１６０を選択するか、またはスイッチングする素子として活用できる。スイッチング薄膜１９０は電流の流れを一方向に限定することができる物質、例えば図１４Ａに示したように、印加電圧が特定値以上になれば、電流の流れを許容するが、特定値以下になれば、電流の流れを許容しない物質で形成できる。このような例として、スイッチング薄膜１９０はメタルオキサイドバリスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｖａｒｉｓｔｏｒ）として活用できる物質、例えばＺｎＯ、ＳｒＴｉＯ３、ＢａＴｉＯ３などで形成できる。他の例として、スイッチング薄膜１９０は、図１４Ｂに示したように、印加電圧が特定範囲内である場合には電流の流れを許容しないが、特定範囲以上、あるいは以下の場合には電流の流れを許容する物質で形成できる。このような例として、スイッチング薄膜１９０はスレッショルドスイッチング素子の役割を果たすことができるように、トンネリング絶縁膜あるいはカルコゲン化合物などで形成できる。スイッチング薄膜１９０は抵抗メモリ薄膜１６０を覆う、望ましくは、均一に覆うプレート形状で形成できる。
図１０Ｂを参照すると、図８Ｄ及び図８Ｅを参照して説明したような工程を適用してスイッチング薄膜１９０上に複数個のワードライン１７２を形成することができる。複数個のワードライン１７２は、図８Ｄ及び図８Ｅを参照して説明したように、スイッチング薄膜１９０上に金属性物質を蒸着した後、これをワードラインエッチング工程を通じてパターニングして形成することができる。ワードライン１７２はＺ軸方向に延長された複数個の局所ワードライン１７２ａがＹ軸方向に延長された１つの連結ライン１７２ｂによって互いに電気的に連結され、櫛形状を有するように形成できる。
図１０Ｃ及び図１０Ｄを参照すると、図８Ｆ及び図８Ｇを参照して説明したような工程を適用して複数個のワードライン１７２の間を絶縁物で蒸着して絶縁膜１８２を形成することができる。これによって、図５Ａに示したように、プレート形態の抵抗メモリ薄膜１６０及びスイッチング薄膜１９０を含む第３実施形態の抵抗メモリ装置３００を実現することができる。
（第４方法実施形態）
図１１Ａ乃至図１１Ｄは、本発明の第４実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。本第４実施形態の製造方法は、図８Ａ乃至図８Ｇを参照して説明した第１実施形態の製造方法、または図１０Ａ乃至図１０Ｄを参照して説明した第３実施形態の製造方法と同一、または類似であるので、以下では異なる点に対しては詳細に説明し、等しい点に対しては概略的に説明するか、または省略する。
図１１Ａを参照すると、図８Ａ乃至図８Ｃを参照して説明したような工程を適用して基板１１０上に複数個のビットラインスタック１５０とプレート形状の抵抗メモリ薄膜１６０とを形成し、図１０Ａを参照して説明したような工程を適用して抵抗メモリ薄膜１６０を覆うプレート形状のスイッチング薄膜１９０を形成することができる。そして、図８Ｄ及び図８Ｅを参照して説明したような工程を適用してスイッチング薄膜１９０上に複数個のワードライン１７２を形成することができる。
図１１Ｂを参照すると、プレート形態のスイッチング薄膜１９０のうちで複数個のワードライン１７２の間に露出された部分を選択的に除去し、ストリップ形態のスイッチング薄膜１９２で形成することができる。これと同時に、または連続的に、プレート形態の抵抗メモリ薄膜１６０のうちで複数個のワードライン１７２の間に露出された部分を選択的に除去し、ストリップ形態の抵抗メモリ薄膜１６２で形成することができる。これによって、プレート形態のスイッチング薄膜１９０及び抵抗メモリ薄膜１６０はワードライン１７２下に限定配置されるストリップ形態のスイッチング薄膜１９２及び抵抗メモリ薄膜１６２に実現できる。ストリップ形態の抵抗メモリ薄膜１６２を形成するための選択的エッチング工程時、ビットラインスタック１５０が露出できるが、ハードマスクパターン１４０によって第２電導膜１３４は保護できる。
他の例として、プレート形状のスイッチング薄膜１９０及び抵抗メモリ薄膜１６０のうちのいずれか１つのみをストリップ形態で形成することができる。例えば、プレート形態のスイッチング薄膜１９０のうちで複数個のワードライン１７２の間に露出された部分を選択的に除去し、ストリップ形態のスイッチング薄膜１９２を形成することができる。これによって、プレート形態の抵抗メモリ薄膜１６０とワードライン１７２との間に限定されたストリップ形態のスイッチング薄膜１９２が実現できる。
図１１Ｃ及び図１１Ｄを参照すると、図８Ｆ及び図８Ｇを参照して説明したような工程を適用して複数個のワードライン１７２の間を絶縁物で蒸着して、絶縁膜１８２を形成することができる。これによって、図６Ａに示したように、ストリップ形態のスイッチング薄膜１９２及び抵抗メモリ薄膜１６２を含む第４実施形態の抵抗メモリ装置４００を実現することができる。
（第５方法実施形態）
図１２Ａ乃至図1２Ｇは本発明の第５実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。後述の第５実施形態の製造方法で図８Ａ乃至図８Ｇを参照して説明した第１実施形態の製造方法と等しい点に対しては概略的に説明するか、省略し、異なる点に対しては詳細に説明する。
図１２Ａを参照すると、図８Ａを参照して説明したような工程を適用して基板１１０上に複数個の絶縁膜１２２、１２４を含む絶縁膜グループ１２０と複数個の電導膜１３２、１３４を含む電導膜グループ１３０とを形成することができる。複数個の絶縁膜１２２、１２４と複数個の電導膜１３２、１３４は交互に積層できる。電導膜グループ１３０上にハードマスクパターン１４０を形成することができる。一例として、ハードマスクパターン１４０は第２電導膜１３４上にＸ軸方向に延長された形態で形成することができる。
図１２Ｂを参照すると、図８Ｂを参照して説明したような工程を適用してハードマスクパターン１４０をマスクとして活用するビットラインエッチング工程（例、反応性イオンエッチング工程）で電導膜グループ１３０と絶縁膜グループ１２０とを連続してパターニングすることができる。これによって、Ｘ軸方向に延長された障壁形態を有する複数個のビットラインスタック１５０が形成できる。ビットラインエッチング工程によって第１絶縁膜１２２、第１電導膜１３２、第２絶縁膜１２４、及び第２電導膜１３４が自己整列的に形成できる。
図１２Ｃを参照すると、基板１１０の全面に絶縁性物質膜１８０を形成し、絶縁性物質膜１８０上にマスクパターン１８４を形成することができる。絶縁性物質膜１８０はシリコンオキサイド（例、ＳｉＯ２）を蒸着して形成することができる。マスクパターン１８４は、例えばフォトレジストを塗布した後、パターニングして形成することができる。マスクパターン１８４はハードマスクパターン１４０と概して垂直した方向、例えばＹ軸方向に延長された複数個のライン形態で形成することができる。
図１２Ｄを参照すると、マスクパターン１８４をマスクとするエッチング工程（トレンチエッチング工程）を通じてダマシンパターン１１５を形成することができる。例えばトレンチエッチング工程を通じて絶縁性物質膜１８０を選択的に除去してビットラインスタック１５０の一部を覆うストリップ形態の複数個の絶縁膜１８２と、複数個の絶縁膜１８２の間に形成され、ビットラインスタック１５０を露出させる複数個のトレンチ１７４が形成できる。トレンチ１７４は後述のように、ワードラインが形成される領域を確保するためのことである。トレンチエッチング工程でハードマスクパターン１４０によってビットラインスタック１５０はエッチングから保護できる。トレンチエッチング工程として乾式エッチング工程、例えば、反応性イオンエッチング工程を採択することができる。
図１２Ｅを参照すると、トレンチ１７４内に抵抗メモリ薄膜１６４を形成することができる。例えばトレンチ１７４内に巨大磁気抵抗物質、高温超伝導物質、転移金属酸化物、あるいはカルコゲン化合物などを蒸着して抵抗メモリ薄膜１６４を形成することができる。本実施形態によると、抵抗メモリ薄膜１６４はビットラインスタック１５０を覆うストリップ形態の第１膜１６４ａと絶縁膜１８２の側面に形成された垂直プレート形態の第２膜１６４ｂに区分できる。
図１２Ｆ及び図1２Ｇを参照すると、トレンチ１７４内にワードライン１７２を形成することができる。ワードライン１７２はＹ軸方向に延長された櫛形状で形成できる。例えば基板１１０上に電導性物質（例、金属、不純物がドーピングされたポリシリコン）を蒸着して、トレンチ１７４が電導性物質によって満たされうる。選択的に、化学機械的研磨（ＣＭＰ）を利用して絶縁膜１８２上に蒸着された電導性物質を除去することができる。他の例として、抵抗メモリ薄膜１６４を形成した後、ワードライン１７２を形成する前に、トレンチ１７４内に選択素子薄膜をさらに形成することができる。前記のようなダマシン工程を通じて図７Ａに示したように、第５実施形態の抵抗メモリ装置５００が実現できる。
（第６方法実施形態）
図１３Ａ乃至図13Ｇは、本発明の第６実施形態に係る抵抗メモリ装置の製造方法を示した断面図である。後述の第６実施形態の製造方法で図８Ａ乃至８ｇを参照して説明した第１実施形態の製造方法と等しい点に対しては概略的に説明するか、または省略し、異なる点に対しては詳細に説明する。
図１３Ａを参照すると、図８Ａを参照して説明したような工程を適用して基板１１０上に複数個の絶縁膜１２２、１２４を含む絶縁膜グループ１２０と複数個の電導膜１３２、１３４を含む電導膜グループ１３０とを形成することができる。複数個の絶縁膜１２２、１２４と複数個の電導膜１３２、１３４は交互に積層できる。電導膜グループ１３０上にＸ軸方向に延長された形態を有するハードマスクパターン１４０を形成することができる。
図１３Ｂを参照すると、図８Ｂを参照して説明したような工程を適用してハードマスクパターン１４０をマスクとして活用するビットラインエッチング工程（例、反応性イオンエッチング工程）で電導膜グループ１３０と絶縁膜グループ１２０とを連続してパターニングすることができる。ビットラインエッチング工程を通じてＸ軸方向に延長された障壁形態を有する複数個のビットラインスタック１５０が形成できる。第１絶縁膜１２２、第１電導膜１３２、第２絶縁膜１２４、及び第２電導膜１３４はビットラインエッチング工程により自己整列的に形成できる。
図１３Ｃを参照すると、図８Ｃを参照して説明したような工程を適用して、基板１１０上に抵抗性メモリ物質を蒸着してビットラインスタック１５０を覆う抵抗メモリ薄膜１６０を形成することができる。抵抗メモリ薄膜１６０は化学気相蒸着工程を通じてビットラインスタック１５０をなるべく均一に覆うように形成することができる。選択的に、抵抗メモリ薄膜１６０上にスイッチング薄膜をさらに形成することができる。
図１３Ｄを参照すると、基板１１０上に絶縁性物質膜１８０を形成し、絶縁性物質膜１８０上にマスクパターン１８４を形成することができる。絶縁性物質膜１８０はシリコンオキサイド（例、ＳｉＯ２）を蒸着して形成することができ、マスクパターン１８４は、例えばフォトレジストを塗布した後、パターニングして形成することができる。マスクパターン１８４はハードマスクパターン１４０と概して垂直な方向、例えばＹ軸方向に延長された複数個のライン形態で形成することができる。
図１３Ｅを参照すると、マスクパターン１８４をマスクとするエッチング工程（トレンチエッチング工程）を通じてダマシンパターン１１５を形成することができる。例えばトレンチエッチング工程を通じて絶縁性物質膜１８０を選択的に除去し、ビットラインスタック１５０の一部を覆うストリップ形態の複数個の絶縁膜１８２と、複数個の絶縁膜１８２の間に形成され、ビットラインスタック１５０を露出させる複数個のトレンチ１７４が形成できる。
図１３Ｆ及び図13Ｇを参照すると、トレンチ１７４内にワードライン１７２を形成することができる。ワードライン１７２はＹ軸方向に延長された櫛形状で形成できる。例えば基板１１０上に電導性物質（例、金属、不純物がドーピングされたポリシリコン）を蒸着してトレンチ１７４が電導性物質によって満たされうる。選択的に、化学機械的研磨（ＣＭＰ）を利用して絶縁膜１８２上に蒸着された電導性物質を除去することができる。前記のようなダマシン工程を通じて、図３Ａに示したように、第１実施形態の抵抗メモリ装置１００が実現できる。
（応用例）
図１５Ａは、本発明の多様な実施形態に係る抵抗メモリ装置を具備したメモリカードを示したブロック図である。
図１５Ａを参照すると、上述の本発明の多様な実施形態に係る抵抗メモリ装置１２１０はメモリカード１２００に応用できる。一例として、メモリカード１２００はホストと抵抗メモリ装置１２１０との間の諸般のデータ交換を制御するメモリコントローラ１２２０を含むことができる。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使われうる。ホストインターフェース１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備することができる。エラー修正コード１２２４は抵抗メモリ装置１２１０から読み出されたデータに含まれるエラーを検出及び訂正することができる。メモリインターフェース１２２５は抵抗メモリ装置１２１０とインタフェーシングする。中央処理装置１２２２はメモリコントローラ１２２０のデータ交換のための諸般の制御動作を実行する。
図１５Ｂは、本発明の多様な実施形態に係る抵抗メモリ装置を応用した情報処理システムを示したブロック図である。
図１５Ｂを参照すると、情報処理システム１３００は、本発明の実施形態に係る抵抗メモリ装置を具備したメモリシステム１３１０を含むことができる。情報処理システム１３００はモバイル機器やコンピュータなどを含むことができる。一例として、情報処理システム１３００は、メモリシステム１３１０と各々システムバス１３６０に電気的に連結されたモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、及びユーザインターフェース１３５０を含むことができる。メモリシステム１３１０には中央処理装置１３３０によって処理されたデータまたは外部から入力されたデータが貯蔵できる。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｓｅｎｓｏｒ）及びその他の応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）に提供できる。一例として、メモリシステム１３１０は、半導体ディスク装置ＳＳＤで構成されることができ、この場合、情報処理システム１３００は大容量のデータをメモリシステム１３１０に安定的に、かつ信頼性あるように貯蔵することができる。
以上の発明の詳細な説明は開示された実施形態によって、本発明を制限しようとする意図はなく、本発明の要旨を逸脱しない範囲内で多様な他の組み合わせ、変更及び環境で使うことができる。添付の特許請求の範囲は他の実施形態も含むと解釈されなければならない。
本発明は、半導体メモリ素子を製造する半導体産業はもちろん半導体メモリ素子を応用する電子製品を生産する製造業などに有用に採択されて利用できる。

Claims (10)

  1. 基板上に複数個の局所ビットラインが垂直積層されたビットラインスタックを形成し、
    前記ビットラインスタックの側面に垂直延長された複数個の局所ワードラインと前記複数個の局所ワードラインを連結する水平延長された連結ラインとを含むワードラインを形成し、
    前記ビットラインスタックと前記ワードラインとの間に抵抗メモリ薄膜を形成すること含むことを特徴とする抵抗メモリ装置の製造方法。
  2. 前記ビットラインスタックを形成し、
    前記ビットラインスタックを覆う前記抵抗メモリ薄膜を形成し、
    前記抵抗メモリ薄膜上に電導性物質を蒸着し、
    前記電導性物質をパターニングして前記ワードラインを形成することをさらに含むことを特徴とする請求項１に記載の抵抗メモリ装置の製造方法。
  3. 前記ビットラインスタックを形成し、
    前記ビットラインスタックを覆う前記抵抗メモリ薄膜を形成し、
    前記抵抗メモリ薄膜上に絶縁性物質を蒸着し、
    前記絶縁性物質をパターニングして前記抵抗メモリ薄膜を露出させるトレンチを形成し、
    前記トレンチ内に電導性物質を蒸着して前記ワードラインを形成することをさらに含むことを特徴とする請求項１に記載の抵抗メモリ装置の製造方法。
  4. 前記ビットラインスタックを形成し、
    前記基板上に絶縁性物質を蒸着し、
    前記絶縁性物質をパターニングして前記ビットラインスタックを露出させるトレンチを形成し、
    前記トレンチ内に前記抵抗メモリ薄膜を形成し、
    前記トレンチ内に電導性物質を蒸着して前記抵抗メモリ薄膜上に前記ワードラインを形成することをさらに含むことを特徴とする請求項１に記載の抵抗メモリ装置の製造方法。
  5. 前記抵抗メモリ薄膜と前記ワードラインとの間にスイッチング薄膜を形成することをさらに含むことを特徴とする請求項１に記載の抵抗メモリ装置の製造方法。
  6. 前記ビットラインスタックを形成することは、
    前記基板上に複数個の絶縁膜と複数個の電導膜が交互に配置される積層体を形成し、
    前記積層体上にハードマスクパターンを形成し、
    前記ハードマスクパターンをマスクとするエッチングで前記積層体をパターニングすることをさらに含むことを特徴とする請求項１に記載の抵抗メモリ装置の製造方法。
  7. 基板上で第１水平方向に延長され、複数個の局所ビットラインが垂直積層されたビットラインスタックと、
    前記ビットラインスタックの側面に垂直に配置された複数個の局所ワードラインと、前記複数個の局所ワードラインを連結し、前記第１水平方向と交差する第２水平方向に延長された連結ラインとを含むワードラインと、
    前記ビットラインスタックと前記ワードラインとの間に提供された抵抗メモリ薄膜とを含むことを特徴とする抵抗メモリ装置。
  8. 前記連結ラインは前記ビットラインスタック上を横切って配置されることを特徴とする請求項７に記載の抵抗メモリ装置。
  9. 前記ビットラインスタックは最上層にハードマスクパターンをさらに含むことを特徴とする請求項７に記載の抵抗メモリ装置。
  10. 前記抵抗メモリ薄膜と前記ワードラインとの間にスイッチング薄膜をさらに含むことを特徴とする請求項７に記載の抵抗メモリ装置。
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