JP2023091744A - 半導体装置 - Google Patents

Abstract

【課題】動作特性に優れ、製造工程が容易な半導体装置を提供すること。【解決手段】本実施形態の半導体装置は、半導体メモリを備え、前記半導体メモリは、第１の方向に延び、固定された磁化方向を有する第１の固定層を備える複数の第１のライン構造物と、前記第１の方向と交差する第２の方向に延びる複数の第２のライン構造物と、前記第１のライン構造物と前記第２のライン構造物との間で前記第１のライン構造物と前記第２のライン構造物との交差領域と各々重なり、変更可能な磁化方向を有する複数の第１の自由層と、前記第１のライン構造物と前記第１の自由層との間に介在される第１のトンネルバリア層とを備えることができる。【選択図】図１Ｂ

Description

本特許文献は、半導体技術に関する。

近年、電子機器の小型化、低電力化、高性能化、多様化などによって、コンピュータ、携帯用通信機器など、様々な電子機器で情報を格納できる半導体装置が求められており、これについての研究が進まれている。このような半導体装置では、印加される電圧または電流によって互いに異なる抵抗状態間でスイッチングする特性を利用してデータを格納できる半導体装置、例えば、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、電子ヒューズ（Ｅ－ｆｕｓｅ）などがある。

本発明の実施形態等が解決しようとする課題は、動作特性に優れ、製造工程が容易な半導体装置を提供することにある。

上記の課題を解決するための本発明の一実施形態に係る半導体装置は、第１の方向に延び、固定された磁化方向を有する第１の固定層を備える複数の第１のライン構造物と、前記第１の方向と交差する第２の方向に延びる複数の第２のライン構造物と、前記第１のライン構造物と前記第２のライン構造物との間で前記第１のライン構造物と前記第２のライン構造物との交差領域と各々重なり、変更可能な磁化方向を有する複数の第１の自由層と、前記第１のライン構造物と前記第１の自由層との間に介在される第１のトンネルバリア層とを備えることができる。

上述した本発明の実施形態等によれば、動作特性に優れ、製造工程が容易な半導体装置を提供できる。

本発明の一実施形態に係る半導体装置を説明するための平面図である。 図１ＡのＡ－Ａ’線に沿った断面図である。 図１ＡのＢ－Ｂ’線に沿った断面図である。 本発明の一実施形態に係るＭＴＪ構造物を説明するための図である。 本発明の他の一実施形態に係る半導体装置を説明するための平面図である。 図２ＡのＡ－Ａ’線に沿った断面図である。 図２ＡのＢ－Ｂ’線に沿った断面図である。 本発明の他の一実施形態に係る半導体装置を説明するための断面図である。 本発明の一実施形態に係る第１のＭＴＪ構造物を説明するための図である。 本発明の他の一実施形態に係る半導体装置を説明するための平面図である。 図４ＡのＡ－Ａ’線に沿った断面図である。 図４ＡのＢ－Ｂ’線に沿った断面図である。 本発明の他の一実施形態に係る半導体装置を説明するための平面図である。 図５ＡのＡ－Ａ’線に沿った断面図である。 図５ＡのＢ－Ｂ’線に沿った断面図である。

以下では、添付された図面を参照して様々な実施形態が詳細に説明される。

図面は、必ずしも一定の割合で図示されたものとはいえず、いくつかの例示において、実施形態等の特徴を明確に見せるために図面に示された構造物のうち、少なくとも一部の比例は誇張されることもできる。図面または詳細な説明に２つ以上の層を有する多層構造物が開示された場合、図示されたような層等の相対的な位置関係や配列順序は、特定実施形態を反映するだけであり、本発明がこれに限定されるものではなく、層等の相対的な位置関係や配列順序は変わることもできる。また、多層構造物の図面または詳細な説明は、特定多層構造物に存在する全ての層を反映しないこともできる（例えば、図示された２つの層の間に１つ以上の追加層が存在することもできる）。例えば、図面または詳細な説明の多層構造物において第１層が第２層上にあるか、または基板上にある場合、第１層が第２層上に直接形成されるか、または基板上に直接形成され得ることを表すだけでなく、１つ以上の他の層が第１層と第２層との間または第１層と基板との間に存在する場合も表すことができる。

図１Ａは、本発明の一実施形態に係る半導体装置を説明するための平面図であり、図１Ｂは、図１ＡのＡ－Ａ’線に沿った断面図であり、図１Ｃは、図１ＡのＢ－Ｂ’線に沿った断面図である。以下、説明の都合上、Ａ－Ａ’線と実質的に平行な方向を第１の方向といい、Ａ－Ａ’線と交差するＢ－Ｂ’線と実質的に平行な方向を第２の方向ということにする。

図１Ａ～図１Ｃに示すように、本実施形態の半導体装置は、基板１００、基板１００上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第１のライン構造物１１０、第１のライン構造物１１０上に配置され、第２の方向に延びながら第１の方向に互いに離間して配列される複数の第２のライン構造物１５０、及び第１のライン構造物１１０と第２のライン構造物１５０との間でこれらの交差領域の各々と重なるトンネルバリア層１２０、自由層１３０、及び選択素子層１４０の積層構造物を備えることができる。

基板１００は、シリコンなどの半導体物質を含むことができる。図示してはいないが、基板１００は、求められる所定下部構造物、例えば、第１のライン構造物１１０及び／又は第２のライン構造物１５０と電気的に連結されて、これらを駆動するための駆動回路などを備えることができる。

第１のライン構造物１１０は、少なくとも固定層を備えることにより、トンネルバリア層１２０及び自由層１３０とともに磁気トンネル接合（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ、ＭＴＪ）構造物を形成できる。さらに、第１のライン構造物１１０は、ＭＴＪ構造物で求められる特性を改善するために、様々な機能を有する層をさらに備えることもできる。第１のライン構造物１１０及びこれを含むＭＴＪ構造物については、下記の図１Ｄを参照して例示的に説明する。

図１Ｄは、本発明の一実施形態に係るＭＴＪ構造物を説明するための図である。

図１Ｄに示すように、ＭＴＪ構造物は、固定層１１６を備えながら多重膜構造を有する第１のライン構造物１１０、第１のライン構造物１１０上のトンネルバリア層１２０、及びトンネルバリア層１２０上の自由層１３０を備えることができる。

自由層１３０は、変更可能な磁化方向を有することができ、磁化方向によって互いに異なるデータを格納することができる。このため、自由層１３０は、ストレージ層（ｓｔｏｒａｇｅ ｌａｙｅｒ）などと呼ばれることもできる。自由層１３０で磁化方向の変化は、スピン伝達トルク（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ）に起因したものであることができる。自由層１３０は、層の表面に対して実質的に垂直な磁化方向を有することができる。例えば、自由層１３０内の矢印で表記したように、自由層１３０の磁化方向は、上から下へ向かう方向と下から上へ向かう方向との間で変更されることができる。しかし、本開示がこれに限定されるものではなく、自由層１３０は、層の表面に対して実質的に平行な磁化方向を有することもできる。

固定層１１６は、固定された磁化方向を有することによって自由層１３０の磁化方向と対比されることができる。このため、固定層１１６は、基準層（ｒｅｆｅｒｅｎｃｅ ｌａｙｅｒ）などと呼ばれることもできる。自由層１３０が層の表面に対して実質的に垂直な磁化方向を有する場合、固定層１１６も層の表面に対して実質的に垂直な磁化方向を有することができる。例えば、固定層１１６内の矢印で表記したように、固定層１１６の磁化方向は、下から上へ向かう方向に固定されることができる。しかし、本開示がこれに限定されるものではなく、固定層１１６の磁化方向は、上から下へ向かう方向に固定されることもできる。または、自由層１３０が層の表面に対して実質的に平行な磁化方向を有する場合、固定層１１６も層の表面に対して実質的に平行な磁化方向を有することができる。

トンネルバリア層１２０は、自由層１３０と固定層１１６との間でＭＴＪ構造物の上端及び下端を介して印加される電圧または電流によって電子のトンネリングを可能にすることで、自由層１３０の磁化方向を変化させることができる。

自由層１３０及び固定層１１６の各々は、強磁性物質を含む単一膜構造または多重膜構造を有することができる。一例として、自由層１３０及び固定層１１６の各々は、Ｆｅ、Ｎｉ、またはＣｏを主成分とする合金、例えば、Ｃｏ－Ｆｅ－Ｂ合金、Ｃｏ－Ｆｅ－Ｂ－Ｘ合金（ここで、Ｘは、Ａｌ、Ｓｉ、Ｔｉ、Ｖ、Ｃｒ、Ｎｉ、Ｇａ、Ｇｅ、Ｚｒ、Ｎｂ、Ｍｏ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、またはＰｔであることができる）、Ｆｅ－Ｐｔ合金、Ｆｅ－Ｐｄ合金、Ｃｏ－Ｐｄ合金、Ｃｏ－Ｐｔ合金、Ｆｅ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｐｔ合金、Ｃｏ－Ｎｉ－Ｐｔ合金、Ｆｅ－Ｐｄ合金、Ｃｏ－Ｐｄ合金、Ｃｏ－Ｐｔ合金、Ｆｅ－Ｎｉ－Ｐｔ合金、Ｃｏ－Ｆｅ－Ｐｔ合金、Ｃｏ－Ｎｉ－Ｐｔ合金などを含むことができる。または、自由層１３０及び固定層１１６の各々は、Ｃｏ／Ｐｔ、Ｃｏ／Ｐｄなどのような積層構造を含むか、または磁性体と非磁性体との交互積層構造を含むことができる。トンネルバリア層１２０は、絶縁性の酸化物、例えば、ＭｇＯ、ＣａＯ、ＳｒＯ、ＴｉＯ、ＶＯ、ＮｂＯなどの酸化物を含むことができる。

以上で説明したＭＴＪ構造物では、印加される電圧または電流によって自由層１３０の磁化方向が可変されることで、互いに異なるデータが格納され得る。自由層１３０と固定層１１６との磁化方向が互いに平行な場合、ＭＴＪ構造物は低抵抗状態にあることができ、例えば、データ「１」を格納することができる。逆に、自由層１３０の磁化方向と固定層１１６の磁化方向とが互いに反平行な場合、ＭＴＪ構造物は高抵抗状態にあることができ、例えば、データ「０」を格納することができる。

さらに、第１のライン構造物１１０は、固定層１１６に加えて、磁気補正層１１２、スペーサ層１１４、及び界面層１１８をさらに備えることができる。

磁気補正層１１２は、スペーサ層１１４を挟んで固定層１１６と隣接して配置されることができる。すなわち、磁気補正層１１２は、自由層１３０と対向する固定層１１６の上面と反対側に位置する固定層１１６の下面と対向して配置されることができる。磁気補正層１１２は、固定層１１６により生成される漂遊磁界の影響を相殺または減少する機能を果たすことができる。このような場合、固定層１１６の漂流磁界が自由層１３０に及ぼす影響が減少して、自由層１３０での偏向磁場が減少しうる。磁気補正層１１２は、固定層１１６の磁化方向と反平行な磁化方向を有することができる。本実施形態において、固定層１１６が下から上へ向かう磁化方向を有する場合、磁気補正層１１２は、上から下へ向かう磁化方向を有することができる。しかし、図示されたこととは異なり、固定層１１６が上から下へ向かう磁化方向を有する場合、磁気補正層１１２は、下から上へ向かう磁化方向を有することができる。磁気補正層１１２は、強磁性物質を含む単一膜構造または多重膜構造を有することができる。

スペーサ層１１４は、磁気補正層１１２と固定層１１６との間に介在されて、磁気補正層１１２と固定層１１６との間の反強磁性交換結合を可能にすることができる。スペーサ層１１４は、非磁性導電物質を含むことができる。例えば、スペーサ層１１４は、Ｃｒ、Ｒｕ、Ｉｒ、Ｒｈなどの金属物質を含むことができる。

界面層１１８は、固定層１１６とトンネルバリア層１２０との間に介在されて、固定層１１６の金属がトンネルバリア層１２０に拡散されることを遮断し、トンネルバリア層１２０の結晶成長の際、結晶性が固定層１１６に影響を及ぼすことを防止できる。また、界面層１１８は、固定層１１６と交換結合して固定層１１６の磁化方向変化を防ぐ役割も果たすことができる。界面層１１８は、強磁性物質を含む単一膜構造または多重膜構造を有することができる。例えば、界面層１１８は、Ｆｅ、Ｃｏ、Ｂ、またはその組み合わせを主成分とする合金、例えば、Ｆｅ－Ｃｏ－Ｂ合金を含むことができる。

しかし、第１のライン構造物１１０が図示されたことに限定されるものではなく、磁気補正層１１２、スペーサ層１１４、及び界面層１１８のうち、少なくとも１つは省略されることができる。第１のライン構造物１１０から磁気補正層１１２、スペーサ層１１４、及び界面層１１８の全部が省略された場合、第１のライン構造物１１０は、固定層１１６だけを備えることができ、単一膜構造を有することもできる。または、第１のライン構造物１１０は、ＭＴＪ構造物の特性向上のための１つ以上の他の層（図示せず）をさらに備えることもできる。

さらに図１Ａ～図１Ｃに示すように、選択素子層１４０は、ＭＴＪ構造物上に配置されることができる。選択素子層１４０は、第１のライン構造物１１０または第２のライン構造物１５０を共有するＭＴＪ構造物の間で発生しうる電流漏れを防止する機能をすることができる。このために、選択素子層１４０は、閾値スイッチング特性、すなわち、印加される電圧が所定閾値未満である場合には電流をほとんど流さず、印加される電圧が所定閾値以上になると、急激に増加する電流を流す特性を有することができる。この閾値を閾値電圧といい、閾値電圧を基準に選択素子層１４０は、ターンオン状態またはターンオフ状態で実現されることができる。選択素子層１４０は、ダイオード、カルコゲニド系物質などのようなＯＴＳ（Ｏｖｏｎｉｃ Ｔｈｒｅｓｈｏｌｄ Ｓｗｉｔｃｈｉｎｇ）物質、金属含有カルコゲニド系物質などのようなＭＩＥＣ（Ｍｉｘｅｄ Ｉｏｎｉｃ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｄｕｃｔｉｎｇ）物質、ＮｂＯ_２、ＶＯ_２などのようなＭＩＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｔｒａｎｓｉｔｉｏｎ）物質、ＳｉＯ_２、Ａｌ_２Ｏ_３などのように、相対的に広いバンドギャップを有するトンネリング絶縁層などを備えることができる。

本実施形態においてトンネルバリア層１２０、自由層１３０、及び選択素子層１４０の積層構造物は、共にパターニングされて互いに整列される側壁を有することができる。さらに、トンネルバリア層１２０、自由層１３０、及び選択素子層１４０の積層構造物は、第１の方向で第２のライン構造物１５０の両側壁と整列される両側壁及び第２の方向で第１のライン構造物１１０の両側壁と整列される両側壁を有する四角柱形状を有することもできる。しかし、本開示がこれに限定されるものではなく、トンネルバリア層１２０、自由層１３０、及び選択素子層１４０の側壁は、互いに整列されないことができる。または、トンネルバリア層１２０、自由層１３０、及び選択素子層１４０の側壁は、互いに整列されながら第１のライン構造物１１０及び／又は第２のライン構造物１５０の側壁と整列されないことができる。

第１のライン構造物１１０と第２のライン構造物１５０との交差領域で、第１のライン構造物１１０、トンネルバリア層１２０、及び自由層１３０を備えるＭＴＪ構造物及び選択素子層１４０は、メモリセルＭＣを形成できる。第１のライン構造物１１０が第１の方向に延びるライン状を有してもデータを格納する部分である自由層１３０が第１のライン構造物１１０及び第２のライン構造物１５０の交差領域と重なる島状を有することによって隣接する自由層１３０と分離されるので、第１のライン構造物１１０と第２のライン構造物１５０との交差領域毎にメモリセルＭＣ形成が可能でありうる。第１のライン構造物１１０は、ＭＴＪ構造物の一部を形成するとともに、メモリセルＭＣの一端、例えば、下端に電圧または電流を伝達する機能をすることができる。第１のライン構造物１１０を形成する強磁性物質及び／又は非磁性物質は、共に伝導性物質であるので、電圧または電流の伝達機能を十分に行うことができる。

第２のライン構造物１５０は、メモリセルＭＣの他端、例えば、上端に電圧または電流を伝達する機能をすることができる。それにより、第１のライン構造物１１０、メモリセルＭＣ、及び第２のライン構造物１５０を通じる電流流れが発生することにより、メモリセルＭＣへのデータ書き込み動作またはメモリセルＭＣからのデータ読み出し動作が可能でありうる。第２のライン構造物１５０は、第１のライン構造物１１０とは異なり、ＭＴＪ構造物の一部を形成しないので、低抵抗の伝導性物質を含む単一膜構造または多重膜構造を有することができる。例えば、第２のライン構造物１５０は、白金（Ｐｔ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などの金属、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）などの金属窒化物、またはこれらの組み合わせを含むことができる。しかし、第２のライン構造物１５０が第１のライン構造物１１０と実質的に同じ構造を有することもできる。

要約すると、第１のライン構造物１１０は、ＭＴＪ構造物の一部を形成しながらメモリセルＭＣを駆動するためのワードライン及びビットラインのうち、いずれか１つとして機能することができ、第２のライン構造物１５０は、メモリセルＭＣを駆動するためのワードライン及びビットラインのうち、他の１つとして機能することができる。ただし、第１のライン構造物１１０は、強磁性物質を含むので、第２のライン構造物１５０が低抵抗の伝導性物質を含む場合、第２のライン構造物１５０より大きい比抵抗を有することができる。しかし、第１のライン構造物１１０の厚みＴ１を相対的に大きくすることにより、第１のライン構造物１１０の抵抗を減少させることができる。例えば、第１のライン構造物１１０の厚みＴ１は、第２のライン構造物１５０の厚みＴ２より大きいことができる。

以上で説明した半導体装置によれば、下記のような効果が取得され得る。

互いに交差するワードラインとビットラインとの間にＭＴＪ構造物及び選択素子層を備えるメモリセルを配置する従来の半導体装置では、ワードライン、メモリセル、及びビットラインの各々を形成するためのマスク及びエッチング工程が求められるので、工程が複雑であり、かつ工程費用が増加しうる。その上、メモリセルが多層のＭＴＪ構造物及び選択素子層を備えるので、メモリセル形成のためのエッチング工程の難易度が増加しうる。それに対し、本実施形態によれば、固定層１１６を備える第１のライン構造物１１０がワードライン及びビットラインのうち、いずれか１つを代替し、トンネルバリア層１２０、自由層１３０、及び選択素子層１４０を備える積層構造物を島状で形成することにより、工程が単純になり、かつ工程費用が減少しうる。その上、メモリセルＭＣが第１のライン構造物１１０のエッチング工程及びトンネルバリア層１２０、自由層１３０、及び選択素子層１４０の積層構造物のエッチング工程により形成されるので、エッチング工程の難易度が減少しうる。結果として、半導体装置の製造工程が容易になることができる。

また、固定層１１６を備える第１のライン構造物１１０を利用する場合の比抵抗増加は、第１のライン構造物１１０の厚みを増加させることによって解消することができる。第１のライン構造物１１０の厚みを増加しても従来のワードライン及びビットラインのうち、少なくとも１つが省略されるので、半導体装置の全体厚みは、却って減少することができる。すなわち、半導体装置の小型化が可能でありうる。

さらに、固定層１１６がライン形態で形成される場合、固定層１１６の安定性が増加して、固定層１１６の磁化維持がより容易でありうる。磁性物質の安定性、特に、熱的安定性（ｔｈｅｒｍａｌ ｓｔａｂｉｌｉｔｙ）は、磁性物質の体積に比例するためである。結果として、半導体装置の動作特性が向上しうる。

一方、図１Ａ～図１Ｃの実施形態は、互いに交差する２つの上下部配線間にメモリセルが配列される場合、すなわち、メモリセルが単層で配列される場合について説明した。しかし、本開示がこれに限定されるものではない。基板上に垂直方向に３つ以上の配線が積層され得るし、メモリセルは、垂直方向で隣接した２つの配線間毎に配列されることができる。すなわち、メモリセルが２つ以上の層で配列されることもできる。これについては、図２Ａ～図２Ｃを参照して例示的に説明する。

図２Ａは、本発明の他の一実施形態に係る半導体装置を説明するための平面図であり、図２Ｂは、図２ＡのＡ－Ａ’線に沿った断面図であり、図２Ｃは、図２ＡのＢ－Ｂ’線に沿った断面図である。

図２Ａ～図２Ｃに示すように、本実施形態の半導体装置は、基板２００、基板２００上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第１のライン構造物２１０、第１のライン構造物２１０上に配置され、第２の方向に延びながら第１の方向に互いに離間して配列される複数の第２のライン構造物２５０、第２のライン構造物２５０上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第３のライン構造物２９０、第１のライン構造物２１０と第２のライン構造物２５０との間でこれらの交差領域の各々と重なる第１のトンネルバリア層２２０、第１の自由層２３０、及び第１の選択素子層２４０の積層構造物、並びに第２のライン構造物２５０と第３のライン構造物２９０との間でこれらの交差領域の各々と重なる第２のトンネルバリア層２６０、第２の自由層２７０、及び第２の選択素子層２８０の積層構造物を備えることができる。

第１のライン構造物２１０は、少なくとも固定層を備えることにより、第１のトンネルバリア層２２０及び第１の自由層２３０とともに第１のＭＴＪ構造物を形成できる。第１のライン構造物２１０は、前述した実施形態の第１のライン構造物１１０と実質的に同じ層構造を有することができる。例えば、第１のライン構造物２１０は、図１Ｄに示された第１のライン構造物１１０と実質的に同じ層構造を有することができる。

第１の選択素子層２４０は、第１のＭＴＪ構造物上に配置されることができる。本実施形態において第１のトンネルバリア層２２０、第１の自由層２３０、及び第１の選択素子層２４０の積層構造物は、共にパターニングされて、互いに整列される側壁を有することができる。さらに、第１のトンネルバリア層２２０、第１の自由層２３０、及び第１の選択素子層２４０の積層構造物は、第１の方向で第２のライン構造物２５０の両側壁と整列される両側壁及び第２の方向で第１のライン構造物２１０の両側壁と整列される両側壁を有する四角柱形状を有することもできる。しかし、本開示がこれに限定されるものではなく、第１のトンネルバリア層２２０、第１の自由層２３０、及び第１の選択素子層２４０の側壁は、互いに整列されないこともできる。または、第１のトンネルバリア層２２０、第１の自由層２３０、及び第１の選択素子層２４０の側壁は、互いに整列されながら第１のライン構造物２１０及び／又は第２のライン構造物２５０の側壁と整列されないことができる。

第１のライン構造物２１０と第２のライン構造物２５０との交差領域で、第１のライン構造物２１０、第１のトンネルバリア層２２０、及び第１の自由層２３０を備える第１のＭＴＪ構造物及び第１の選択素子層２４０は、第１のメモリセルＭＣ１を形成できる。第１のライン構造物２１０は、第１のＭＴＪ構造物の一部を形成するとともに、第１のメモリセルＭＣ１の一端、例えば、下端に電圧または電流を伝達する機能をすることができる。

第２のライン構造物２５０は、第１のメモリセルＭＣ１の他端、例えば、上端に電圧または電流を伝達する機能をすることができる。それにより、第１のライン構造物２１０、第１のメモリセルＭＣ１、及び第２のライン構造物２５０を通じる電流流れが発生することで、第１のメモリセルＭＣ１へのデータ書き込み動作または第１のメモリセルＭＣ１からのデータ読み出し動作が可能でありうる。

さらに、第２のライン構造物２５０は、少なくとも固定層を備えることにより、第２のトンネルバリア層２６０及び第２の自由層２７０とともに第２のＭＴＪ構造物を形成できる。第２のライン構造物２５０は、第１のライン構造物２１０と実質的に同じ層構造を有することができる。

第２の選択素子層２８０は、第２のＭＴＪ構造物上に配置されることができる。本実施形態において第２のトンネルバリア層２６０、第２の自由層２７０、及び第２の選択素子層２８０の積層構造物は、共にパターニングされて、互いに整列される側壁を有することができる。さらに、第２のトンネルバリア層２６０、第２の自由層２７０、及び第２の選択素子層２８０の積層構造物は、第１の方向で第２のライン構造物２５０の両側壁と整列される両側壁及び第２の方向で第３のライン構造物２９０の両側壁と整列される両側壁を有する四角柱形状を有することができる。しかし、本開示がこれに限定されるものではなく、第２のトンネルバリア層２６０、第２の自由層２７０、及び第２の選択素子層２８０の側壁は、互いに整列されないこともできる。または、第２のトンネルバリア層２６０、第２の自由層２７０、及び第２の選択素子層２８０の側壁は、互いに整列されながら第２のライン構造物２５０及び／又は第３のライン構造物２９０の側壁と整列されないことができる。第２のトンネルバリア層２６０、第２の自由層２７０、及び第２の選択素子層２８０の積層構造物は、第１のトンネルバリア層２２０、第１の自由層２３０、及び第１の選択素子層２４０の積層構造物と重なりながら互いに整列される側壁を有することができる。

第２のライン構造物２５０と第３のライン構造物２９０との交差領域で、第２のライン構造物２５０、第２のトンネルバリア層２６０、及び第２の自由層２７０を備える第２のＭＴＪ構造物及び第２の選択素子層２８０は、第２のメモリセルＭＣ２を形成できる。第２のライン構造物２５０は、第２のＭＴＪ構造物の一部を形成するとともに、第２のメモリセルＭＣ２の一端、例えば、下端に電圧または電流を伝達する機能をすることができる。

第３のライン構造物２９０は、第２のメモリセルＭＣ２の他端、例えば、上端に電圧または電流を伝達する機能をすることができる。それにより、第２のライン構造物２５０、第２のメモリセルＭＣ２、及び第３のライン構造物２９０を通じる電流流れが発生することで、第２のメモリセルＭＣ２へのデータ書き込み動作または第２のメモリセルＭＣ２からのデータ読み出し動作が可能でありうる。

第３のライン構造物２９０は、第１のライン構造物２１０と重なるように形成されることができ、第１のライン構造物２１０と整列される側壁を有することができる。第３のライン構造物２９０は、第１のライン構造物２１０及び／又は第２のライン構造物２５０とは異なり、ＭＴＪ構造物の一部を形成しないので、低抵抗の伝導性物質を含む単一膜構造または多重膜構造を有することができる。例えば、第３のライン構造物２９０は、白金（Ｐｔ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタニウム（Ｔｉ）などの金属、チタニウム窒化物（ＴｉＮ）、タンタル窒化物（ＴａＮ）などの金属窒化物、またはこれらの組み合わせを含むことができる。しかし、第３のライン構造物２９０が第１のライン構造物２１０及び／又は第２のライン構造物２５０と実質的に同じ構造を有することもできる。

要約すると、第１のライン構造物２１０は、第１のＭＴＪ構造物の一部を形成しながら第１のメモリセルＭＣ１を駆動するためのワードライン及びビットラインのうち、いずれか１つとして機能することができ、第２のライン構造物２５０は、第１のメモリセルＭＣ１を駆動するためのワードライン及びビットラインのうち、他の１つとして機能するとともに、第２のＭＴＪ構造物の一部を形成しながら第２のメモリセルＭＣ２を駆動するためのワードライン及びビットラインのうち、いずれか１つとして機能することができ、第３のライン構造物２９０は、第２のメモリセルＭＣ２を駆動するためのワードライン及びビットラインのうち、他の１つとして機能することができる。第１のライン構造物２１０及び第２のライン構造物２５０が強磁性物質を含んで、第３のライン構造物２９０より大きい比抵抗を有する場合、第１のライン構造物２１０の厚み及び第２のライン構造物２５０の厚みの各々は、第３のライン構造物２９０の厚みより大きいことができる。

以上で説明した半導体装置によれば、前述した実施形態の効果が全部取得され得るし、さらに、半導体装置の高集積化が一層可能でありうる。

本実施形態では、基板２００上に３層のライン構造物２１０、２５０、２９０が配置され、その間に２層のメモリセルＭＣ１、ＭＣ２が配置される場合を説明したが、本開示がこれに限定されるものではない。基板上に４層以上のライン構造物及び３層以上のメモリセルが配置されることもできる。このような場合、最上部のライン構造物を除き、残りのライン構造物は、互いに同じ層構造を有することができ、少なくとも固定層を備えることができる。最上部のライン構造物は、残りのライン構造物と同じ層構造を有するか、または相違した層構造を有することができる。最上部のライン構造物の比抵抗が残りのライン構造物の比抵抗より小さい場合、最上部のライン構造物の厚みは、残りのライン構造物のそれぞれの厚みより小さいことができる。

一方、前述した実施形態等では、固定層上に自由層が配置され、ＭＴＪ構造物上に選択素子層が配置される場合について説明したが、本開示がこれに限定されるものではなく、固定層と自由層の上下位置及びＭＴＪ構造物と選択素子層の上下位置は可変されることができる。これについては、図３Ａ及び図３Ｂを参照して例示的に説明する。

図３Ａは、本発明の他の一実施形態に係る半導体装置を説明するための断面図であって、図２ＡのＡ－Ａ’線に沿った断面と実質的に対応する断面図である。

図３Ａに示すように、本実施形態の半導体装置は、基板３００、基板３００上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第１のライン構造物３１０、第１のライン構造物３１０上に配置され、第２の方向に延びながら第１の方向に互いに離間して配列される複数の第２のライン構造物３５０、第２のライン構造物３５０上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第３のライン構造物３９０、第１のライン構造物３１０と第２のライン構造物３５０との間でこれらの交差領域の各々と重なる第１の選択素子層３２０、第１の自由層３３０、及び第１のトンネルバリア層３４０の積層構造物、並びに第２のライン構造物３５０と第３のライン構造物３９０との間でこれらの交差領域の各々と重なる第２の選択素子層２３６、第２の自由層３７０、及び第２のトンネルバリア層３８０の積層構造物を備えることができる。

第１のライン構造物３１０は、第１の選択素子層３２０と隣接するので、固定層を備えないことができる。すなわち、金属などのような低抵抗の導電物質を含むことができ、単一膜構造を有することができる。

それに対し、第２のライン構造物３５０は、少なくとも固定層を備えることにより、第１のトンネルバリア層３４０及び第１の自由層３３０とともに第１のＭＴＪ構造物を形成できる。第２のライン構造物３５０は、前述した実施形態の第１のライン構造物１１０の上下が反転された構造と実質的に同じ層構造を有することができる。これにより、第２のライン構造物３５０及びこれを含む第１のＭＴＪ構造物については、下記の図３Ｂを参照して例示的に説明する。

図３Ｂは、本発明の一実施形態に係る第１のＭＴＪ構造物を説明するための図である。

図３Ｂに示すように、第１のＭＴＪ構造物は、第１の自由層３３０、第１の自由層３３０上の第１のトンネルバリア層３４０、及び第１のトンネルバリア層３４０上の第２のライン構造物３５０を備えることができる。

第２のライン構造物３５０は、少なくとも固定層３５４を備えることができる。さらに、第２のライン構造物３５０は、界面層３５２、磁気補正層３５８、及びスペーサ層３５６をさらに備えることができる。界面層３５２は、固定層３５４とトンネルバリア層３４０と間に介在されることができる。磁気補正層３５８は、スペーサ層３５６を挟んで自由層３３０と対向する固定層３５４の下面と反対側に位置する固定層３５４の上面と対向して配置されることができる。

さらに図３Ａに示すように、第３のライン構造物３９０は、少なくとも固定層を備えることにより、第２のトンネルバリア層３８０及び第２の自由層３７０とともに第２のＭＴＪ構造物を形成できる。第３のライン構造物３９０は、第２のライン構造物３５０と実質的に同じ層構造を有することができる。

第２のライン構造物３５０が第１のＭＴＪ構造物の一部を形成し、第３のライン構造物３９０が第２のＭＴＪ構造物の一部を形成するので、第１及び第２の選択素子層３２０、３６０は、各々第１及び第２のＭＴＪ構造物の下に配置されることができる。

以上で説明した半導体装置によれば、前述した実施形態の効果が全部取得され得るし、さらに、半導体装置の高集積化が一層可能でありうる。

本実施形態では、基板３００上に３層のライン構造物３１０、３５０、３９０が配置され、その間に２層のメモリセルＭＣ１、ＭＣ２が配置される場合を説明したが、本開示がこれに限定されるものではない。基板上に４層以上のライン構造物及び３層以上のメモリセルが配置されることもできる。このような場合、最下部のライン構造物を除き、残りのライン構造物は、互いに同じ層構造を有することができ、少なくとも固定層を備えることができる。最下部のライン構造物は、残りのライン構造物と同じ層構造を有するか、または相違した層構造を有することができる。最下部のライン構造物の比抵抗が残りのライン構造物の比抵抗より小さい場合、最下部のライン構造物の厚みは、残りのライン構造物のそれぞれの厚みより小さいことができる。

一方、前述した実施形態等では、トンネルバリア層が上下部配線の交差領域と重なる島状を有する場合について説明した。特に、トンネルバリア層が自由層とともにパターニングされて、自由層と整列される側壁を有する場合について説明した。しかし、トンネルバリア層は、上下部配線の交差領域別に分離されなくても関係ない。例えば、トンネルバリア層は、上下部配線のうち、いずれか１つとともにパターニングされることにより、上下部配線のうち、いずれか１つと整列される側壁を有するライン状で形成されることもできる。または、例えば、トンネルバリア層は、パターニングされないことにより、メモリセルの全部と重なる平板状を有することもできる。これについては、図４Ａ～図５Ｃを参照して例示的に説明する。

図４Ａは、本発明の他の一実施形態に係る半導体装置を説明するための平面図であり、図４Ｂは、図４ＡのＡ－Ａ’線に沿った断面図であり、図４Ｃは、図４ＡのＢ－Ｂ’線に沿った断面図である。

図４Ａ～図４Ｃに示すように、本実施形態の半導体装置は、基板４００、基板４００上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第１のライン構造物４１０、第１のライン構造物４１０上に配置され、第２の方向に延びながら第１の方向に互いに離間して配列される複数の第２のライン構造物４５０、第２のライン構造物４５０上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第３のライン構造物４９０、第１のライン構造物４１０と第２のライン構造物４５０との間でこれらの交差領域の各々と重なる第１の自由層４３０及び第１の選択素子層４４０の積層構造物、第２のライン構造物４５０と第３のライン構造物４９０との間でこれらの交差領域の各々と重なる第２の自由層４７０及び第２の選択素子層４８０の積層構造物、第１の自由層４３０と第１のライン構造物４１０と間に介在されながら第１のライン構造物４１０と重なって第１の方向に延びる第１のトンネルバリア層４２０、及び第２の自由層４７０と第２のライン構造物４５０と間に介在されながら第２のライン構造物４５０と重なって第２の方向に延びる第２のトンネルバリア層４６０を備えることができる。

すなわち、第１のトンネルバリア層４２０は、第１のライン構造物４１０とともにパターニングされることにより、第１のライン構造物４１０と整列される側壁を有することができる。第２のトンネルバリア層４６０は、第２のライン構造物４６０とともにパターニングされることにより、第２のライン構造物４５０と整列される側壁を有することができる。

本実施形態による場合、既存の実施形態等に比べて第１及び第２のトンネルバリア層４２０、４６０に対するエッチング損傷が減少するので、第１及び第２のＭＴＪ構造物の特性が一層向上することができる。

図５Ａは、本発明の他の一実施形態に係る半導体装置を説明するための平面図であり、図５Ｂは、図５ＡのＡ－Ａ’線に沿った断面図であり、図５Ｃは、図５ＡのＢ－Ｂ’線に沿った断面図である。

図５Ａ～図５Ｃに示すように、本実施形態の半導体装置は、基板５００、基板５００上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第１のライン構造物５１０、第１のライン構造物５１０上に配置され、第２の方向に延びながら第１の方向に互いに離間して配列される複数の第２のライン構造物５５０、第２のライン構造物５５０上に配置され、第１の方向に延びながら第２の方向に互いに離間して配列される複数の第３のライン構造物５９０、第１のライン構造物５１０と第２のライン構造物５５０との間でこれらの交差領域の各々と重なる第１の自由層５３０及び第１の選択素子層５４０の積層構造物、第２のライン構造物５５０と第３のライン構造物５９０との間でこれらの交差領域の各々と重なる第２の自由層５７０及び第２の選択素子層５８０の積層構造物、第１の自由層５３０と第１のライン構造物５１０と間に介在されながら平板状を有する第１のトンネルバリア層５２０、並びに第２の自由層５７０と第２のライン構造物５５０との間に介在されながら平板状を有する第２のトンネルバリア層５６０を備えることができる。

すなわち、第１のトンネルバリア層５２０及び第２のトンネルバリア層５６０は、パターニングされないことができる。それにより、第１のトンネルバリア層５２０及び第２のトンネルバリア層５６０の各々は、第１の自由層５３０の全部及び第２の自由層５７０の全部と重なる形状を有することができる。

本実施形態による場合、既存の実施形態等に比べて第１及び第２のトンネルバリア層５２０、５６０に対するエッチング損傷が全く発生しないので、第１及び第２のＭＴＪ構造物の特性が一層向上することができる。

以上により、解決しようとする課題のための様々な実施形態等が記載されたが、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で様々な変更及び修正がなされ得ることは明らかである。

１００ 基板
１１０ 第１のライン構造物
１２０ トンネルバリア層
１３０ 自由層
１４０ 選択素子層
１５０ 第２のライン構造物

Claims (16)

1. 第１の方向に延び、固定された磁化方向を有する第１の固定層を備える複数の第１のライン構造物と、
   前記第１のライン構造物と離間しながら前記第１の方向と交差する第２の方向に延びる複数の第２のライン構造物と、
   前記第１のライン構造物と前記第２のライン構造物との間で前記第１のライン構造物と前記第２のライン構造物との交差領域と各々重なり、変更可能な磁化方向を有する複数の第１の自由層と、
   前記第１のライン構造物と前記第１の自由層との間に介在される第１のトンネルバリア層と、
   を備える半導体装置。
2. 前記第１のトンネルバリア層は、前記第１の自由層と重なって前記第１の自由層と整列される側壁を有する請求項１に記載の半導体装置。
3. 前記第１のトンネルバリア層は、前記第１のライン構造物と重なって前記第１のライン構造物と整列される側壁を有する請求項１に記載の半導体装置。
4. 前記第１のトンネルバリア層は、前記複数の第１の自由層の全部と重なる板状を有する請求項１に記載の半導体装置。
5. 前記第２のライン構造物は、前記第１のライン構造物より小さい比抵抗を有する導電物質を含む請求項１に記載の半導体装置。
6. 前記第１のライン構造物の厚みは、前記第２のライン構造物の厚みより大きい請求項５に記載の半導体装置。
7. 前記第１のライン構造物と前記第２のライン構造物とは、同じ層構造を有する請求項１に記載の半導体装置。
8. 前記第２のライン構造物と離間しながら、前記第１の方向に延びる複数の第３のライン構造物と、
   前記第２のライン構造物と前記第３のライン構造物との間で前記第２のライン構造物と前記第３のライン構造物との交差領域と各々重なり、変更可能な磁化方向を有する複数の第２の自由層と、
   前記第２のライン構造物と前記第２の自由層との間に介在される第２のトンネルバリア層と、
   をさらに備え、
   前記第２のライン構造物は、固定された磁化方向を有する第２の固定層を備える請求項１に記載の半導体装置。
9. 前記第２のトンネルバリア層は、前記第２の自由層と重なって前記第２の自由層と整列される側壁を有する請求項８に記載の半導体装置。
10. 前記第２のトンネルバリア層は、前記第２のライン構造物と重なって前記第２のライン構造物と整列される側壁を有する請求項８に記載の半導体装置。
11. 前記第２のトンネルバリア層は、前記複数の第２の自由層の全部と重なる板状を有する請求項８に記載の半導体装置。
12. 前記第３のライン構造物は、前記第１のライン構造物及び前記第２のライン構造物より小さい比抵抗を有する導電物質を含む請求項８に記載の半導体装置。
13. 前記第１のライン構造物の厚み及び前記第２のライン構造物の厚みは、前記第３のライン構造物の厚みより大きい請求項１２に記載の半導体装置。
14. 前記第１のライン構造物、前記第２のライン構造物、及び前記第３のライン構造物は、同じ層構造を有する請求項８に記載の半導体装置。
15. 前記第１のライン構造物は、前記第１の固定層と反対の磁化方向を有する磁気補正層、及び前記第１の固定層と前記磁気補正層との間に介在されるスペーサ層をさらに備える請求項１に記載の半導体装置。
16. 前記第１のライン構造物は、前記第１の固定層と前記第１のトンネルバリア層との間に介在される界面層をさらに備える請求項１に記載の半導体装置。

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