KR102462182B1 - 기억 장치 - Google Patents

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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 개시의 일 실시 형태의 기억 장치는, 하나의 방향으로 연신되는 복수의 제1 배선층과, 다른 방향으로 연신되는 복수의 제2 배선층과, 복수의 제1 배선층과 복수의 제2 배선층의 대향 영역에 각각 마련된 복수의 메모리 셀을 구비하고, 복수의 메모리 셀은 각각, 선택 소자층과, 기억 소자층과, 선택 소자층과 기억 소자층 사이에 마련된 중간 전극층을 갖고, 선택 소자층, 기억 소자층 및 중간 전극층 중 적어도 하나는, 하나의 방향 또는 다른 방향으로 연신되어 인접하는 복수의 메모리 셀간에 있어서의 공통층으로 되어 있고, 중간 전극층은, 비선형 저항 재료를 포함하여 형성되어 있다.

Description

기억 장치
본 개시는, 예를 들어 중간 전극을 사이에 두고 선택 소자 및 기억 소자가 적층된 메모리 셀을 교차하는 배선의 사이에 구비한 기억 장치에 관한 것이다.
근년, 메모리나 스토리지의 대용량화 및 고속화가 요구되고 있다. 이에 비해, 불휘발성 메모리의 주류로 되어 있는 플래시 메모리에서는, 원리적인 미세화의 한계가 다가오고 있다. 이 때문에, 자기 메모리나 상변화 메모리, 저항 변화형 메모리 등의 신규 메모리의 개발이 진행되고 있다. 그 중에서도, 상변화 메모리 및 저항 변화형 메모리에 있어서, 선택 소자와 조합한 크로스 포인트형 메모리가 제안되어 있다.
크로스 포인트형 메모리는, 교차하는 배선간의 교점(크로스 포인트)에, 메모리 소자와 선택 소자가 직렬로 접속된 메모리 셀이 배치된 구조로 되어 있다. 구체적으로는, 크로스 포인트형 메모리에서는, 서로 직교하는 2종류의 배선층이 각각 복수 배치되고, 그 교점에 메모리 셀이 각각 형성되어 있다. 즉, 하나의 배선층에는 복수의 메모리 셀이 마련되어 있으며, 바꾸어 말하면, 복수의 메모리 셀이 하나의 배선층을 공유하는 구조로 되어 있다.
이와 같은 크로스 포인트형 메모리로서는, 예를 들어 특허문헌 1에 있어서, 기억 소자 재료와 셀 선택 재료를 연속하여 성막하고, 그것들이 복수의 계층에 걸쳐 공유된 3차원 메모리 어레이 아키텍처가 개시되어 있다. 특허문헌 2에서는, 저항 가변막, 도전층, 정류 절연막을 마련하고, 하나의 수직 전극에 대하여 인접하는 수평 전극과의 사이에 있어서 도전층이 분단됨으로써 메모리 셀의 선택 특성을 확보한 저항 변화형 메모리 셀 어레이가 개시되어 있다.
일본 특허 공표 제2015-534720호 공보 일본 특허 제5558090호 공보
그런데, 크로스 포인트형 메모리에서는, 상술한 바와 같이, 복수의 메모리 셀이 1개의 배선층을 공유하는 구조로 되어 있기 때문에, 선택한 메모리 셀 이외의 메모리 셀에도 전압이 인가되어, 오작동할 우려가 있다. 이 때문에, 크로스 포인트형 기억 장치에서는, 높은 선택 특성이 요구되고 있다.
선택 특성을 향상시키는 것이 가능한 기억 장치를 제공하는 것이 바람직하다.
본 개시의 일 실시 형태의 기억 장치는, 하나의 방향으로 연신되는 복수의 제1 배선층과, 다른 방향으로 연신되는 복수의 제2 배선층과, 복수의 제1 배선층과 복수의 제2 배선층의 대향 영역에 각각 마련된 복수의 메모리 셀을 구비한 것이며, 복수의 메모리 셀은 각각, 선택 소자층과, 기억 소자층과, 선택 소자층과 기억 소자층 사이에 마련된 중간 전극층을 갖고, 선택 소자층, 기억 소자층 및 중간 전극층 중 적어도 하나는, 하나의 방향 또는 다른 방향으로 연신되어 인접하는 복수의 메모리 셀간에 있어서의 공통층으로 되어 있고, 중간 전극층은, 비선형 저항 재료를 포함하여 형성되어 있다.
본 개시의 일 실시 형태의 기억 장치에서는, 하나의 방향으로 연신되는 복수의 제1 배선층과, 다른 방향으로 연신되는 복수의 제2 배선층의 대향 영역에, 선택 소자층과 기억 소자층 사이에 중간 전극층을 갖는 메모리 셀을 마련하도록 하였다. 이 기억 장치에서는, 선택 소자층, 기억 소자층 및 중간 전극층 중 적어도 하나는, 하나의 방향 또는 다른 방향으로 연신되어, 인접하는 메모리 셀간에 있어서의 공통층으로 되어 있고, 중간 전극층은, 비선형 저항 재료를 사용하여 형성되어 있다. 이에 의해, 인접하는 메모리 셀간에 있어서의 전기적 단락의 발생을 저감하는 것이 가능해진다.
본 개시의 일 실시 형태의 기억 장치에 의하면, 교차하는 복수의 제1 배선층과 복수의 제2 배선층의 대향 영역에 마련된 메모리 셀을 구성하는 중간 전극층을, 비선형 저항 재료를 사용하여 형성하도록 하였으므로, 인접하는 메모리 셀간에 있어서의 전기적 단락의 발생이 저감된다. 따라서, 선택 특성을 향상시키는 것이 가능해진다.
또한, 여기에 기재된 효과는 반드시 한정되는 것은 아니고, 본 개시 중에 기재된 어느 효과여도 된다.
도 1은 본 개시의 제1 실시 형태에 관한 기억 장치의 구성의 일례를 도시하는 모식도이다.
도 2는 도 1에 도시한 기억 장치를 구성하는 중간 전극층을 설명하는 특성도이다.
도 3은 본 개시의 제1 실시 형태에 관한 기억 장치의 구성의 다른 예를 도시하는 모식도이다.
도 4는 본 개시의 제1 실시 형태에 관한 기억 장치의 구성의 다른 예를 도시하는 모식도이다.
도 5는 본 개시의 제1 실시 형태에 관한 기억 장치의 구성의 다른 예를 도시하는 모식도이다.
도 6은 도 1에 도시한 기억 장치의 등가 회로도이다.
도 7은 도 1에 도시한 기억 장치를 구성하는 중간 전극층의 비선형 특성도이다.
도 8은 본 개시의 제2 실시 형태에 관한 기억 장치의 구성을 도시하는 모식도이다.
도 9는 본 개시의 제3 실시 형태에 관한 기억 장치의 구성을 도시하는 모식도이다.
도 10은 도 9에 도시한 기억 장치의 등가 회로도이다.
도 11은 본 개시의 변형예 1에 관한 기억 장치의 구성을 도시하는 모식도이다.
도 12는 본 개시의 변형예 2에 관한 기억 장치의 구성을 도시하는 모식도이다.
도 13은 본 개시의 변형예 3에 관한 기억 장치의 구성을 도시하는 모식도이다.
이하, 본 개시에 있어서의 실시 형태에 대하여, 도면을 참조하여 상세하게 설명한다. 이하의 설명은 본 개시의 일 구체예이며, 본 개시는 이하의 양태에 한정되는 것은 아니다. 또한, 본 개시는, 각 도면에 도시한 각 구성 요소의 배치나 치수, 치수비 등에 대해서도, 그것들에 한정되는 것은 아니다. 또한, 설명하는 순서는 하기와 같다.
1. 제1 실시 형태(비선형 저항 재료를 사용하여 중간 전극층을 형성하고, 선택 소자층, 중간 전극층 및 기억 소자층을 동일 방향으로 연신하는 연속막으로서 형성한 예)
1-1. 기억 장치의 구성
1-2. 기억 장치의 동작
1-3. 작용·효과
2. 제2 실시 형태(중간 전극층의 막 두께 방향의 전기 저항이 메모리 셀간의 전기 저항보다도 낮은 구조의 예)
3. 제3 실시 형태(선택 소자층의 막 두께가 메모리 셀간의 거리보다도 작은 예)
4. 변형예(그 밖의 기억 장치의 구조의 예)
<1. 제1 실시 형태>
(1-1. 기억 장치의 구성)
도 1은 본 개시의 제1 실시 형태에 관한 기억 장치(메모리 셀 어레이(1))의 구성을 모식적으로 도시한 것이다. 이 메모리 셀 어레이(1)는, 예를 들어 도 11에 도시한, 소위 크로스 포인트형 기억 장치(메모리 셀 어레이(6))의 구성의 일부이며, 하나의 방향(예를 들어 Z축 방향)으로 연신되는 복수의 제1 배선층(배선층[12(12A, 12B)])과, 다른 방향(예를 들어 Y 방향)으로 연신되는 제2 배선층(배선층(16))이 대향 영역(즉, 배선층(12)과 배선층(16)의 교점)에 각각 메모리 셀[10(10A, 10B)]이 마련된 것이다. 본 실시 형태에서는, 메모리 셀(10)은, 예를 들어 배선층(12)측으로부터 선택 소자층(13), 중간 전극층(14) 및 기억 소자층(15)이 이 순서로 적층되어 있고, 이들 각 층(13, 14, 15)이 배선층(16)과 동일 방향으로 연신된 구성을 갖는다.
배선층[12(12A, 12B)]은, 예를 들어 기판(11)의 평면(XZ 평면) 방향에 대하여 대략 수평 방향(예를 들어, Z축 방향)으로 연신되는 것이며, 예를 들어 도 6에 있어서 워드선(WL1, WL2)으로서 사용되는 것이다. 배선층(16)은, 예를 들어 기판(11)의 평면(XZ 평면) 방향에 대하여 대략 수직 방향(예를 들어, Y축 방향)으로 연신되는 것이며, 예를 들어 도 6에 있어서 필러선(PL1)으로서 사용되는 것이다. 배선층(12) 및 배선층(16)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들어 텅스텐(W), 질화텅스텐(WN), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta) 및 실리사이드 등에 의해 구성되어 있다. 배선층(12, 16)이 선택 소자층(13) 또는 기억 소자층(15)의 전계에 있어서 이온 전도가 발생할 가능성이 있는 재료(예를 들어 Cu)에 의해 구성되어 있는 경우에는, Cu를 포함하는 배선층(12, 16)의 표면을, W, WN, 질화티타늄(TiN), TaN 등의 이온 전도나 열 확산되기 어려운 재료로 피복하도록 해도 된다. 또한, 기판(11)에는, CMOS 회로나 외부 회로와 연결하기 위한 회로(모두 도시하지 않음) 등이 마련되어 있고, 배선층(12, 16)은, 이들에 접속되어 있어도 된다.
선택 소자층(13)은, 인가 전압의 증가와 함께 저항이 대폭 저하되고, 인가 전압이 낮은 경우에 고저항 상태를 나타내는 것이다. 바꾸어 말하면, 선택 소자층(13)은, 인가 전압이 낮은 경우에는 전기 저항이 높고, 인가 전압이 높은 경우에는 전기 저항이 대폭 저하되어, 대전류(예를 들어 수자릿수배의 전류)가 흐르는 비선형 전기 저항 특성을 갖는 것이다. 선택 소자층(13)은, 예를 들어 MSM(Metal-Semiconductor-Metal) 다이오드, MIM(Metal-Insulator-Metal) 다이오드, 배리스터, 오보닉 역치 스위치를 사용한 구성으로 해도 되고, 복수의 층으로 구성되어 있어도 된다. 또한, 선택 소자층(13)은, 기억 소자층(15)의 동작 방법에 따라서는, 단방향 다이오드 또는 쌍방향 다이오드를 사용해도 된다. 또한, 선택 소자층(13)은, 예를 들어 전압 인가에 의한 이온의 이동에 의해 형성되는 도전 패스가 인가 전압 소거 후에도 유지되는 등의 메모리 동작을 하지 않는 것으로 한다.
중간 전극층(14)은, 비선형 특성을 갖는 것이며, 예를 들어 도 2에 도시한 바와 같이, 전압(V)의 증가에 대하여 전류(I)가 지수 함수적으로 증대되는 관계에 있는 재료(비선형 저항 재료)에 의해 형성되어 있는 것이 바람직하다. 이에 의해, 메모리 셀(10)의 선택 특성이 향상된다. 또한, 중간 전극층(14)의 전기 저항에 의해 메모리 셀(10)의 동작 시에 발생하는 순시 전류를 저감하여, 기억 소자층(15)으로의 과도한 전류를 억제할 수 있다. 또한, 중간 전극층(14)은, 선택 소자층(13) 및 기억 소자층(15)을 구성하는 재료의 상호 확산을 억제하기 위한 것이다. 중간 전극층(14)을 구성하는 재료로서는, 예를 들어 질소를 함유하는 반도체 재료를 사용하는 것이 바람직하다. 구체적으로는, SiN, AlN, SiAlN, SiTiN, SiTaN, SiHfN, AlTiN, AlTaN, AlHfN 등을 들 수 있다. 이들 질화물 반도체 재료의 질소 함유량을 조정함으로써, 원하는 특성을 얻을 수 있다. 이 밖에, 중간 전극층(14)은, 게르마늄(Ge), 산소(O), 칼코게나이드 원소(예를 들어, 황(S), 셀레늄(Se), 텔루륨(Te)) 등을 함유하고 있어도 된다. 또한, 중간 전극층(14)은, 선택 소자층(13) 및 기억 소자층(15)과 반응하기 쉬운 원소를 포함하지 않는 것이 바람직하다. 예를 들어, 선택 소자층(13) 및 기억 소자층(15)을 구성하는 주성분 원소 이외의 원소를 포함하여 구성되어 있는 것이 바람직하다. 이에 의해, 선택 소자층(13)과 기억 소자층(15) 사이에 있어서의 상기 원소의 상호 확산이 억제된다.
기억 소자층(15)은, 전기적 신호에 의해 저항값이 가역적으로 변화되는 것이며, 그 변화된 상태를 유지하는 것이 가능한 불휘발성을 갖는 저항 변화형 메모리 소자이다. 저항 변화의 원리는, 상변화, 분극, 자화 방향 및 도전 패스(필라멘트)의 형성 등, 특별히 한정되는 것은 아니다. 즉, 기억 소자층(15)은, 예를 들어 PCM(상변화형 메모리 소자), FeRAM(강유전체 메모리 소자), MRAM(자기 저항 변화형 메모리 소자) 및 전이 금속 산화물 또는, 칼코게나이드를 포함하는 저항 변화 메모리 소자 중 어느 것을 사용해도 상관없다.
또한, 도 1에서는, 선택 소자층(13), 중간 전극층(14), 기억 소자층(15) 및 배선층(16)이 기판(11)에 대하여 수직 방향으로 연신되어 있는 예를 나타냈지만 이것에 한정되지 않는다. 예를 들어, 도 3에 도시한 바와 같이, 선택 소자층(13), 중간 전극층(14), 기억 소자층(15) 및 배선층(16)이 기판(11)에 대하여 대략 수평 방향(예를 들어, X축 방향)으로 연신되어 있어도 된다. 또한, 선택 소자층(13)과 기억 소자층(15)의 위치를 교체해도 된다. 즉, 배선층(12)측으로부터, 기억 소자층(15), 중간 전극층(14) 및 선택 소자층(13)의 순으로 적층된 구성으로 해도 된다. 또한, 도시하지 않지만, 배선층(12) 및 배선층(16)의 상면, 혹은, 배선층(12, 16), 선택 소자층(13), 중간 전극층(14) 및 기억 소자층(15)의 각 층 사이에는, 다른 층을 형성해도 상관없다. 다른 층으로서는, 예를 들어 밀착성, 평탄성 및 열전도성의 개선 혹은, 각 층간에 있어서의 재료 확산의 방지 등을 의도하는 층이 형성된다.
또한, 도 1에서는, 선택 소자층(13), 중간 전극층(14) 및 기억 소자층(15) 모두가 배선층(16)과 동일 방향으로 연신되어 있는 예를 나타냈지만 이것에 한정되지 않는다. 예를 들어, 도 4에 도시한 바와 같이, 선택 소자층(13)이, 메모리 셀(10A, 10B)마다 개별로 형성되어 있어도 상관없다. 혹은, 도 5에 도시한 바와 같이, 선택 소자층(13)은 공통층으로서 형성되고, 중간 전극층(14) 및 기억 소자층(15)이 메모리 셀(10A, 10B)마다 개별로 형성되어 있어도 상관없다. 메모리 셀(10)을 구성하는 선택 소자층(13), 중간 전극층(14) 및 기억 소자층(15) 중 적어도 1층을 공통층으로서 형성함으로써, 메모리 셀을 구성하는 각 층을 메모리 셀마다 개별로 형성하는 경우와 비교하여, 제조 공정을 간이하게 하는 것이 가능해진다.
(1-2. 기억 장치의 동작)
이하에, 메모리 셀 어레이(1)의 동작에 대하여 설명함과 함께, 본 실시 형태의 중간 전극층(14)에 의한 효과에 대하여 설명한다. 도 6은 메모리 셀 어레이(1)의 등가 회로도를 간이적으로 도시한 것이다. 도 6에서는, 배선층(12A)과 배선층(16)의 교점에 있어서의 선택 소자층(13)의 저항을 Rs1, 중간 전극층(14)의 저항을 R1, 기억 소자층(15)의 저항을 Rm1이라 하고, 배선층(12B)과 배선층(16)의 교점에 있어서의 선택 소자층(13)의 저항을 Rs2, 중간 전극층(14)의 저항을 R2, 기억 소자층(15)의 저항을 Rm2라 하여 나타내고 있다. 또한, 배선층(12A)을 워드선 WL1, 배선층(12B)을 워드선 WL2, 배선층(16)을 필러선 PL1이라 하고, Rs1과 R1의 접점을 N1, Rs2와 R2의 접점을 N2라 한다. 또한, 메모리 셀(10A)을 cell1, 메모리 셀(10B)을 cell2라 한다.
메모리 셀(10A)(cell1)에 기입하는 경우를 예로 들어 설명한다. 초기 상태에서는, Rm1 및 Rm2는, 모두 고저항 상태(Rm1H, Rm2H)에 있다. Rm1의 기입 역치 전압 Vth를, 예를 들어 3V로 한다. 메모리 셀(10A)(cell1)에 대한 기입 시에는, 워드선 WL1에는 기입 전압 Vset1이 인가되고, 필러선 PL1은 접지에 접속된다. 워드선 WL2에는 Vset1/2의 전압이 인가된다. 상기 전압 설정에서는, Rs2는 온 상태로는 천이하지 않고 고저항 상태(오프 상태)인 그대로이며, Rs1만 온 상태로 되어 저저항 상태로 천이한다.
선택 소자층(13)으로서, 예를 들어 오보닉 역치 스위치를 사용한 경우를 생각한다. Rs1이 온 상태로 된 경우, Rs1의 양단에는 소위 Holding Voltage Vhold가 발생한다. 이 때문에, R1 및 Rm1H에 인가되는 전압은, V1=Vset1-Vhold가 된다. 이때, R1<Rm1H로 설정되어 있음으로써, V1은, 거의 Rm1H에 인가되어, Rm1H의 기입 역치 전압 Vth보다도 높아진다. 저저항으로 천이한 후의 Rm1의 저항값을 Rm1=RM1L이라 하면, V1=(R1+RM1L)=×I1에 의해 정해지는 기입 전류 I1이 Rm1을 흐르게 된다.
기억 소자층(15)으로서, RRAM 또는 PCM을 사용한 경우에는, 일반적으로, RM1L×I1은, 대략, 일정값인 Vcell1이 된다. 따라서, I1=(V1-Vcell1)/R1로 한다. 여기서, Rm1로서 충분한 장기 보존 신뢰성을 확보하기 위해서는, I1이 큰 것이 바람직하고, R1은 낮을수록 유리해진다. 예를 들어, V1=5V, Vcell1=1V로 한 경우, 신뢰성을 확보하기 위해서는, 예를 들어 전류 I1을 40㎂로 하면, R1에는 4V의 전압이 인가되게 되어, R1<100kΩ이 기준이 된다.
그런데, 메모리 셀(10A)에 기입할 때는, 메모리 셀(10B)에 기입되어서는 안된다. 도 6에 있어서, 메모리 셀(10A)(cell1)과 메모리 셀(10B)(cell2) 사이에서 상이한 점은 R12이다. R12를 충분히 고저항으로 함으로써, Rm2에 인가되는 전압은 기입 역치 전압 Vth보다 낮아지도록 설정된다. 고저항 상태에 있는 Rm2를 Rm2=Rm2H로 하면, R2<<Rm2H이므로, Rm2에 인가되는 전압 VRm2H는, VRm2H=V1×Rm2H/(R12+Rm2H)가 된다. 일반적으로 RRAM 및 PCM에 있어서의 고저항 상태의 저항값은 1MΩ 이상이다. VRm2H가 높아지지 않기 위해서는, R12는 1MΩ과 동일 정도가 바람직하다. 만약, Rm2=R12=1MΩ으로 한 경우, R12와 Rm2에는, V1/2의 전압이 인가되게 된다. 예를 들어, V1=5V의 경우, V1/2=2.5V가 되어, 메모리 셀(10B)에는 기입되지 않는다. 따라서, 중간 전극층(14)의 전기 저항 R1은, 예를 들어 인가 전압이 4V일 때는 100kΩ 이하인 것이 바람직하고, 예를 들어 인가 전압 2.5V일 때는 1MkΩ 이상인 것이 바람직하다. 즉, 전압-전류 특성이 비선형성을 가질 것이 요구된다.
도 7은 본 실시 형태의 중간 전극층(14)을 구비한 메모리 셀 어레이(1)에 있어서의 비선형 특성을 도시한 것이다. 도 7에서는, 인가 전압의 증가와 함께, 저항값이 감소하고 있어, 비선형 특성으로 되어 있다. 또한, 이 결과는, 중간 전극층(14)을 막 두께 10㎚의 Si 리치의 SiN막으로서 형성한 경우의 것이다.
(1-3. 작용·효과)
전술한 바와 같이, 메모리나 스토리지의 대용량화 및 고속화를 실현하는 수단으로서, 메모리 소자와 선택 소자를 조합한 크로스 포인트형 메모리가 제안되어 있다. 크로스 포인트형 메모리는, 하나의 방향 및 다른 방향으로 연신되는 복수의 배선층을 각각 갖고, 그것들이 서로 교차하는 배선간에, 메모리 소자와 선택 소자가 직렬로 접속된 메모리 셀이 배치된 구성을 갖는다. 이 때문에, 하나의 배선층은 복수의 메모리 셀에 의해 공유되고 있다.
크로스 포인트형 메모리의 한층 더한 대용량화를 실현하는 방법으로서는, 예를 들어, 평면에 형성된 크로스 포인트형 메모리를 적층해 가는 것이 생각되지만, 크로스 포인트형 메모리의 적층은 제조 비용의 관점에서 한계가 있다고 알려져 있다. 그 때문에, 장래적으로는, 교차하는 2종류의 배선층 중 한쪽을 평면에 대하여 수직 방향으로 연신시켜, 메모리 셀을 수직 방향으로 형성하는 3차원 입체 구조를 갖는 메모리의 개발이 유력시되고 있다.
이 3차원 입체 구조를 갖는 메모리에서는, 예를 들어 기판에 대하여 수평 방향으로 연신되는 복수의 배선층이 수직 방향으로 적층되고, 그 배선간을, 예를 들어 기판에 대하여 수직 방향으로 관통하는 개공이 형성되고, 그 개공 내에 메모리 셀 구조체가 마련된 구조가 생각되고 있다. 메모리 셀 구조체에서는, 개공의 측벽에 메모리 셀을 구성하는 각 층이 순서대로 성막되어, 동심형 적층 구조를 형성하고 있다. 이와 같은 메모리 셀 구조체에서는, 각 층의 막 두께는 얇은 것이 바람직하다. 전술한 3차원 메모리 어레이 아키텍처에서는, 메모리 셀 구조체를 구성하는 기억 소자 재료 및 셀 선택 재료는 연속으로 성막되며, 메모리 셀 구조체는 복수의 계층에 걸쳐 공유되도록 되어 있다.
그러나, 크로스 포인트형 메모리는, 상술한 바와 같이, 복수의 메모리 셀이 하나의 배선층을 공유하고 있기 때문에, 하나의 메모리 셀을 선택하여 동작시킬 때, 선택한 메모리 셀(선택 셀) 이외의, 배선층을 공유하고 있는 그 밖의 메모리 셀(비선택 셀)에도 전압이 인가되어, 오동작할 우려가 있다.
또한, 메모리 셀의 특성을 확보하기 위해서는, 선택 소자와 메모리 소자의 상호 간섭에 의한 열화를 방지하는 것이 중요하고, 그 방법으로서는, 선택 소자와 메모리 소자 사이에, 중간 전극층을 마련하는 것이 생각되고 있다. 전술한 저항 변화형 메모리 셀 어레이에서는, 저항 가변막(메모리 소자), 도전층(중간 전극층), 정류 절연막(선택 소자)을 마련함으로써, 선택 소자와 메모리 소자의 상호 간섭을 억제하여, 메모리 셀의 특성을 확보하면서, 열화를 억제하고 있다. 그러나, 일반적인 중간 전극층에서는, 인접하는 메모리 셀간에 있어서의 전기적인 단락 불량의 발생이 염려된다. 인접하는 메모리 셀간에 있어서의 전기적인 단락 불량의 발생은, 비선택 셀의 오동작으로 이어진다. 이상으로부터, 크로스 포인트형 메모리에서는, 선택 특성을 향상시킬 것이 요구되고 있다.
이에 비해, 본 실시 형태의 메모리 셀(10)에서는, 예를 들어 배선층(12)측으로부터 선택 소자층(13), 중간 전극층(14) 및 기억 소자층(15)이 이 순서로 적층되어 있고, 이들 각 층(13, 14, 15)이 배선층(16)과 동일 방향으로 연신된 구성을 갖는다. 즉, 이들 각 층(13, 14, 15)은 Y축 방향으로 연신되는 연속막으로서 형성되어 있고, Y축 방향으로 배열되는 메모리 셀(10A) 및 메모리 셀(10B)에 있어서의 공통층으로서 되어 있다. 본 실시 형태에서는, 비선형 저항 재료를 사용하여 중간 전극층(14)을 형성하도록 하였다. 이에 의해, 인접하는 메모리 셀(10A)과 메모리 셀(10B) 사이에 있어서의 전기적 단락의 발생을 저감하는 것이 가능해진다.
이상으로부터, 본 실시 형태의 메모리 셀 어레이(1)에서는, 서로 교차하는 배선층(12)과 배선층(16)의 교점에 마련되는 메모리 셀(10)을, 중간 전극층(14)을 사이에 두고 선택 소자층(13)과 기억 소자층(15)이 적층된 구성으로 하고, 이 중간 전극층(14)을, 비선형 저항 재료를 사용하여 형성하도록 하였다. 이에 의해, 인접하는 메모리 셀(10A) 및 메모리 셀(10B) 간에 있어서의 전기적 단락의 발생이 저감된다. 따라서, 선택 특성을 향상시키는 것이 가능해진다.
그런데, 선택 소자와 기억 소자 사이에 마련된 중간 전극층에 의한 인접 셀에 대한 전기적인 단락 불량을 방지하는 방법으로서는, 중간 전극층을 셀마다 분단하거나, 혹은, 산화 등에 의해, 중간 전극층에 고저항의 영역을 부분적으로 형성하여 인접 셀간을 절연 상태로 하는 것 등이 생각된다. 그러나, 그만큼 제조 공정이 증가된다는 문제가 있다.
이에 비해, 본 실시 형태에서는, 선택 소자층(13), 중간 전극층(14) 및 기억 소자층(15)을 배선층(16)과 함께, Y축 방향으로 연신되는 연속막으로서 형성하도록 하였으므로, 메모리 셀을 구성하는 각 층을 메모리 셀마다 개별로 형성하는 경우와 비교하여, 메모리 셀 어레이(1)의 제조 공정을 간략화하는 것이 가능해진다. 즉, 본 실시 형태와 같이, 배선층(12)과 배선층(16)의 대향 영역에 형성되는 메모리 셀(10)을 비선형 저항 재료를 포함하는 중간 전극층(14)을 사이에 두고 선택 소자층(13)과 기억 소자층(15)이 적층된 구성으로 하고, 또한, 선택 소자층(13), 중간 전극층(14) 및 기억 소자층(15)을, 예를 들어 배선층(16)과 동일 방향으로 연신되는 연속막으로서 형성함으로써, 제조 공정의 용이성과, 높은 선택성을 양립시키는 것이 가능해진다.
다음에, 제2 및 제3 실시 형태 그리고 변형예에 대하여 설명한다. 이하에서는, 상기 제1 실시 형태와 마찬가지의 구성 요소에 대해서는 동일한 부호를 붙이고, 적절히 그 설명을 생략한다.
<2. 제2 실시 형태>
도 8은 본 개시의 제2 실시 형태에 관한 기억 장치(메모리 셀 어레이(4))의 구성을 모식적으로 도시한 것이다. 이 메모리 셀 어레이(4)는, 상기 제1 실시 형태에 있어서의 메모리 셀 어레이(1) 등과 마찬가지로, 예를 들어 도 11에 도시한, 소위 크로스 포인트형 기억 장치(메모리 셀 어레이(6))의 구성의 일부이며, 하나의 방향(예를 들어 Z축 방향)으로 연신되는 복수의 제1 배선층(배선층[12(12A, 12B)])과, 다른 방향(예를 들어 Y 방향)으로 연신되는 제2 배선층(배선층(16))이 교차하는 대향 영역에 각각 메모리 셀[40(40A, 40B)]이 마련된 것이다. 본 실시 형태에서는, 배선층(12A)과 배선층(16)의 대향 영역에 마련된 메모리 셀(40)에 있어서의 중간 전극층(44)의 막 두께 방향(X축 방향)의 전기 저항(예를 들어, 메모리 셀(40A)에 있어서의 전기 저항 R1)이, 인접하는 비대향 영역(예를 들어, 메모리 셀(40A)과 메모리 셀(40B) 사이)에 있어서의 중간 전극층(44)의 전기 저항 R12보다도 낮은 구성을 갖는다.
중간 전극층(44)은, 상기 중간 전극층(24)과 마찬가지로, 비선형 특성을 가짐과 함께, 선택 소자층(13) 및 기억 소자층(15)을 구성하는 재료의 상호 확산을 억제하기 위한 것이다. 중간 전극층(44)을 구성하는 재료로서는, 비선형 저항 재료를 사용하는 것이 바람직하고, 예를 들어 질소를 함유하는 반도체 재료를 사용하는 것이 바람직하다. 구체적으로는, SiN, AlN, SiAlN, SiTiN, SiTaN, SiHfN, AlTiN, AlTaN, AlHfN 등을 들 수 있다. 이들 질화물 반도체 재료의 질소 함유량을 조정함으로써, 원하는 특성을 얻을 수 있다. 이 밖에, 중간 전극층(44)은, 게르마늄(Ge), 산소(O), 칼코게나이드 원소(예를 들어, 황(S), 셀레늄(Se), 텔루륨(Te)) 등을 함유하고 있어도 된다. 또한, 중간 전극층(44)은, 선택 소자층(13) 및 기억 소자층(15)과 반응하기 쉬운 원소를 포함하지 않는 것이 바람직하고, 이에 의해, 상호 확산을 억제할 수 있다.
메모리 셀(40A)에 있어서의 중간 전극층(44)의 막 두께 방향의 전기 저항 R1을 낮게, 인접하는 메모리 셀(40A)과 메모리 셀(40B) 사이의 중간 전극층(44)의 전기 저항 R12를 높이는 방법으로서는, 중간 전극층(44)의 막 두께 t1을, 인접하는 메모리 셀(40A)과 메모리 셀(40B) 간의 거리 L1보다도 작게 하는 것이 바람직하다. 이에 의해, 중간 전극층(44)의 전기 저항 R1을 상대적으로 낮출 수 있다. 바꾸어 말하면, 배선층(12A)과 배선층(12B)의 거리를 크게 함으로써, 중간 전극층(44)의 전기 저항 R12를 높일 수 있다. 이 경우, 메모리 셀 어레이에 있어서의 면적 효율은 희생이 되지만, 안정성은 향상된다. 혹은, 중간 전극층(44)의 일부를 의도적으로 산화 또는, 손상을 부여함으로써, 중간 전극층(44)의 저항을 높일 수 있다. 이 밖에, 예를 들어 중간 전극층(44)을 적층 구조로 하고, 재료 저항에 이방성을 갖게 함으로써, 전기 저항 R1을 상대적으로 낮출 수 있다.
상기 제1 실시 형태와 마찬가지로, 메모리 셀 어레이에 있어서 인접하는 메모리 셀에 대한 오기입을 억제하는 구성으로서는, 중간 전극층(44)의 전기 저항이, 막 두께 방향(X축 방향)의 전기 저항 R1이 보다 낮고, 연신 방향(Y축 방향)의 전기 저항 R12가 보다 높은 것이 바람직하다. 본 실시 형태에서는, 예를 들어 메모리 셀(40A)에 있어서의 중간 전극층(44)의 막 두께 방향의 전기 저항 R1을 낮게, 인접하는 메모리 셀(40A)과 메모리 셀(40B) 사이의 중간 전극층(44)의 전기 저항 R12를 높이도록 하였으므로, 오기입의 발생을 억제하고, 선택 특성을 더욱 향상시키는 것이 가능해진다.
<3. 제3 실시 형태>
도 9는 본 개시의 제3 실시 형태에 관한 기억 장치(메모리 셀 어레이(5))의 구성을 모식적으로 도시한 것이다. 이 메모리 셀 어레이(5)는, 상기 제1 실시 형태에 있어서의 메모리 셀 어레이(1) 등과 마찬가지로, 예를 들어 도 11에 도시한, 소위 크로스 포인트형 기억 장치(메모리 셀 어레이(6))의 구성의 일부이며, 하나의 방향(예를 들어 Z축 방향)으로 연신되는 복수의 제1 배선층(배선층[12(12A, 12B)])과, 다른 방향(예를 들어 Y 방향)으로 연신되는 제2 배선층(배선층(16))이 교차하는 대향 영역에 각각 메모리 셀[50(50A, 50B)]이 마련된 것이다. 본 실시 형태에서는, 배선층(12A)과 배선층(16)의 대향 영역에 마련된 메모리 셀(50)(예를 들어, 메모리 셀(50A))에 있어서의 선택 소자층(53)의 막 두께 방향(X축 방향)의 전기 저항 Rs1이, 인접하는 비대향 영역(예를 들어, 메모리 셀(50A)과 메모리 셀(50B) 사이)에 있어서의 선택 소자층(53)의 전기 저항 Rs12보다도 낮은 구성을 갖는다.
선택 소자층(53)은, 인가 전압의 증가와 함께 저항이 대폭 저하되고, 인가 전압이 낮은 경우에 고저항 상태를 나타내는 것이다. 선택 소자층(53)은, 예를 들어 MSM 다이오드, MIM 다이오드, 배리스터, 오보닉 역치 스위치를 사용하여 구성되어 있어도 되고, 복수의 층으로 구성되어 있어도 된다. 또한, 선택 소자층(53)은, 기억 소자층(15)의 동작 방법에 따라서는, 단방향 다이오드 또는 쌍방향 다이오드를 사용해도 된다. 또한, 선택 소자층(53)은, 예를 들어 전압 인가에 의한 이온의 이동에 의해 형성되는 도전 패스가 인가 전압 소거 후에도 유지되는 등의 메모리 동작을 하지 않는 것으로 한다.
상기 제1 실시 형태 등에서는, 메모리 셀 어레이에 있어서 인접하는 메모리 셀에 대한 오기입을 억제하는 구성으로서, 연신 방향의 중간 전극층(14)의 전기 저항 R12가 막 두께 방향의 전기 저항 R1보다도 높은 것으로 하는 것이 바람직하다고 하였지만, 연신 방향의 전기 저항이라는 관점에서는, 선택 소자층(13)에 있어서도 마찬가지라고 할 수 있다.
도 10은 본 실시 형태의 메모리 셀 어레이(5)의 등가 회로를 도시한 것이다. 선택 소자층(53)의 연신 방향(Y축 방향)의 전기 저항 Rs12가 극단적으로 낮은 경우, 선택 소자층(53)은 선택 소자로서 기능하지 못하고 오동작의 원인이 된다. 따라서, 선택 소자층(53)의 적층 방향(X축 방향)의 막 두께 t2는, 인접하는 곁에 있는 메모리 셀(50A)과 메모리 셀(50B) 간의 거리 L2보다도 얇게 하는 것이 바람직하다. 이에 의해, 선택 소자층(53)의 전기 저항 Rs1을 상대적으로 낮출 수 있다. 바꾸어 말하면, 배선층(12A)과 배선층(12B)의 거리를 멀게 함으로써, 선택 소자층(53)의 전기 저항 Rs12를 높일 수 있다.
이상과 같이, 본 실시 형태에서는, 예를 들어 메모리 셀(50A)에 있어서의 선택 소자층(53)의 막 두께 방향의 전기 저항 R1을 낮추고, 인접하는 메모리 셀(50A)과 메모리 셀(50B) 사이의 선택 소자층(53)의 전기 저항 R12를 높이도록 하였으므로, 오기입의 발생을 억제하고, 선택 특성을 더욱 향상시키는 것이 가능해진다.
또한, 본 실시 형태에서는, 선택 소자층(53)은 인접하는 메모리 셀(50A) 및 메모리 셀(50B) 사이에서 연속되는 연속막으로서 형성되어 있을 필요가 있지만, 중간 전극층(14) 및 기억 소자층(15)은 메모리 셀(50A) 및 메모리 셀(50B)마다, 개별로 형성되어 있어도 상관없다. 그 경우에는, 중간 전극층(14)은, 반드시 비선형 특성을 갖고 있지는 않아도 된다. 단, 비선형 특성을 갖는 재료를 사용하여 중간 전극층(14)을 형성함으로써, 상술한 바와 같이, 메모리 셀(50A)의 선택 특성이 향상됨과 함께, 중간 전극층(14)의 전기 저항에 의해 메모리 셀(50A)의 동작 시에 발생하는 순시 전류가 저감되어, 기억 소자층(15)으로의 과도한 전류가 억제된다.
<4. 변형예>
(변형예 1)
도 11은 본 개시의 변형예 1에 관한 기억 장치(메모리 셀 어레이(6))의 구성의 일례를 모식적으로 도시한 것이다. 이 메모리 셀 어레이(6)는, 예를 들어 도 3에 도시한 메모리 셀 어레이(1)를 확장한 것이며, 복수의 배선층[62(62A, 62B, 62C, 62D)] 및 복수의 배선층[66(66A, 66B, 66C, 66D)]을 갖고, 각 배선층(66A, 66B, 66C, 66D)을 따라서, 선택 소자층(63), 중간 전극층(64) 및 기억 소자층(65)이 연속막으로서 형성된 것이다. 이 메모리 셀 어레이(6)에서는, 선택 소자층(63), 중간 전극층(64) 및 기억 소자층(65)은, 각 배선층(62A, 62B, 62C, 62D)에 의해 공유되고 있다. 즉, 메모리 셀 어레이(6)는, 예를 들어 Z축 방향으로 연신되는 복수의 배선층[62(62A, 62B, 62C, 62D)]과, 예를 들어 Z축 방향으로 연신되는 복수의 배선층[66(66A, 66B, 66C, 66D)]이 서로 대향하는 위치(크로스 포인트)에 각각 메모리 셀(10)을 갖는 크로스 포인트형 메모리 셀 어레이이며, 본 개시의 기억 장치의 일 구체예에 상당하는 것이다.
(변형예 2)
도 12는 본 개시의 변형예 2에 관한 기억 장치(메모리 셀 어레이(7))의 구성을 모식적으로 도시한 것이다. 이 메모리 셀 어레이(7)는, 예를 들어 Z축 방향으로 연신되는 복수의 배선층(72)(배선층(72A1)과 배선층(72A2), 배선층(72B1)과 배선층(72B2)) 및 Y축 방향으로 연신되는 복수의 배선층(76)(배선층(76A1)과 배선층(76A2), 배선층(76B1)과 배선층(76B2))이, 각각 X축 방향으로 적층된 3차원 구조를 갖는 것이다. 이 메모리 셀 어레이(7)에서는, 배선층(76)의 양측에, 기억 소자층(75), 중간 전극층(74) 및 선택 소자층(73)이 이 순서로 적층된 구성으로 되어 있다.
(변형예 3)
도 13은 본 개시의 변형예 3에 관한 기억 장치(메모리 셀 어레이(8))의 구성을 모식적으로 도시한 것이다. 이 메모리 셀 어레이(8)는, 예를 들어 상기 변형예 2에 있어서의 메모리 셀 어레이(7)와 마찬가지로, Z축 방향으로 연신되는 복수의 배선층(82)(배선층(82A1)과 배선층(82A2), 배선층(82B1)과 배선층(82B2)) 및 Y축 방향으로 연신되는 복수의 배선층(86)(배선층(86A1)과 배선층(86A2), 배선층(86B1)과 배선층(86B2))이, 각각 X축 방향으로 적층된 3차원 구조를 갖는 것이다. 이 메모리 셀 어레이(8)에서는, 배선층(86)의 측면 전체가 기억 소자층(85), 중간 전극층(84) 및 선택 소자층(83)의 순으로 덮인 구성으로 되어 있다. 즉, 배선층(86)을 중심으로, 중간 전극층(84) 및 선택 소자층(83)이 이 순서로 동심형으로 적층된 구성을 갖는다.
이상과 같이, 변형예 2, 3에 나타낸 메모리 셀 어레이(7, 8)는, 복수의 메모리 셀을 평면(2차원, 예를 들어, YZ 평면 방향)에 배치하고, 또한 X축 방향으로 적층시킨 3차원 구조로 한 것이며, 이와 같이 3차원 구조로 함으로써, 보다 고밀도이면서 대용량의 기억 장치를 제공할 수 있다.
이상, 제1 내지 제3 실시 형태 및 그 변형예(변형예 1 내지 3)를 들어 본 개시를 설명하였지만, 본 개시 내용은 상기 실시 형태 등에 한정되는 것은 아니고, 다양한 변형이 가능하다. 예를 들어, 도시하지 않지만, 예를 들어 도 1의 배선층(12A, 12B) 사이의 공극이나 도 12에 있어서의 각 배선층(12, 16) 사이의 공극에는, 절연막이 형성되어 있어도 된다.
또한, 본 변형예 2, 3에서는, 예를 들어 배선층(12, 16)의 단면 형상을 직사각형으로 나타냈지만 이것에 한정되는 것은 아니다. 예를 들어, Y축 방향으로 연신되는 배선층(86)의 단면 형상은, 원 형상, 타원 형상 등의 다른 형상으로 형성되어 있어도 된다. 또한, 본 개시의 기억 장치는, 상기 제1 내지 제3 실시 형태 및 변형예 1 내지 3을 각각 조합한 구조로 해도 된다.
또한, 본 명세서 중에 기재된 효과는, 어디까지나 예시이며, 본 개시의 효과는, 본 명세서 중에 기재된 효과에 한정되는 것은 아니다. 또한, 본 개시 내용이, 본 명세서 중에 기재된 효과 이외의 효과를 갖고 있어도 된다.
또한, 예를 들어 본 개시는 이하와 같은 구성을 취할 수 있다.
(1)
하나의 방향으로 연신되는 복수의 제1 배선층과,
다른 방향으로 연신되는 복수의 제2 배선층과,
상기 복수의 제1 배선층과 상기 복수의 제2 배선층의 대향 영역에 각각 마련된 복수의 메모리 셀을 구비하고,
상기 복수의 메모리 셀은 각각, 선택 소자층과, 기억 소자층과, 상기 선택 소자층과 상기 기억 소자층 사이에 마련된 중간 전극층을 갖고,
상기 선택 소자층, 상기 기억 소자층 및 상기 중간 전극층 중 적어도 하나는, 상기 하나의 방향 또는 상기 다른 방향으로 연신되어 인접하는 상기 복수의 메모리 셀간에 있어서의 공통층으로 되어 있고,
상기 중간 전극층은, 비선형 저항 재료를 포함하여 형성되어 있는 기억 장치.
(2)
상기 중간 전극층이 상기 공통층으로서 형성되어 있는, 상기 (1)에 기재된 기억 장치.
(3)
상기 선택 소자층이 상기 공통층으로서 형성되어 있는, 상기 (1)에 기재된 기억 장치.
(4)
상기 기억 소자층이 상기 공통층으로서 형성되어 있는, 상기 (1)에 기재된 기억 장치.
(5)
상기 중간 전극층 및 상기 선택 소자층은, 각각, 상기 하나의 방향 또는 상기 다른 방향으로 연신되어 있는, 상기 (1)에 기재된 기억 장치.
(6)
상기 중간 전극층 및 상기 기억 소자층은, 각각, 상기 하나의 방향 또는 상기 다른 방향으로 연신되어 있는, 상기 (1)에 기재된 기억 장치.
(7)
상기 선택 소자층 및 상기 기억 소자층은, 각각, 상기 하나의 방향 또는 상기 다른 방향으로 연신되어 있는, 상기 (1)에 기재된 기억 장치.
(8)
상기 선택 소자층, 상기 기억 소자층 및 상기 중간 전극층은, 각각, 상기 하나의 방향 또는 상기 다른 방향으로 연신되어 있는, 상기 (1)에 기재된 기억 장치.
(9)
상기 선택 소자층, 상기 기억 소자층 및 상기 중간 전극층 중 적어도 2개가 동일 방향으로 연신되어 있는, 상기 (1) 내지 (7) 중 어느 것에 기재된 기억 장치.
(10)
상기 선택 소자층, 상기 기억 소자층 및 상기 중간 전극층은 동일 방향으로 연신되어 있는, 상기 (1) 내지 (8) 중 어느 것에 기재된 기억 장치.
(11)
상기 복수의 제1 배선층, 상기 복수의 제2 배선층 및 상기 복수의 메모리 셀은 기판 상에 배치되고,
상기 복수의 제1 배선층 및 상기 복수의 제2 배선층은, 상기 기판에 대하여 대략 수평 방향으로 연신되어 있는, 상기 (1) 내지 (10) 중 어느 것에 기재된 기억 장치.
(12)
상기 복수의 제1 배선층, 상기 복수의 제2 배선층 및 상기 복수의 메모리 셀은 기판 상에 배치되고,
상기 복수의 제1 배선층 및 상기 복수의 제2 배선층 중 한쪽은, 상기 기판에 대하여 대략 수직 방향으로 연신되어 있는, 상기 (1) 내지 (10) 중 어느 것에 기재된 기억 장치.
(13)
상기 중간 전극층의 상기 대향 영역에 있어서의 막 두께 방향의 전기 저항은, 인접하는 상기 복수의 제1 배선층 사이의 비대향 영역에 있어서의 전기 저항보다도 낮은, 상기 (1) 내지 (12) 중 어느 것에 기재된 기억 장치.
(14)
상기 선택 소자층의 막 두께는, 인접하는 상기 복수의 제1 배선층 사이의 거리보다도 얇은, 상기 (1) 내지 (13) 중 어느 것에 기재된 기억 장치.
(15)
상기 중간 전극층은, 상기 선택 소자층 및 상기 기억 소자층을 구성하는 주성분 원소 이외의 원소를 포함하여 구성되어 있는, 상기 (1) 내지 (14) 중 어느 것에 기재된 기억 장치.
(16)
상기 선택 소자층은, 인가 전압의 증가와 함께 저항이 대폭 저하되고, 인가 전압이 낮은 경우에 고저항 상태를 나타내는, 상기 (1) 내지 (15) 중 어느 것에 기재된 기억 장치.
(17)
상기 기억 소자층은, 상변화형 메모리 소자, 강유전체 메모리 소자, 전이 금속 산화물 또는, 칼코게나이드를 포함하는 저항 변화 메모리 소자 및 자기 저항 변화형 메모리 소자 중 어느 것인, 상기 (1) 내지 (16) 중 어느 것에 기재된 기억 장치.
본 출원은, 일본 특허청에 있어서 2017년 4월 11일에 출원된 일본 특허 출원 번호 제2017-078256호를 기초로 하여 우선권을 주장하는 것이며, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
당업자라면, 설계상의 요건이나 다른 요인에 따라서, 다양한 수정, 콤비네이션, 서브 콤비네이션 및 변경에 상도할 수 있지만, 그것들은 첨부의 청구범위나 그 균등물의 범위에 포함되는 것임이 이해된다.

Claims (17)

  1. 제1 방향으로 연신되는 복수의 제1 배선층과,
    제2 방향으로 연신되는 복수의 제2 배선층과,
    복수의 메모리 셀을 구비하고,
    상기 복수의 메모리 셀의 각 메모리 셀은, 복수의 대향 영역의 각 대향 영역 내에 있고,
    상기 복수의 제1 배선층은 상기 복수의 제2 배선층에 대향해 있고,
    상기 복수의 메모리 셀의 각 메모리 셀은, 선택 소자층, 기억 소자층 및 중간 전극층을 포함하고,
    상기 중간 전극층은 상기 선택 소자층과 상기 기억 소자층 사이에 있고,
    상기 선택 소자층, 상기 기억 소자층 또는 상기 중간 전극층 중 적어도 하나는 상기 복수의 메모리 셀 간의 공통층이고,
    상기 복수의 메모리 셀은 서로 인접하고 상기 제1 방향 또는 상기 제2 방향 중 하나로 연신되어 있고,
    상기 중간 전극층은 비선형 저항 재료를 포함하고,
    상기 중간 전극층의 상기 각 대향 영역에 있어서의 막 두께 방향의 전기 저항은, 상기 중간 전극층의 비대향 영역에 있어서의 전기 저항보다도 낮고,
    상기 비대향 영역은 서로 인접하는 상기 복수의 제1 배선층 사이에 있는, 기억 장치.
  2. 제1항에 있어서,
    상기 중간 전극층이 상기 공통층인, 기억 장치.
  3. 제1항에 있어서,
    상기 선택 소자층이 상기 공통층인, 기억 장치.
  4. 제1항에 있어서,
    상기 기억 소자층이 상기 공통층인, 기억 장치.
  5. 제1항에 있어서,
    상기 중간 전극층 및 상기 선택 소자층 각각은 상기 제1 방향 또는 상기 제2 방향 중 하나로 연신되어 있는, 기억 장치.
  6. 제1항에 있어서,
    상기 중간 전극층 및 상기 기억 소자층 각각은 상기 제1 방향 또는 상기 제2 방향 중 하나로 연신되어 있는, 기억 장치.
  7. 제1항에 있어서,
    상기 선택 소자층 및 상기 기억 소자층 각각은 상기 제1 방향 또는 상기 제2 방향 중 하나로 연신되어 있는, 기억 장치.
  8. 제1항에 있어서,
    상기 선택 소자층, 상기 기억 소자층 및 상기 중간 전극층 각각은 상기 제1 방향 또는 상기 제2 방향 중 하나로 연신되어 있는, 기억 장치.
  9. 제1항에 있어서,
    상기 선택 소자층, 상기 기억 소자층 또는 상기 중간 전극층 중 적어도 2개는 동일 방향으로 연신되어 있는, 기억 장치.
  10. 제1항에 있어서,
    상기 선택 소자층, 상기 기억 소자층 및 상기 중간 전극층 각각은 동일 방향으로 연신되어 있는, 기억 장치.
  11. 제1항에 있어서,
    상기 복수의 제1 배선층, 상기 복수의 제2 배선층 및 상기 복수의 메모리 셀은 기판 상에 있고,
    상기 복수의 제1 배선층 및 상기 복수의 제2 배선층은, 상기 기판에 대하여 수평 방향으로 연신되어 있는, 기억 장치.
  12. 제1항에 있어서,
    상기 복수의 제1 배선층, 상기 복수의 제2 배선층 및 상기 복수의 메모리 셀은 기판 상에 있고,
    상기 복수의 제1 배선층 또는 상기 복수의 제2 배선층 중 한쪽은 상기 기판에 대하여 수직 방향으로 연신되어 있는, 기억 장치.
  13. 제1항에 있어서,
    상기 선택 소자층의 막 두께는 상기 복수의 제1 배선층 중 제3 배선층과 상기 복수의 제1 배선층 중 제4 배선층 사이의 거리보다 얇고,
    상기 제3 배선층은 상기 제4 배선층에 인접한, 기억 장치.
  14. 제1항에 있어서,
    상기 중간 전극층은 주성분 원소 이외의 원소를 포함하고,
    상기 선택 소자층 및 상기 기억 소자층 각각은 상기 주성분 원소를 포함하는, 기억 장치.
  15. 제1항에 있어서,
    상기 선택 소자층은 인가 전압의 증가와 함께 저항이 저하되고, 상기 선택 소자층은 낮은 인가 전압에 기초하여 고저항 상태를 나타내는, 기억 장치.
  16. 제1항에 있어서,
    상기 기억 소자층은, 상변화형 메모리 소자, 강유전체 메모리 소자, 전이 금속 산화물 또는 칼코게나이드 중 하나를 포함하는 저항 변화 메모리 소자(resistive random access memory element), 또는 자기 저항 변화형 메모리 소자(magnetoresistive random access memory element) 중 하나를 포함하는, 기억 장치.
  17. 삭제
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