JPWO2018190071A1 - 記憶装置 - Google Patents

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Abstract

本開示の一実施形態の記憶装置は、一の方向に延伸する複数の第１の配線層と、他の方向に延伸する複数の第２の配線層と、複数の第１の配線層と複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備え、複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、選択素子層と記憶素子層との間に設けられた中間電極層とを有し、選択素子層、記憶素子層および中間電極層のうちの少なくとも１つは、一の方向または他の方向に延伸して隣り合う複数のメモリセル間における共通層となっており、中間電極層は、非線形抵抗材料を含んで形成されている。

Description

本開示は、例えば、中間電極を間に選択素子および記憶素子が積層されたメモリセルを交差する配線の間に備えた記憶装置に関する。
近年、メモリやストレージの大容量化および高速化が求められている。これに対して、不揮発性メモリの主流となっているフラッシュメモリでは、原理的な微細化の限界が近づいている。このため、磁気メモリや相変化メモリ、抵抗変化型メモリ等の新規メモリの開発が進められている。その中でも、相変化メモリおよび抵抗変化型メモリにおいて、選択素子と組み合わせたクロスポイント型メモリが提案されている。
クロスポイント型メモリは、交差する配線間の交点（クロスポイント）に、メモリ素子と選択素子とが直列に接続されたメモリセルが配置された構造となっている。具体的には、クロスポイント型メモリでは、互いに直交する２種類の配線層がそれぞれ複数配置され、その交点にメモリセルがそれぞれ形成されている。即ち、１つの配線層には複数のメモリセルが設けられており、換言すると、複数のメモリセルが１本の配線層を共有する構造となっている。
このようなクロスポイント型メモリとしては、例えば特許文献１において、記憶素子材料とセル選択材料とを連続して成膜し、それらが複数の階層に渡って共有された３次元メモリアレイアーキテクチャが開示されている。特許文献２では、抵抗可変膜、導電層、整流絶縁膜を設け、１つの垂直電極に対して隣接する水平電極との間において導電層が分断することでメモリセルの選択特性を確保した抵抗変化型メモリセルアレイが開示されている。
特表２０１５−５３４７２０号公報 特許第５５５８０９０号公報
ところで、クロスポイント型メモリでは、上述したように、複数のメモリセルが１本の配線層を共有する構造となっているため、選択したメモリセル以外のメモリセルにも電圧が印加され、誤作動する虞がある。このため、クロスポイント型の記憶装置では、高い選択特性が求められている。
選択特性を向上させることが可能な記憶装置を提供することが望ましい。
本開示の一実施形態の記憶装置は、一の方向に延伸する複数の第１の配線層と、他の方向に延伸する複数の第２の配線層と、複数の第１の配線層と複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備えたものであり、複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、選択素子層と記憶素子層との間に設けられた中間電極層とを有し、選択素子層、記憶素子層および中間電極層のうちの少なくとも１つは、一の方向または他の方向に延伸して隣り合う複数のメモリセル間における共通層となっており、中間電極層は、非線形抵抗材料を含んで形成されている。
本開示の一実施形態の記憶装置では、一の方向に延伸する複数の第１の配線層と、他の方向に延伸する複数の第２の配線層との対向領域に、選択素子層と記憶素子層との間に中間電極層を有するメモリセルを設けるようにした。この記憶装置では、選択素子層、記憶素子層および中間電極層のうちの少なくとも１つは、一の方向または他の方向に延伸し、隣り合うメモリセル間における共通層となっており、中間電極層は、非線形抵抗材料を用いて形成されている。これにより、隣接するメモリセル間における電気的短絡の発生を低減することが可能となる。
本開示の一実施形態の記憶装置によれば、交差する複数の第１の配線層と複数の第２の配線層との対向領域に設けられたメモリセルを構成する中間電極層を、非線形抵抗材料を用いて形成するようにしたので、隣接するメモリセル間における電気的短絡の発生が低減される。よって、選択特性を向上させることが可能となる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
本開示の第１の実施の形態に係る記憶装置の構成の一例を表す模式図である。 図１に示した記憶装置を構成する中間電極層を説明する特性図である。 本開示の第１の実施の形態に係る記憶装置の構成の他の例を表す模式図である。 本開示の第１の実施の形態に係る記憶装置の構成の他の例を表す模式図である。 本開示の第１の実施の形態に係る記憶装置の構成の他の例を表す模式図である。 図１に示した記憶装置の等価回路図である。 図１に示した記憶装置を構成する中間電極層の非線形特性図である。 本開示の第２の実施の形態に係る記憶装置の構成を表す模式図である。 本開示の第３の実施の形態に係る記憶装置の構成を表す模式図である。 図９に示した記憶装置の等価回路図である。 本開示の変形例１に係る記憶装置の構成を表す模式図である。 本開示の変形例２に係る記憶装置の構成を表す模式図である。 本開示の変形例３に係る記憶装置の構成を表す模式図である。
以下、本開示における実施の形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．第１の実施の形態（非線形抵抗材料を用いて中間電極層を形成し、選択素子層、中間電極層および記憶素子層を同一方向に延伸する連続膜として形成した例）
１−１．記憶装置の構成
１−２．記憶装置の動作
１−３．作用・効果
２．第２の実施の形態（中間電極層の膜厚方向の電気抵抗がメモリセル間の電気抵抗よりも低い構造の例）
３．第３の実施の形態（選択素子層の膜厚がメモリセル間の距離よりも小さい例）
４．変形例（その他の記憶装置の構造の例）
＜１．第１の実施の形態＞
（１−１．記憶装置の構成）
図１は、本開示の第１の実施の形態に係る記憶装置（メモリセルアレイ１）の構成を模式的に表したものである。このメモリセルアレイ１は、例えば図１１に示した、所謂クロスポイント型の記憶装置（メモリセルアレイ６）の構成の一部であり、一の方向（例えばＺ軸方向）に延伸する複数の第１の配線層（配線層１２（１２Ａ，１２Ｂ））と、他の方向（例えばＹ方向）に延伸する第２の配線層（配線層１６）とが対向領域（即ち、配線層１２と配線層１６との交点）にそれぞれメモリセル１０（１０Ａ，１０Ｂ）が設けられたものである。本実施の形態では、メモリセル１０は、例えば配線層１２側から選択素子層１３、中間電極層１４および記憶素子層１５がこの順に積層されており、これら各層１３，１４，１５が配線層１６と同一方向に延伸した構成を有する。
配線層１２（１２Ａ，１２Ｂ）は、例えば基板１１の平面（ＸＺ平面）方向に対して略水平方向（例えば、Ｚ軸方向）に延伸するものであり、例えば図６においてワード線（ＷＬ１，ＷＬ２）として用いられるものである。配線層１６は、例えば基板１１の平面（ＸＺ平面）方向に対して略垂直方向（例えば、Ｙ軸方向）に延伸するものであり、例えば図６においてピラー線（ＰＬ１）として用いられるものである。配線層１２および配線層１６は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。配線層１２，１６が選択素子層１３または記憶素子層１５との電界においてイオン伝導が生じる可能性のある材料（例えばＣｕ）により構成されている場合には、Ｃｕよりなる配線層１２，１６の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），ＴａＮ等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。なお、基板１１には、ＣＭＯＳ回路や外部回路と連結するための回路（いずれも図示せず）等が設けられており、配線層１２，１６は、これらに接続されていてもよい。
選択素子層１３は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈するものである。換言すると、選択素子層１３は、印加電圧が低い場合には電気抵抗が高く、印加電圧が高い場合には電気抵抗が大幅に低下し、大電流（例えば数桁倍の電流）が流れる非線形の電気抵抗特性を有するものである。選択素子層１３は、例えば、ＭＳＭ（Metal-Semiconductor-Metal）ダイオード、ＭＩＭ（Metal-Insulator-Metal）ダイオード、バリスタ、オボニック閾値スイッチを用いた構成としてもよく、複数の層から構成されていてもよい。また、選択素子層１３は、記憶素子層１５の動作方法によっては、単方向ダイオードまたは双方向ダイオードを用いてもよい。なお、選択素子層１３は、例えば電圧印加によるイオンの移動によって形成される導電パスが印加電圧消去後にも維持される等のメモリ動作をしないものとする。
中間電極層１４は、非線形特性を有するものであり、例えば、図２に示したように、電圧（Ｖ）の増加に対して電流（Ｉ）が指数関数的に増大する関係にある材料（非線形抵抗材料）によって形成されていることが好ましい。これにより、メモリセル１０の選択特性が向上する。また、中間電極層１４の電気抵抗によりメモリセル１０の動作時に発生する瞬時電流を低減し、記憶素子層１５への過度な電流を抑制することができる。更に、中間電極層１４は、選択素子層１３および記憶素子層１５を構成する材料の相互拡散を抑制するためのものである。中間電極層１４を構成する材料としては、例えば、窒素を含有する半導体材料を用いることが望ましい。具体的には、ＳｉＮ、ＡｌＮ、ＳｉＡｌＮ、ＳｉＴｉＮ、ＳｉＴａＮ、ＳｉＨｆＮ、ＡｌＴｉＮ、ＡｌＴａＮ、ＡｌＨｆＮ等が挙げられる。これら窒化物半導体材料の窒素含有量を調整することにより、所望の特性を得ることができる。この他、中間電極層１４は、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、カルコゲナイド元素（例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ））等を含有していてもよい。なお、中間電極層１４は、選択素子層１３および記憶素子層１５と反応しやすい元素を含まないことが好ましい。例えば、選択素子層１３および記憶素子層１５を構成する主成分元素以外の元素を含んで構成されていることが好ましい。これにより、選択素子層１３と記憶素子層１５との間における上記元素の相互拡散が抑制される。
記憶素子層１５は、電気的信号によって抵抗値が可逆的に変化するものであり、その変化した状態を保持することが可能な不揮発性を有する抵抗変化型のメモリ素子である。抵抗変化の原理は、相変化、分極、磁化方向および導電パス（フィラメント）の形成等、特に限定されるものではない。即ち、記憶素子層１５は、例えば、ＰＣＭ（相変化型メモリ素子）、ＦｅＲＡＭ（強誘電体メモリ素子）、ＭＲＡＭ（磁気抵抗変化型メモリ素子）および遷移金属酸化物または、カルコゲナイドを含む抵抗変化メモリ素子のいずれを用いても構わない。
なお、図１では、選択素子層１３、中間電極層１４、記憶素子層１５および配線層１６が基板１１に対して垂直方向に延伸している例を示したがこれに限らない。例えば、図３に示したように、選択素子層１３、中間電極層１４、記憶素子層１５および配線層１６が基板１１に対して略水平方向（例えば、Ｘ軸方向）に延伸していてもよい。また、選択素子層１３と記憶素子層１５との位置を入れ替えてもよい。即ち、配線層１２側から、記憶素子層１５、中間電極層１４および選択素子層１３の順に積層された構成としてもよい。更に、図示していないが、配線層１２および配線層１６の上面あるいは、配線層１２，１６、選択素子層１３、中間電極層１４および記憶素子層１５の各層の間には、他の層を形成しても構わない。他の層としては、例えば、密着性、平坦性および熱伝導性の改善あるいは、各層間における材料拡散の防止等を意図する層が形成される。
また、図１では、選択素子層１３、中間電極層１４および記憶素子層１５の全てが配線層１６と同一方向に延伸している例を示したがこれに限らない。例えば、図４に示したように、選択素子層１３が、メモリセル１０Ａ，１０Ｂごとに個別に形成されていても構わない。あるいは、図５に示したように、選択素子層１３は共通層として形成され、中間電極層１４および記憶素子層１５がメモリセル１０Ａ，１０Ｂごとに個別に形成されていても構わない。メモリセル１０を構成する選択素子層１３、中間電極層１４および記憶素子層１５のうちの少なくとも１層を共通層として形成することで、メモリセルを構成する各層をメモリセルごとに個別に形成する場合と比較して、製造工程を簡易にすることが可能となる。
（１−２．記憶装置の動作）
以下に、メモリセルアレイ１の動作について説明すると共に、本実施の形態の中間電極層１４による効果について説明する。図６は、メモリセルアレイ１の等価回路図を簡易的に表したものである。図６では、配線層１２Ａと配線層１６の交点における選択素子層１３の抵抗をＲｓ１、中間電極層１４の抵抗をＲ１、記憶素子層１５の抵抗をＲｍ１とし、配線層１２Ｂと配線層１６の交点における選択素子層１３の抵抗をＲｓ２、中間電極層１４の抵抗をＲ２、記憶素子層１５の抵抗をＲｍ２として表している。また、配線層１２Ａをワード線ＷＬ１、配線層１２Ｂをワード線ＷＬ２、配線層１６をピラー線ＰＬ１とし、Ｒｓ１とＲ１との接点をＮ１、Ｒｓ２とＲ２との接点をＮ２とする。また、メモリセル１０Ａをcell１、メモリセル１０Ｂをcell２とする。
メモリセル１０Ａ（cell１）に書き込む場合を例に説明する。初期状態では、Ｒｍ１およびＲｍ２は、共に高抵抗状態（Ｒｍ１Ｈ、Ｒｍ２Ｈ）にある。Ｒｍ１の書き込み閾値電圧Ｖｔｈを、例えば３Ｖとする。メモリセル１０Ａ（cell１）への書き込み時には、ワード線ＷＬ１には書き込み電圧Ｖset１が印加され、ピラー線ＰＬ１はグランドに接続される。ワード線ＷＬ２にはＶset１／２の電圧が印加される。上記の電圧設定では、Ｒｓ２はオン状態へは遷移せず高抵抗状態（オフ状態）のままであり、Ｒｓ１のみオン状態となって低抵抗状態へと遷移する。
選択素子層１３として、例えば、オボニック閾値スイッチを用いた場合を考える。Ｒｓ１がオン状態となった場合、Ｒｓ１の両端には所謂Holding Voltage Vholdが発生する。このため、Ｒ１およびＲｍ１Ｈに印加される電圧は、Ｖ１＝Ｖset１−Ｖholdとなる。このとき、Ｒ１＜Ｒｍ１Ｈと設定されていることにより、Ｖ１は、ほぼＲｍ１Ｈに印加され、Ｒｍ１Ｈの書き込み閾値電圧Ｖｔｈよりも高くなる。低抵抗に遷移した後のＲｍ１の抵抗値をＲｍ１＝ＲＭ１Ｌとすると、Ｖ１＝（Ｒ１＋ＲＭ１Ｌ）＝×Ｉ１により定められる書き込み電流Ｉ１がＲｍ１を流れることになる。
記憶素子層１５として、ＲＲＡＭまたはＰＣＭを用いた場合には、一般的に、ＲＭ１Ｌ×Ｉ１は、凡そ、一定値のＶcell１となる。従って、Ｉ１＝（Ｖ１−Ｖcell１）／Ｒ１とする。ここで、Ｒｍ１として十分な長期保存信頼性を確保するためには、Ｉ１が大きいことが望ましく、Ｒ１は低いほど有利となる。例えば、Ｖ１＝５Ｖ、Ｖcell１＝１Ｖとした場合、信頼性を確保するためには、例えば電流Ｉ１を４０μＡとすると、Ｒ１には４Ｖの電圧が印加されることになり、Ｒ１＜１００ｋΩが目安となる。
ところで、メモリセル１０Ａに書き込みするときには、メモリセル１０Ｂに書き込みされてはいけない。図６において、メモリセル１０Ａ（cell１）とメモリセル１０Ｂ（cell２）との間で異なる点はＲ１２である。Ｒ１２を十分高抵抗とすることによって、Ｒｍ２に印可される電圧は書き込み閾値電圧Ｖｔｈより低くなるように設定される。高抵抗状態にあるＲｍ２をＲｍ２＝Ｒｍ２Ｈとすると、Ｒ２＜＜Ｒｍ２Ｈなので、Ｒｍ２に印加される電圧ＶＲｍ２Ｈは、ＶＲｍ２Ｈ＝Ｖ１×Ｒｍ２Ｈ／（Ｒ１２＋Ｒｍ２Ｈ）となる。一般的にＲＲＡＭおよびＰＣＭにおける高抵抗状態の抵抗値は１ＭΩ以上である。ＶＲｍ２Ｈが高くならないためには、Ｒ１２は１ＭΩと同程度が望ましい。仮に、Ｒｍ２＝Ｒ１２＝１ＭΩとした場合、Ｒ１２とＲｍ２には、Ｖ１／２の電圧が印加されることになる。例えば、Ｖ１＝５Ｖの場合、Ｖ１／２＝２．５Ｖとなり、メモリセル１０Ｂには書き込みされない。従って、中間電極層１４の電気抵抗Ｒ１は、例えば印加電圧が４Ｖのときには１００ｋΩ以下であることが好ましく、例えば印加電圧２．５Ｖのときには１ＭｋΩ以上であることが好ましい。即ち、電圧−電流特性が非線形性を有すること求められる。
図７は、本実施の形態の中間電極層１４を備えたメモリセルアレイ１における非線形特性を表したものである。図７では、印加電圧の増加とともに、抵抗値が減少しており、非線形特性となっている。なお、この結果は、中間電極層１４を膜厚１０ｎｍのＳｉリッチのＳｉＮ膜として形成した場合のものである。
（１−３．作用・効果）
前述したように、メモリやストレージの大容量化および高速化を実現する手段として、メモリ素子と選択素子とを組み合わせたクロスポイント型メモリが提案されている。クロスポイント型メモリは、一の方向および他の方向に延伸する複数の配線層をそれぞれ有し、それらが互いに交差する配線間に、メモリ素子と選択素子とが直列に接続されたメモリセルが配置された構成を有する。このため、１つの配線層は複数のメモリセルによって共有されている。
クロスポイント型メモリのさらなる大容量化を実現する方法としては、例えば、平面に形成されたクロスポイント型メモリを積層していくことが考えられるが、クロスポイント型メモリの積層は製造コストの観点から限界があると言われている。そのため、将来的には、交差する２種類の配線層の一方を平面に対して垂直方向に延伸させ、メモリセルを垂直方向に形成する３次元立体構造を有するメモリの開発が有力視されている。
この３次元立体構造を有するメモリでは、例えば、基板に対して水平方向に延伸する複数の配線層が垂直方向に積層され、その配線間を、例えば基板に対して垂直方向に貫通する開孔が形成され、その開孔内にメモリセル構造体が設けられた構造が考えられている。メモリセル構造体では、開孔の側壁にメモリセルを構成する各層が順に成膜され、同心状の積層構造を形成している。このようなメモリセル構造体では、各層の膜厚は薄いことが好ましい。前述した３次元メモリアレイアーキテクチャでは、メモリセル構造体を構成する記憶素子材料およびセル選択材料は連続で成膜され、メモリセル構造体は複数の階層に渡って共有されるようになっている。
しかしながら、クロスポイント型メモリは、上述したように、複数のメモリセルが１つの配線層を共有しているため、１つのメモリセルを選択して動作させる際に、選択したメモリセル（選択セル）以外の、配線層を共有しているその他のメモリセル（非選択セル）にも電圧が印加され、誤動作する虞がある。
また、メモリセルの特性を確保するためには、選択素子とメモリ素子との相互干渉による劣化を防ぐことが重要であり、その方法としては、選択素子とメモリ素子との間に、中間電極層を設けることが考えられている。前述した抵抗変化型メモリセルアレイでは、抵抗可変膜（メモリ素子）、導電層（中間電極層）、整流絶縁膜（選択素子）を設けることで、選択素子とメモリ素子との相互干渉を押さえ、メモリセルの特性の確保しつつ、劣化を抑制している。しかしながら、一般的な中間電極層では、隣り合うメモリセル間における電気的な短絡不良の発生が懸念される。隣り合うメモリセル間における電気的な短絡不良の発生は、非選択セルの誤動作に繋がる。以上のことから、クロスポイント型メモリでは、選択特性を向上させることが求められている。
これに対して、本実施の形態のメモリセル１０では、例えば配線層１２側から選択素子層１３、中間電極層１４および記憶素子層１５がこの順に積層されており、これら各層１３，１４，１５が配線層１６と同一方向に延伸した構成を有する。即ち、これら各層１３，１４，１５はＹ軸方向に延伸する連続膜として形成されており、Ｙ軸方向に並ぶメモリセル１０Ａおよびメモリセル１０Ｂにおける共通層としてなっている。本実施の形態では、非線形抵抗材料を用いて中間電極層１４を形成するようにした。これにより、隣接するメモリセル１０Ａとメモリセル１０Ｂとの間における電気的短絡の発生を低減することが可能となる。
以上のことから、本実施の形態のメモリセルアレイ１では、互いに交差する配線層１２と配線層１６との交点に設けられるメモリセル１０を、中間電極層１４を間に選択素子層１３と記憶素子層１５とが積層された構成とし、この中間電極層１４を、非線形抵抗材料を用いて形成するようにした。これにより、隣接するメモリセル１０Ａおよびメモリセル１０Ｂ間における電気的短絡の発生が低減される。よって、選択特性を向上させることが可能となる。
ところで、選択素子と記憶素子との間に設けられた中間電極層による隣接セルへの電気的な短絡不良を防ぐ方法としては、中間電極層をセルごとに分断する、あるいは、酸化等により、中間電極層に高抵抗な領域を部分的に形成して隣接セル間を絶縁状態にする等が考えられる。しかしながら、その分製造工程が増えるという問題がある。
これに対して、本実施の形態では、選択素子層１３、中間電極層１４および記憶素子層１５を配線層１６と共に、Ｙ軸方向に延伸する連続膜として形成するようにしたので、メモリセルを構成する各層をメモリセルごとに個別に形成する場合と比較して、メモリセルアレイ１の製造工程を簡略化することが可能となる。即ち、本実施の形態のように、配線層１２と配線層１６との対向領域に形成されるメモリセル１０を、非線形抵抗材料を含む中間電極層１４を間に選択素子層１３と記憶素子層１５とが積層された構成とし、さらに、選択素子層１３、中間電極層１４および記憶素子層１５が、例えば配線層１６と同一方向に延伸する連続膜として形成することで、製造工程の容易性と、高い選択性とを両立することが可能となる。
次に、第２および第３の実施の形態ならびに変形例について説明する。以下では、上記第１の実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
＜２．第２の実施の形態＞
図８は、本開示の第２の実施の形態に係る記憶装置（メモリセルアレイ４）の構成を模式的に表したものである。このメモリセルアレイ４は、上記第１の実施の形態におけるメモリセルアレイ１等と同様に、例えば、図１１に示した、所謂クロスポイント型の記憶装置（メモリセルアレイ６）の構成の一部であり、一の方向（例えばＺ軸方向）に延伸する複数の第１の配線層（配線層１２（１２Ａ，１２Ｂ））と、他の方向（例えばＹ方向）に延伸する第２の配線層（配線層１６）とが交差する対向領域にそれぞれメモリセル４０（４０Ａ，４０Ｂ）が設けられたものである。本実施の形態では、配線層１２Ａと配線層１６との対向領域に設けられたメモリセル４０における中間電極層４４の膜厚方向（Ｘ軸方向）の電気抵抗（例えば、メモリセル４０Ａにおける電気抵抗Ｒ１）が、隣接する非対向領域（例えば、メモリセル４０Ａとメモリセル４０Ｂとの間）における中間電極層４４の電気抵抗Ｒ１２よりも低い構成を有する。
中間電極層４４は、上記中間電極層２４と同様に、非線形特性を有するものであると共に、選択素子層１３および記憶素子層１５を構成する材料の相互拡散を抑制するためのものである。中間電極層４４を構成する材料としては、非線形抵抗材料を用いることが好ましく、例えば、窒素を含有する半導体材料を用いることが望ましい。具体的には、ＳｉＮ、ＡｌＮ、ＳｉＡｌＮ、ＳｉＴｉＮ、ＳｉＴａＮ、ＳｉＨｆＮ、ＡｌＴｉＮ、ＡｌＴａＮ、ＡｌＨｆＮ等が挙げられる。これら窒化物半導体材料の窒素含有量を調整することにより、所望の特性を得ることができる。この他、中間電極層４４は、ゲルマニウム（Ｇｅ）、酸素（Ｏ）、カルコゲナイド元素（例えば、硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ））等を含有していてもよい。なお、中間電極層４４は、選択素子層１３および記憶素子層１５と反応しやすい元素を含まないことが好ましく、これにより、相互拡散を抑制することができる。
メモリセル４０Ａにおける中間電極層４４の膜厚方向の電気抵抗Ｒ１を低く、隣接するメモリセル４０Ａとメモリセル４０Ｂとの間の中間電極層４４の電気抵抗Ｒ１２を高くする方法としては、中間電極層４４の膜厚ｔ１を、隣り合うメモリセル４０Ａとメモリセル４０Ｂ間の距離Ｌ１よりも小さくすることが好ましい。これにより、中間電極層４４の電気抵抗Ｒ１を相対的に低くすることができる。換言すると、配線層１２Ａと配線層１２Ｂとの距離を大きくすることにより、中間電極層４４の電気抵抗Ｒ１２を高くすることができる。この場合、メモリセルアレイにおける面積効率は犠牲となるが、安定性は向上する。あるいは、中間電極層４４の一部を意図的に酸化または、損傷を与えることにより、中間電極層４４の抵抗を高くすることができる。この他、例えば中間電極層４４を積層構造とし、材料抵抗に異方性を持たせることで、電気抵抗Ｒ１を相対的に低くすることができる。
上記第１の実施の形態と同様に、メモリセルアレイにおいて隣接するメモリセルへの誤書き込みを抑制する構成としては、中間電極層４４の電気抵抗が、膜厚方向（Ｘ軸方向）の電気抵抗Ｒ１がより低く、延伸方向（Ｙ軸方向）の電気抵抗Ｒ１２がより高いことが好ましい。本実施の形態では、例えばメモリセル４０Ａにおける中間電極層４４の膜厚方向の電気抵抗Ｒ１を低く、隣接するメモリセル４０Ａとメモリセル４０Ｂとの間の中間電極層４４の電気抵抗Ｒ１２を高くするようにしたので、誤書き込みの発生を抑制し、選択特性をさらに向上させることが可能となる。
＜３．第３の実施の形態＞
図９は、本開示の第３の実施の形態に係る記憶装置（メモリセルアレイ５）の構成を模式的に表したものである。このメモリセルアレイ５は、上記第１の実施の形態におけるメモリセルアレイ１等と同様に、例えば、図１１に示した、所謂クロスポイント型の記憶装置（メモリセルアレイ６）の構成の一部であり、一の方向（例えばＺ軸方向）に延伸する複数の第１の配線層（配線層１２（１２Ａ，１２Ｂ））と、他の方向（例えばＹ方向）に延伸する第２の配線層（配線層１６）とが交差する対向領域にそれぞれメモリセル５０（５０Ａ，５０Ｂ）が設けられたものである。本実施の形態では、配線層１２Ａと配線層１６との対向領域に設けられたメモリセル５０（例えば、メモリセル５０Ａ）における選択素子層５３の膜厚方向（Ｘ軸方向）の電気抵抗Ｒｓ１が、隣接する非対向領域（例えば、メモリセル５０Ａとメモリセル５０Ｂとの間）における選択素子層５３の電気抵抗Ｒｓ１２よりも低い構成を有する。
選択素子層５３は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈するものである。選択素子層５３は、例えば、ＭＳＭダイオード、ＭＩＭダイオード、バリスタ、オボニック閾値スイッチを用いて構成されていてもよく、複数の層から構成されていてもよい。また、選択素子層５３は、記憶素子層１５の動作方法によっては、単方向ダイオードまたは双方向ダイオードを用いてもよい。なお、選択素子層５３は、例えば電圧印加によるイオンの移動によって形成される導電パスが印加電圧消去後にも維持される等のメモリ動作をしないものとする。
上記第１の実施の形態等では、メモリセルアレイにおいて隣接するメモリセルへの誤書き込みを抑制する構成として、延伸方向の中間電極層１４の電気抵抗Ｒ１２が膜厚方向の電気抵抗Ｒ１よりも高いとすることが好ましいとしたが、延伸方向の電気抵抗という観点では、選択素子層１３においても同様のことが言える。
図１０は、本実施の形態のメモリセルアレイ５の等価回路を表したものである。選択素子層５３の延伸方向（Ｙ軸方向）の電気抵抗Ｒｓ１２が極端に低い場合、選択素子層５３は選択素子として機能せずに誤動作の原因となる。よって、選択素子層５３の積層方向（Ｘ軸方向）の膜厚ｔ２は、隣接する隣り合うメモリセル５０Ａとメモリセル５０Ｂ間の距離Ｌ２よりも小さくすることが好ましい。これにより、選択素子層５３の電気抵抗Ｒｓ１を相対的に低くすることができる。換言すると、配線層１２Ａと配線層１２Ｂとの距離を大きくすることにより、選択素子層５３の電気抵抗Ｒｓ１２を高くすることができる。
以上のように、本実施の形態では、例えばメモリセル５０Ａにおける選択素子層５３の膜厚方向の電気抵抗Ｒ１を低く、隣接するメモリセル５０Ａとメモリセル５０Ｂとの間の選択素子層５３の電気抵抗Ｒ１２を高くするようにしたので、誤書き込みの発生を抑制し、選択特性をさらに向上させることが可能となる。
なお、本実施の形態では、選択素子層５３は隣り合うメモリセル５０Ａおよびメモリセル５０Ｂとの間で連続する連続膜として形成されている必要があるが、中間電極層１４および記憶素子層１５はメモリセル５０Ａおよびメモリセル５０Ｂごとに、個別に形成されていても構わない。その場合には、中間電極層１４は、必ずしも非線形特性を有していなくてもよい。但し、非線形特性を有する材料を用いて中間電極層１４を形成することにより、上述したように、メモリセル５０Ａの選択特性が向上すると共に、中間電極層１４の電気抵抗によりメモリセル５０Ａの動作時に発生する瞬時電流が低減され、記憶素子層１５への過度な電流が抑制される。
＜４．変形例＞
（変形例１）
図１１は、本開示の変形例１に係る記憶装置（メモリセルアレイ６）の構成の一例を模式的に表したものである。このメモリセルアレイ６は、例えば、図３に示したメモリセルアレイ１を拡張したものであり、複数の配線層６２（６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ）および複数の配線層６６（６６Ａ，６６Ｂ，６６Ｃ，６６Ｄ）を有し、各配線層６６Ａ，６６Ｂ，６６Ｃ，６６Ｄに沿って、選択素子層６３、中間電極層６４および記憶素子層６５が連続膜として形成されたものである。このメモリセルアレイ６では、選択素子層６３、中間電極層６４および記憶素子層６５は、各配線層６２Ａ，６２Ｂ，６２Ｃ，６２Ｄによって共有されている。即ち、メモリセルアレイ６は、例えばＺ軸方向に延伸する複数の配線層６２（６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ）と、例えばＺ軸方向に延伸する複数の配線層６６（６６Ａ，６６Ｂ，６６Ｃ，６６Ｄ）とが互いに対向する位置（クロスポイント）にそれぞれメモリセル１０を有するクロスポイント型のメモリセルアレイであり、本開示の記憶装置の一具体例に相当するものである。
（変形例２）
図１２は、本開示の変形例２に係る記憶装置（メモリセルアレイ７）の構成を模式的に表したものである。このメモリセルアレイ７は、例えば、Ｚ軸方向に延伸する複数の配線層７２（配線層７２Ａ１と配線層７２Ａ２、配線層７２Ｂ１と配線層７２Ｂ２）およびＹ軸方向に延伸する複数の配線層７６（配線層７６Ａ１と配線層７６Ａ２、配線層７６Ｂ１と配線層７６Ｂ２）が、それぞれＸ軸方向に積層された３次元構造を有するものである。このメモリセルアレイ７では、配線層７６の両側に、記憶素子層７５、中間電極層７４および選択素子層７３がこの順に積層された構成となっている。
（変形例３）
図１３は、本開示の変形例３に係る記憶装置（メモリセルアレイ８）の構成を模式的に表したものである。このメモリセルアレイ８は、例えば、上記変形例２におけるメモリセルアレイ７と同様に、Ｚ軸方向に延伸する複数の配線層８２（配線層８２Ａ１と配線層８２Ａ２、配線層８２Ｂ１と配線層８２Ｂ２）およびＹ軸方向に延伸する複数の配線層８６（配線層８６Ａ１と配線層８６Ａ２、配線層８６Ｂ１と配線層８６Ｂ２）が、それぞれＸ軸方向に積層された３次元構造を有するものである。このメモリセルアレイ８では、配線層８６の側面全体が記憶素子層８５、中間電極層８４および選択素子層８３の順に覆われた構成となっている。即ち、配線層８６を中心に、中間電極層８４および選択素子層８３がこの順に同心状に積層された構成を有する。
以上のように、変形例２，３に示したメモリセルアレイ７，８は、複数のメモリセルを平面（２次元，例えば、ＹＺ平面方向）に配置し、さらにＸ軸方向に積層させた３次元構造としたものであり、このように３次元構造とすることで、より高密度且つ大容量な記憶装置を提供することができる。
以上、第１〜第３の実施の形態およびその変形例（変形例１〜３）を挙げて本開示を説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。例えば、図示していないが、例えば、図１の配線層１２Ａ，１２Ｂの間の空隙や図１２における各配線層１２，１６の間の空隙には、絶縁膜が形成されていてもよい。
また、本変形例２，３では、例えば配線層１２，１６の断面形状を矩形形状で示したがこれに限定されるものではない。例えば、Ｙ軸方向に延伸する配線層８６の断面形状は、円形状、楕円形状等の他の形状で形成されていてもよい。また、本開示の記憶装置は、上記第１〜第３の実施の形態および変形例１〜３を各々組み合わせた構造としてもよい。
なお、本明細書中に記載された効果は、あくまで例示であり、本開示の効果は、本明細書中に記載された効果に限定されるものではない。また、本開示内容が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本開示は以下のような構成を取ることができる。
（１）
一の方向に延伸する複数の第１の配線層と、
他の方向に延伸する複数の第２の配線層と、
前記複数の第１の配線層と前記複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備え、
前記複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、前記選択素子層と前記記憶素子層との間に設けられた中間電極層とを有し、
前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも１つは、前記一の方向または前記他の方向に延伸して隣り合う前記複数のメモリセル間における共通層となっており、
前記中間電極層は、非線形抵抗材料を含んで形成されている
記憶装置。
（２）
前記中間電極層が前記共通層として形成されている、前記（１）に記載の記憶装置。
（３）
前記選択素子層が前記共通層として形成されている、前記（１）に記載の記憶装置。
（４）
前記記憶素子層が前記共通層として形成されている、前記（１）に記載の記憶装置。
（５）
前記中間電極層および前記選択素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（６）
前記中間電極層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（７）
前記選択素子層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（８）
前記選択素子層、前記記憶素子層および前記中間電極層は、それぞれ、前記一の方向または前記他の方向に延伸している、前記（１）に記載の記憶装置。
（９）
前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも２つが同一方向に延伸している、前記（１）乃至（７）のうちのいずれかに記載の記憶装置。
（１０）
前記選択素子層、前記記憶素子層および前記中間電極層は同一方向に延伸している、前記（１）乃至（８）のうちのいずれかに記載の記憶装置。
（１１）
前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
前記複数の第１の配線層および前記複数の第２の配線層は、前記基板に対して略水平方向に延伸している、前記（１）乃至（１０）のうちのいずれかに記載の記憶装置。
（１２）
前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
前記複数の第１の配線層および前記複数の第２の配線層の一方は、前記基板に対して略垂直方向に延伸している、前記（１）乃至（１０）のうちのいずれかに記載の記憶装置。
（１３）
前記中間電極層の前記対向領域における膜厚方向の電気抵抗は、隣り合う前記複数の第１の配線層の間の非対向領域における電気抵抗よりも低い、前記（１）乃至（１２）のうちのいずれかに記載の記憶装置。
（１４）
前記選択素子層の膜厚は、隣り合う前記複数の第１の配線層の間の距離よりも小さい、前記（１）乃至（１３）のうちのいずれかに記載の記憶装置。
（１５）
前記中間電極層は、前記選択素子層および前記記憶素子層を構成する主成分元素以外の元素を含んで構成されている、前記（１）乃至（１４）のうちのいずれかに記載の記憶装置。
（１６）
前記選択素子層は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈する、前記（１）乃至（１５）のうちのいずれかに記載の記憶装置。
（１７）
前記記憶素子層は、相変化型メモリ素子、強誘電体メモリ素子、遷移金属酸化物または、カルコゲナイドを含む抵抗変化メモリ素子および磁気抵抗変化型メモリ素子のいずれかである、前記（１）乃至（１６）のうちのいずれかに記載の記憶装置。
本出願は、日本国特許庁において２０１７年４月１１日に出願された日本特許出願番号２０１７−０７８２５６号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 一の方向に延伸する複数の第１の配線層と、
    他の方向に延伸する複数の第２の配線層と、
    前記複数の第１の配線層と前記複数の第２の配線層との対向領域にそれぞれ設けられた複数のメモリセルとを備え、
    前記複数のメモリセルはそれぞれ、選択素子層と、記憶素子層と、前記選択素子層と前記記憶素子層との間に設けられた中間電極層とを有し、
    前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも１つは、前記一の方向または前記他の方向に延伸して隣り合う前記複数のメモリセル間における共通層となっており、
    前記中間電極層は、非線形抵抗材料を含んで形成されている
    記憶装置。
  2. 前記中間電極層が前記共通層として形成されている、請求項１に記載の記憶装置。
  3. 前記選択素子層が前記共通層として形成されている、請求項１に記載の記憶装置。
  4. 前記記憶素子層が前記共通層として形成されている、請求項１に記載の記憶装置。
  5. 前記中間電極層および前記選択素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  6. 前記中間電極層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  7. 前記選択素子層および前記記憶素子層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  8. 前記選択素子層、前記記憶素子層および前記中間電極層は、それぞれ、前記一の方向または前記他の方向に延伸している、請求項１に記載の記憶装置。
  9. 前記選択素子層、前記記憶素子層および前記中間電極層のうちの少なくとも２つが同一方向に延伸している、請求項１に記載の記憶装置。
  10. 前記選択素子層、前記記憶素子層および前記中間電極層は同一方向に延伸している、請求項１に記載の記憶装置。
  11. 前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
    前記複数の第１の配線層および前記複数の第２の配線層は、前記基板に対して略水平方向に延伸している、請求項１に記載の記憶装置。
  12. 前記複数の第１の配線層、前記複数の第２の配線層および前記複数のメモリセルは基板上に配設され、
    前記複数の第１の配線層および前記複数の第２の配線層の一方は、前記基板に対して略垂直方向に延伸している、請求項１に記載の記憶装置。
  13. 前記中間電極層の前記対向領域における膜厚方向の電気抵抗は、隣り合う前記複数の第１の配線層の間の非対向領域における電気抵抗よりも低い、請求項１に記載の記憶装置。
  14. 前記選択素子層の膜厚は、隣り合う前記複数の第１の配線層の間の距離よりも小さい、請求項１に記載の記憶装置。
  15. 前記中間電極層は、前記選択素子層および前記記憶素子層を構成する主成分元素以外の元素を含んで構成されている、請求項１に記載の記憶装置。
  16. 前記選択素子層は、印加電圧の増加とともに抵抗が大幅に低下し、印加電圧が低い場合に高抵抗状態を呈する、請求項１に記載の記憶装置。
  17. 前記記憶素子層は、相変化型メモリ素子、強誘電体メモリ素子、遷移金属酸化物または、カルコゲナイドを含む抵抗変化メモリ素子および磁気抵抗変化型メモリ素子のいずれかである、請求項１に記載の記憶装置。
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