KR20200046115A - 3차원 메모리 배열 - Google Patents

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KR20200046115A
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아고스티노 피로바노
로렌조 프라틴
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마이크론 테크놀로지, 인크
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Abstract

본 개시는 3차원 메모리 어레이를 포함한다. 일 실시예는 절연 재료에 의해 서로 분리된 제 1 복수의 전도성 라인, 제 1 복수의 전도성 라인 및 절연 재료에 실질적으로 직교하면서 연장 및 이를 관통하도록 배열된 제 2 복수의 전도성 라인, 및 제 2 복수의 전도성 라인이 제 1 복수의 전도성 라인을 통과하도록 제 1 및 제 2 복수의 전도성 라인 사이에 형성된 저장 요소 재료를 포함한다. 저장 요소 재료는 제 1 복수의 전도성 라인들 각자의 제 1 부분과 제 2 복수의 전도성 라인 중 첫번째 하나의 일부와, 제 1 복수의 전도성 라인들 각각의 제 2 부분과 제 2 복수의 전도성 라인의 두번째 하나의 일부 사이에 놓여 직접 접촉한다.

Description

3차원 메모리 배열
본 발명은 일반적으로 반도체 메모리 및 방법에 관한 것으로, 보다 상세하게는 3차원 메모리 어레이에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 장치에서 내부, 반도체, 집적 회로 및/또는 외부 착탈식 장치로서 제공된다. 휘발성 및 비휘발성 메모리를 포함한, 많은 다른 유형의 메모리가 있다. 휘발성 메모리는 데이터를 유지하기 위해 전원이 필요할 수 있으며, 특히, RAM(Random-Access Memory), DRAM(Dynamic Random Access Memory) 및 SDRAM(Synchronous Dynamic Random Access Memory)을 포함할 수 있다. 비휘발성 메모리는 전원이 공급되지 않을 때 저장된 데이터를 유지하여 영구 데이터를 제공할 수 있으며 NAND 플래시 메모리, NOR 플래시 메모리, ROM(Read Only Memory) 및 가변 저항 메모리, 가령, PCRAM(Phase Change Random Access Memory), RRAM(resistive random access memory), MRAM(magnetic random access memory), 및 프로그램 가능 전도성 메모리 등을 포함한다.
메모리 디바이스는 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 필요로하는 광범위한 전자 애플리케이션을 위한 휘발성 및 비휘발성 메모리로서 이용될 수 있다. 비휘발성 메모리는, 예를 들어, 다른 전자 장치들 중에서도, 개인용 컴퓨터, 휴대용 메모리 스틱, 솔리드 스테이트 드라이브(SSD), 디지털 카메라, 셀룰러 전화기, 휴대용 음악 플레이어, 가령, MP3 플레이어, 및 영화 플레이어에 사용될 수 있다.
가변 저항 메모리 디바이스는 저장 요소(예를 들어, 가변 저항을 갖는 저항 메모리 요소)의 저항 상태에 기초하여 데이터를 저장할 수 있는 저항성 메모리 셀을 포함할 수 있다. 이와 같이, 저항성 메모리 셀은 저항성 메모리 요소의 저항 레벨을 변화시킴으로써 목표 데이터 상태에 대응하는 데이터를 저장하도록 프로그래밍될 수 있다. 저항성 메모리 셀은 양 또는 음의 전기 펄스(예를 들어, 양 또는 음의 전압 또는 전류 펄스)와 같은 전기장 또는 에너지의 소스를 특정 지속시간 동안 셀에(가령, 셀의 저항성 메모리 요소에) 인가함으로써 타겟 데이터 상태(예를 들어, 특정 저항 상태에 대응)로 프로그래밍될 수 있다. 저항성 메모리 셀의 상태는 인가된 질의 전압에 응답하여 셀을 통한 전류를 감지함으로써 결정될 수 있다. 셀의 저항 레벨에 따라 변하는 감지된 전류는 셀의 상태를 나타낼 수 있다.
다수의 데이터 상태(예를 들어, 저항 상태) 중 하나가 하나의 저항성 메모리 셀에 대해 설정될 수 있다. 예를 들어, 단일 레벨 메모리 셀(SLC)은 2 개의 서로 다른 데이터 상태 중 하나를 목표로 프로그래밍될 수 있으며, 이는 이진 단위 1 또는 0으로 표시될 수 있으며, 셀이 특정 레벨 위 또는 아래의 저항으로 프로그래밍되는지 여부에 따라 달라질 수 있다. 추가적인 예로서, 일부 저항성 메모리 셀은 둘보다 많은 데이터 상태(예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 및 1110) 중 하나를 목표로 프로그램될 수 있다. 이러한 셀은 다중 상태 메모리 셀, 다중 유닛 셀 또는 다중 레벨 셀(MLC)로 지칭될 수 있다. MLC는 각각의 셀이 하나보다 많은 숫자(예를 들어, 하나보다 많은 비트)를 나타낼 수 있기 때문에 메모리 셀의 수를 증가시키지 않고 더 높은 밀도의 메모리를 제공할 수 있다.
도 1은 본 개시 내용의 실시예에 따른 3차원 메모리 어레이를 형성하는 것과 관련된 처리 단계의 도면을 도시한다.
도 2a 내지 도 2c는 본 개시의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 3a 내지 3c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 4a 내지 도 4c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 5a 내지 도 5e는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 6은 본 개시 내용의 실시예에 따른 3차원 메모리 어레이를 형성하는 것과 관련된 처리 단계의 도면을 도시한다.
도 7a 내지 도 7c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 8a 내지 도 8c는 본 개시의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 9a 내지 도 9c는 본 개시의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 10a 내지 도 10c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 11a 내지 도 11e는 본 개시의 실시예에 따라 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다.
도 12는 본 개시 내용의 실시예에 따른 메모리 디바이스 형태의 장치의 블록도이다.
본 발명은 3차원 메모리 어레이 및 이를 처리하는 방법을 포함한다. 다수의 실시예는 절연 재료에 의해 서로 분리된 제 1 복수의 전도성 라인, 제 1 복수의 전도성 라인 및 절연 재료에 실질적으로 직교하여 연장하도록, 그리고 제 1 복수의 전도성 라인 및 절연 재료를 관통하도록 배열된 제 2 복수의 전도성 라인, 및 제 1 복수의 전도성 라인과 제 2 복수의 전도성 라인 사이에 형성된 저장 요소를 포함하며, 제 2 복수의 전도성 라인이 제 1 복수의 전도성 라인을 통과하여, 저장 요소 재료가 제 1 복수의 전도성 라인의 각자의 부분의 제 1 부분과, 제 2 복수의 전도성 라인의 첫번째 부분의 일부분 사이에 놓여 직접 접촉하고, 저장 요소 재료는 제 1 복수의 전도성 라인의 각자의 부분의 제 2 부분과 제 2 복수의 전도성 라인의 제 2 부분의 일부분 사이에서 직접 접촉한다.
본 개시에 따른 3차원 메모리 어레이의 메모리 셀의 밀도는 이전의 3차원 메모리 어레이의 메모리 셀의 밀도보다 클 수 있다. 예를 들어, 본 개시에 따른 3차원 메모리 어레이의 메모리 셀은 이전의 3차원 메모리 어레이의 메모리 셀보다 더 컴팩트한 방식으로 배열될 수 있다. 이와 같이, 본 개시에 따른 3차원 메모리 어레이는 이전의 3차원 메모리 어레이보다 단위 면적당 더 많은 수의 메모리 셀을 가질 수 있다.
또한, 본 개시에 따른 3차원 메모리 어레이의 메모리 셀은 이전의 3차원 메모리 어레이의 메모리 셀에 비해 셀의 저장 요소와 셀의 전도성 라인(예를 들어, 데이터 라인 및 액세스 라인) 사이의 접촉 면적이 감소될 수 있다. 이러한 접촉 면적의 감소는 이전의 3차원 메모리 어레이의 성능과 비교하여 본 발명에 따른 3차원 메모리 어레이의 성능(예를 들어, 그러한 어레이를 포함하는 메모리 디바이스의 성능)을 증가시킬 수 있다.
예를 들어, 접촉 영역의 감소는 이전의 3차원 메모리 어레이의 셀을 프로그래밍하는데 사용되는 프로그래밍 전류와 비교하여 셀을 그들의 목표 데이터 상태로 프로그래밍하는데 사용되는 프로그래밍 전류를 감소시킬 수 있다. 추가의 예로서, 접촉 영역의 감소는 셀의 저장 요소의 전압 임계 창을 개선할 수 있고, 이는 이전의 3차원 메모리 어레이의 셀과 비교하여 셀의 상태를 결정하기 위한 감지 창을 향상시킬 수 있다.
본 명세서에서 사용된 바와 같이, "하나의" 또는 "일"은 하나 이상의 것을 지칭할 수 있고, "복수의"는 하나보다 많은 그러한 것을 지칭할 수 있다. 예를 들어, 일 메모리 셀은 하나 이상의 메모리 셀을 지칭할 수 있고, 복수의 메모리 셀은 둘 이상의 메모리 셀을 지칭할 수 있다.
본 명세서의 도면은 제 1 자리 또는 자리들이 도면 숫자에 대응하고 나머지 자리는 도면에서 요소 또는 구성 요소를 식별하는 넘버링 규칙을 따른다. 상이한 도면들 간의 유사한 요소 또는 구성 요소는 유사한 디지트를 사용함으로써 식별될 수 있다. 예를 들어, 102는 도 1의 요소 "02"를 참조할 수 있고, 유사한 요소는 도 2A-2C에서 202로 참조될 수 있다.
도 1은 본 개시 내용의 일 실시예에 따라 3차원 메모리 어레이(도 1에서 100으로 지칭됨)를 형성하는 것과 관련된 처리 단계의 도면을 도시한다. 예를 들어, 도 1은 처리 단계의 개략적인 단면도를 도시한다.
도 1은 절연 재료(104)에 의해 서로 수직으로 분리된 복수의 수평 배향된 평면에서 전도성 라인 재료(102)의 형성(예를 들어, 증착)을 도시한다. 예를 들어, 도 1에 도시된 바와 같이, 제 1 전도성 라인 재료(102)는 절연 재료(예를 들어, 기판)(103) 위에 형성될 수 있고, 이어서 제 1 절연 재료(104)가 제 1 전도성 라인 재료 상에 형성될 수 있고, 이어서 제 2 전도성 라인 재료(102)가 제 1 절연 재료 상에 형성될 수 있고, 이어서, 제 2 절연 재료(104)가 제 2 전도성 라인 재료 상에 형성될 수 있고, 전도성 라인 재료(102) 및 절연 재료(104)의 형성은 마지막(예를 들어, 상부) 전도성 라인 재료(102) 상에 형성된 절연 재료(105)를 갖도록 교대 방식으로 계속될 수 있다.
전도성 라인 재료(102)는 특히 금속성(또는 반-금속성) 재료, 또는 도핑된 폴리 실리콘 재료와 같은 반도체 재료를 포함할 수 있다(예를 들어, 형성될 수 있음). 절연 재료(103, 104 및 105)는 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시나이트라이드와 같은 유전체 재료 일 수 있다. 일 실시예에서, 절연 재료(103, 104 및/또는 105)는 동일한 유전체 재료를 포함할 수 있다. 추가의 실시예에서, 절연 재료(103, 104 및 105)는 각각 다른 유전체 재료를 포함할 수 있다.
복수의 평면들 중 각자의 평면은 예를 들어, 어레이의 상이한 높이, 데크 또는 평면과 같은 3차원 메모리 어레이의 상이한 레벨에 있을 수 있다(예를 들어, 형성할 수 있다). 예를 들어, 각자의 전도성 라인 재료(102)는 어레이의 상이한(예를 들어, 별개의) 데이터 라인(예를 들어, 비트 라인)일 수 있다. 도 1에 도시된 실시예에는 4 개의 이러한 레벨이 도시되어 있지만, 본 발명의 실시예는 이 양으로 제한되지 않는다.
도 2a-2c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이(도 2a-2c에서 200으로 지칭 됨)를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 2a는 후속 처리 단계 후 도 1에 도시된 구조의 도 2b 및 2c에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 2b는 후속 처리 단계 후 도 1에 도시된 구조의, 도 2a 및 도 2c에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 2c는 후속 처리 단계 후 도 1에 도시된 구조의, 도 2a 및 2b에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 2a 내지 도 2c에 도시된 바와 같이, 복수의 개구부(예를 들어, 비아 또는 홀)(206)는 절연 재료(205), 교번 전도성 라인 재료(202) 및 절연 재료(204)를 통해 절연 재료(203) 내로 형성(예를 들어, 에칭 및/또는 패턴화)되어, 절연 재료(203)가 각자의 개구부의 바닥을 형성하고, 절연 재료(205) 및 교번하는 전도성 라인 재료(202) 및 절연 재료(204)가 각자의 개구부의 측벽을 형성하게 된다. 예를 들어, 복수의 개구부(206)는, 도 2a 내지 도 2c에 도시된 바와 같이, 각각의 개별 개구부(206)의 적어도 일부가 (가령, 어레이의 각자의 평면을 통해) 각자의 전도성 라인 재료(202) 및 절연 재료(204)를 통과하도록, 교번하는 전도성 라인 재료(202) 및 절연 재료(204)를 통해 형성될 수 있다. 개구부(206)를 형성함으로써, 전도성 라인 재료(202)의 일부 영역을 제거하여, 전도성 라인 재료(202)의 결과 영역이 개구부(206) 형성시 제거된 영역을 배제할 수 있다.
복수의 개구부(206) 각각은 동시에 형성될 수 있다. 예를 들어, 복수의 개구부(206) 각각은 단일 마스크를 사용하여 단일 에칭 및/또는 패턴으로 형성될 수 있다. 도 2a 내지 도 2c에 도시된 실시예에 5 개의 이러한 개구부가 도시되어 있지만, 본 개시의 실시예는 이 수량으로 제한되지 않는다.
도 2a 내지 도 2c에 도시된 바와 같이, 각자의 개구부(206)는 동일한 형상 및 크기로 형성될 수 있다. 예를 들어, 도 2a 내지 도 2c에 도시된 실시예에서, 각자의 개구부(206)는 직사각형 형상 일 수 있다. 그러나, 본 개시의 실시예는 개구부(206)를 위한 특정 형상 및/또는 크기로 제한되지 않는다. 예를 들어, 원형, 타원형 및/또는 각진 형상의 개구부가, 특히 모서리가 뾰족하거나 둥글게, 형성될 수 있다.
도 3a-3c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이(도 3a-3c에서 300으로 지칭 됨)를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 3a는 후속 처리 단계 후 도 2a 내지 2c에 도시된 구조의, 도 3b 및 3c에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 3b는 후속 처리 단계 후 도 2a 내지 도 2c에 도시된 구조의, 도 3a 및 도 3c에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 3c는 후속 처리 단계 후 도 2a 내지 2c에 도시된 구조의, 도 3a 및 3b에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 3a 내지 도 3c에 도시된 바와 같이, 저장 요소 재료(308) 및 추가의(예를 들어, 제 2) 전도성 라인 재료(310)가 복수의 개구부(206)에 형성될 수 있다(예를 들어, 충전). 저장 요소 재료(308)가 절연 재료(305) 상에 그리고 개구부(206) 내에 등각으로 형성될 수 있어서(가령, 등각으로 증착), 저장 요소 재료(308)가, 어레이의 각자의 평면 내 각자의 개구부(206)의 제 1 측면 상의 제 1 전도성 라인 재료(302)의 제 1 부분(가령, 측부)와, 어레이의 각자의 평면 내 각자의 개구부(206)의 제 2(가령, 대향) 측부 상의 제 1 전도성 라인 재료(302)의 제 2 부분(가령, 측부)와, 각자의 개구부(206)의 바닥에서 절연 재료(303)의 부분과 직접 접촉하게 되며(도 3a-3c 참조), 그러나 저장 요소 재료(308)가 개구부(206)를 완전 충전하지는 않는다.
저장 요소 재료(308)가 개구부(206)에 등각으로 형성된 후, 제 2 전도성 라인 재료(310)는 저장 요소 재료(308) 상에 형성될 수 있고 제 2 전도성 라인 재료(310)가되도록 개구부(206)의 나머지 부분을 충전(예를 들어)할 수 있다. 어레이의 각자의 평면에서 각자의 개구부(206)의 대향 측면 상에 미리 형성된 저장 요소 재료(308)와 직접 접촉하고 그리고 제 2 전도성 라인 재료(310)가(예를 들어, 수직으로 분리된 추가의 수평 배향된 평면에 있도록); 도 3a 내지 도 3c에 도시된 바와 같이, 절연 재료(304) 및 저장 요소 재료(308)에 의한 어레이의 다른 평면. 이와 같이, 제 2 전도성 라인 재료(310)는 단일(예를 들어, 단 하나) 방향(예를 들어, 위에서 아래로)으로 분로될 수 있다.
제 2 전도성 라인 재료(310)는 금속성(또는 반-금속) 재료 또는 도핑된 폴리 실리콘 재료와 같은 반도체 재료를 포함할 수 있고(예를 들어, 그것으로 형성될 수 있음), 이는 예를 들어, 제 1 전도성 라인 재료(302)와 동일한 재료 일 수 있다. 그러나, 다른 금속, 반-금속 또는 반도체 재료가 사용될 수 있다. 또한, 각자의 개구부(206)에 형성된 제 2 전도성 라인 재료(310)는 어레이의 상이한(예를 들어, 별도의) 액세스 라인(예를 들어, 워드 라인) 일 수 있다.
저장 요소 재료(308)는 자체-선택 저장 요소 재료로서 기능할 수 있는(예를 들어, 선택 장치 및 저장 요소 둘 다로서 기능할 수 있는) 칼코게나이드 합금 및/또는 유리와 같은 칼코게나이드 재료 일 수 있다. 예를 들어, 저장 요소 재료(308)(예를 들어, 칼코게나이드 재료)는 인가된 프로그램 펄스와 같은 인가된 전압에 응답할 수 있다. 임계 전압보다 낮은 인가된 전압에 대해, 저장 요소 재료(308)는 "오프" 상태(예를 들어, 전기적 비전도성 상태)로 유지될 수 있다. 대안 적으로, 임계 전압보다 큰 인가 전압에 응답하여, 저장 요소 재료(308)는 "온" 상태(예를 들어, 전기 전도성 상태)로 진입할 수 있다. 또한, 주어진 극성에서 저장 요소 재료(308)의 임계 전압은 인가 전압의 극성(예를 들어, 양 또는 음)에 기초하여 변할 수 있다. 예를 들어, 임계 전압은 프로그램 펄스가 양인지 음인지에 따라 변할 수 있다.
저장 요소 재료(308)로서 기능할 수 있는 칼코게나이드 재료의 예는 다른 칼코게나이드 재료 중에서도, 예를 들어, 동작 중 상변화를 일으키지 않는 합금을 포함한, 특히, 인듐(In)-안티몬(Sb)-텔루륨(Te)(IST) 재료, 예컨대 In2Sb2Te5, In1Sb2Te4, In1Sb4Te7, 등, 및 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)(GST) 재료, 예컨데, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7, 등을 포함한다. 또한, 칼코게나이드 재료는 소량의 다른 도펀트 재료를 포함할 수 있다. 본원에 사용된 하이픈화된 화학 조성물 표기법은 특정 혼합물 또는 화합물에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학량론을 나타내도록 의도된다.
일 실시예에서, 저장 요소 재료(308)는 자체-선택 저장 요소 재료로서 기능할 수 없는 저항성 메모리 요소(예를 들어, 상 변화 재료)일 수 있다. 이러한 실시예에서, 선택 장치(도 3a 내지 도 3c에 도시되지 않음)로서 기능할 수 있는 추가(예를 들어, 별도의) 재료가 제 2 전도성 라인 재료(310)가 형성되기 전에 저장 요소 재료(308) 상에 그리고 개구부(206) 내에 형성될 수 있다.
또한, 명확성을 위해 그리고 본 개시의 실시예들을 모호하게 하지 않기 위해도 3a 내지 도 3c에 도시되지 않았지만, 다른 재료들이 저장 요소 재료(308)와 제 2 전도성 라인 재료(310) 이전, 이후 및/또는 사이에 형성되어, 예를 들어, 재료의 상호 확산을 막는, 및/또는 조성물 혼합 완화를 위한, 접착층 또는 장벽을 형성할 수 있다.
도 4a-4c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이(도 4a-4c에서 400으로 지칭 됨)를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 4a는 후속 처리 단계 후 도 3a 내지 3c에 도시된 구조의, 도 4b 및 4c에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 4b는 후속 처리 단계 후 도 3a 내지 도 3c에 도시된 구조의, 도 4a 및 도 4c에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 4c는 후속 처리 단계 후 도 3a 내지 3c에 도시된 구조의, 도 4a 및 4b에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 4a 내지 4c에 도시된 바와 같이, 복수의 개구부(예를 들어, 비아 또는 홀)(412)는 제 2 전도성 라인 재료(410), 저장 요소 재료(408), 절연 재료(405), 교번하는 제 1 전도성 라인 재료(402) 및 절연 재료(404)를 통해 절연 재료(403) 내로 형성(가령, 에칭 및/또는 패턴화)되어, 절연 재료(403)가 각자의 개구부(412)의 바닥을 형성하게 되고, 제 2 전도성 라인 재료(410), 저장 요소 재료(408), 절연 재료(405), 및 교번하는 제 1 전도성 라인 재료(402) 및 절연 재료(404)가 각자의 개구부(412)의 측벽을 형성하게 된다. 예를 들어, 복수의 개구부(412)는 제 2 전도성 라인 재료(410) 및 저장 요소 재료(408)를 통해 형성될 수 있어서, 각자의 개구부(412)의 적어도 일부가 절연 재료(405) 상에 형성된 저장 요소 재료(408) 및 제 2 전도성 라인 재료(410)의 일부를 통과하고(예를 들어, 어레이의 다른 평면들 위에 있는 어레이의 추가적인 수평 배향 평면을 통해), 교대하는 제 1 전도성 라인 재료(402) 및 절연 재료(404)를 통과하여, 각자의 개구부(412)의 적어도 일부가 각자의 제 1 전도성 라인 재료(402) 및 절연 재료(404)를 통과하게 된다(예를 들어, 어레이의 다른 수평 평면을 통해)(도 4a-4c 참조).
개구부(412)를 형성함으로써, 제 2 전도성 라인 재료(410)의 결과 영역이 개구부(412) 형성시 제거된 영역을 배제할 수 있도록, 제 2 전도성 라인 재료(410)의 일부가 제거될 수 있다. 또한, 도 4a 내지 도 4c에 도시된 바와 같이, 복수의 개구부(412)는 제 1 전도성 라인 재료(402)에 실질적으로 수직인 방향으로 형성될 수 있어서, 개구부(412)는 각자의 수평면에서 각자의 제 1 전도성 라인 재료(402) 사이에 형성된다. 이와 같이, 도 4a 내지 도 4c에 도시된 바와 같이, 개구부(412)는 제 1 전도성 라인 재료(402)에 실질적으로 수직인 방향으로 제 2 전도성 라인 재료(410) 사이에 형성될 수 있고 따라서 분리될 수 있다.
복수의 개구부(412) 각각은 동시에 형성될 수 있다. 예를 들어, 복수의 개구부(412) 각각은 단일 마스크를 사용하여 단일 에칭 및/또는 패턴으로 형성될 수 있다. 예를 들어, 복수의 개구부(412)는 일부 실시예에서, 스트라이프 마스크 패턴을 통해 노출된 재료(410 및 408)를 선택적으로 에칭함으로써(예를 들어, 스트라이프가 도 4b의 평면을 빠져 나가도록 배향됨 - 도시되지 않음), 형성될 수 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 개구부(412) 중 상이한 개구부들이 상이한 형상 및/또는 크기로 형성될 수 있다. 예를 들어, 도 4a 내지 도 4c에 도시된 실시예에서, 어레이(400)의 측면에 인접하여(예를 들어. 측면을 따라) 형성된 개구부(412)는 직사각형 형상일 수 있고, 전도성 라인 재료(402) 사이에 형성된 개구부(412)는 정사각형 형상일 수 있다. 그러나, 본 개시의 실시예는 개구부(412)를 위한 특정 형상(들) 및/또는 크기(들)로 제한되지 않는다. 예를 들어, 특히, 원형, 타원형 및/또는 각진 형상의 개구부가, 날카로운 모서리 또는 둥근 모서리를 가지며, 형성될 수 있다.
도 5a-5e는 본 개시의 일 실시예에 따라 3차원 메모리 어레이(도 5a-5e에서 500으로 지칭 됨)를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 5a는 후속 처리 단계 후 도 4a 내지 4c에 도시된 구조의, 도 5c 내지 5e에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 5b는 후속 처리 단계 후 도 4a 내지 도 4c에 도시된 구조의, 도 5c 내지 도 5e에 도시된 절단선 W'-W '를 따른 개략적인 단면도를 도시한다. 또한, 도 5c는 후속 처리 단계 후 도 4a 내지 4c에 도시된 구조의, 도 5a 내지 5b 및 5e에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 5d는 후속 처리 단계 후 도 4a-4c에 도시된 구조의, 도 5a-5b 및 5e에 도시된 절단선 B'-B '를 따른 개략적인 단면도를 도시한다. 또한, 도 5e는 후속 처리 단계 후 도 4a 내지 도 4c에 도시된 구조의, 도 5a 내지 도 5d에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 5a 내지 도 5e에 도시된 바와 같이, 추가 절연 재료(514 및 516)가 복수의 개구부(412) 내에 형성될 수 있다(예를 들어, 충전). 예를 들어, 절연 재료(514)가 제 2 전도성 라인 재료(510) 상에 그리고 개구부(412) 내에 형성될 수 있어서, 절연 재료(514)가 제 2 전도성 라인 재료(510)의 제 1 부분(가령, 측부), 저장 요소 재료(508), 절연 재료(505) 및 교번하는 제 1 전도성 라인 재료(502) 및 절연 재료(504)에 각자의 개구부(412)의 제 1 측부 상에서 직접 접촉하게 되고(가령, 밀봉), 절연 재료(514)가 제 2 전도성 라인 재료(510)의 제 2 부분(가령, 측부), 저장 요소 재료(508), 절연 재료(505) 및 교번하는 제 1 전도성 라인 재료(502) 및 절연 재료(504)에, 각자의 개구부(412)의 제 2(가령, 대향) 측부 상에서, 직접 접촉하며, 절연 재료(514)가 각자의 개구부(412)의 바닥에서 절연 재료(503)의 일부분과 직접 접촉하며(도 5a 내지 도 5e 참조), 하지만 절연 재료(514)가 개구부(412)를 완전히 채우지는 않는다.
절연 재료(514)가 개구부(412)에 형성된 후, 절연 재료(516)는 절연 재료(514) 상에 그리고 개구부(412)의 나머지 부분 내에 형성(가령, 충전)될 수 있어서, 도 5a-5e에 도시된 바와 같이, 절연 재료(516)가 각자의 개구부(412)의 대향 측부 상에 앞서 형성된 절연 재료(514) 사이에 직접 접촉하도록 놓이게 된다.
절연 재료(514 및 516)는 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시나이트라이드와 같은 유전체 재료 일 수 있다. 일 실시예에서, 절연 재료(514 및 516)는 동일한 유전체 재료를 포함할 수 있다. 추가적인 실시예에서, 절연 재료(514 및 516)는 각각 다른 유전체 재료를 포함할 수 있다. 또한, 절연 재료(514 및 516)는 절연 재료(503, 504 및/또는 505)와 동일하거나 상이한 유전체 재료를 포함할 수 있다.
도 5a 내지 도 5e에 도시된 바와 같이, 각각의 개구부(206)에 형성된 저장 요소 재료(508) 및 제 2 전도성 라인 재료(510)는 어레이(500)의 복수의 수평으로 형성된 평면에 형성된 제 1 전도성 라인 재료(502)에 실질적으로 직각으로 연장되도록 배열된다. 도 5a-5e와 관련하여, 제 1 및 제 2 전도성 라인 재료는 각각 전도성 라인(502 및 510)으로 지칭될 수 있다. 예를 들어, 복수의 수평으로 배향된 평면에 형성된 전도성 라인 재료는 도 5a 내지 도 5e에 도시된 처리 단계가 완료된 후 전도성 라인(502)을 포함할 수 있고, 각자의 개구부(206)에 형성된 전도성 라인 재료는 도 5a-5e에 제시된 처리 단계 이후에 전도성 라인(510)을 포함할 수 있다. 또한, 명확성을 위해 그리고 본 개시의 실시예들을 모호하게 하지 않기 위해 도 5a 내지 5e에 도시되지 않았지만, 전도성 라인(510)은 예를 들어 (예를 들어, 도 3a-3c와 관련하여) 본 명세서에서 이전에 설명된 바와 같이, 접착층 또는 장벽과 같은 하나 이상의 재료를 포함할 수 있다.
이와 같이, 각자의 개구부(206)에 형성된 저장 요소 재료(508) 및 전도성 라인(510)은 어레이(500)의 수직 스택을 포함할 수 있다. 즉, 어레이(500)는 복수의 수직 스택을 포함할 수 있으며, 여기서 각자의 스택은 전도성 라인(502) 및 절연 재료(504)에 실질적으로 직각으로 연장되어 통과하도록 배치된 전도성 라인(510)과, 전도성 라인(502) 및 전도성 라인(510) 사이에 형성된 저장 요소 재료(508)를 포함하며, 전도성 라인(510)은 도 5a-5e에 도시된 바와 같이 스택의 전도성 라인(502)을 통과한다. 각자의 스택의 저장 요소 재료(508)는 스택 내의 각자의 전도성 라인(502)의 제 1 부분(예를 들어, 제 1 측면)과 스택 내 전도성 라인(510)의 제 1 부분(예를 들어, 제 1 측면) 사이에 놓여 직접 접촉할 수 있고, 저장 요소 재료(508)는 또한 도 5a-5e에 도시되는 바와 같이, 스택 내의 각자의 전도성 라인(502)의 제 2 부분(예를 들어, 반대 측면)과 스택 내 전도성 라인(510)의 제 2 부분(예를 들어, 반대 측면) 사이에 놓여 직접 접촉할 수 있다.
또한, 도 5a 내지 도 5e와 관련하여, 전도성 라인(502)에 실질적으로 평행하게 연장되고 절연 재료(505)에 의해 전도성 라인(502)으로부터 분리되는 제 2 전도성 라인 재료(510)의 일부(예를 들어, 전도성 라인(502) 위에 있는 어레이의 추가적인 수평 배향된 평면에 있는 전도성 라인 재료(510)의 일부)는 전도성 연장부로 지칭될 수 있다. 도 5a 내지 5e에 도시된 바와 같이, 각자의 전도성 연장부는 절연 재료(514 및 516)에 의해 서로 분리될 수 있고, 어레이(500)의 특정 수직 평면에서 각 수직 스택의 전도성 라인(510)에 통신 가능하게 연결될 수 있다. 본 명세서에서(예를 들어, 도 12와 관련하여) 더 설명되는 바와 같이, 전도성 연장부는 어레이(500)에서 수행되는 프로그램 또는 감지 동작 동안 수직 스택의 전도성 라인(510)을 선택하는데 사용될 수 있다.
도 5a 내지 5e에 도시된 바와 같이, 복수의 메모리 셀(520)은 전도성 라인(502)에 의해 형성된 어레이(500)의 각각의 수평면에 형성될 수 있다. 예를 들어, 메모리 셀(520)은 어레이(500)의 데이터(가령, 비트) 라인이 형성되는 것과 실질적으로 동일한 레벨로 형성될 수 있어서, 메모리 셀이 그 셀을 포함하는 전도성 라인(502)과 실질적으로 동일 평면 상에 놓이게 된다.
예를 들어, 도 5a 내지 도 5e에 도시된 바와 같이, 각자의 메모리 셀(520)은 전도성 라인(502)의 제 1 부분 및 제 2 부분(예를 들어, 대향 측면), 제 1 전도성 라인(510)의 일부, 및 제 2 전도성 라인(510)의 일부, 저장 요소 재료(508)의 제 1 부분 및 저장 요소 재료(508)의 제 2 부분을 포함할 수 있다. 저장 요소 재료(508)의 제 1 부분은 해당 셀의 전도성 라인의 제 1 부분과 해당 셀의 제 1 전도성 라인(510)의 일부분 사이에 놓여 직접 접촉할 수 있고, 저장 요소 재료(509)의 제 2 부분은 해당 셀의 전도성 라인(502)의 제 2 부분과, 해당 셀의 제 2 전도성 라인(510)의 일부분 사이에 놓여 직접 접촉할 수 있다(도 5a-5e 참조).
또한, 각자의 메모리 셀(520)은 절연 재료(503, 504 및/또는 505)의 일부를 포함할 수 있다. 예를 들어, 각각의 메모리 셀은 해당 셀의 전도성 라인(502)의 제 3 부분과 직접 접촉하는 절연 재료(503 또는 504)의 일부를 포함할 수 있다.(예를 들어, 하부) 및 그 셀의 전도성 라인(502)의 제 4 부분(예를 들어, 상부)과 직접 접촉하는 절연 재료(504 또는 505)의 일부를 포함할 수 있다(도 5a-5e 참조).
또한, 각자의 메모리 셀(520)은 절연 재료(514 및 516)의 일부를 포함할 수 있다. 예를 들어, 각각의 메모리 셀은 전도성 라인(502), 제 1 및 제 2 전도성 라인(510), 및 해당 셀의 저장 요소 재료(508)와 직접 접촉하는 절연 재료(514)의 일부분과, 해당 셀의 절연 재료(514)와 직접 접촉하는 절연 재료(516)의 일부분을 포함할 수 있다(도 5a 내지 도 5e 참조).
도 6은 본 개시 내용의 일 실시예에 따라 (도 6에서 650으로 지칭되는) 3차원 메모리 어레이를 형성하는 것과 관련된 처리 단계의 도면을 도시한다. 예를 들어, 도 6은 처리 단계의 개략적인 단면도를 도시한다.
도 6은 도 1과 관련하여 앞서 기술한 전도성 라인 재료(102) 및 절연 재료(104)와 유사한 방식으로, 절연 재료(654)에 의해 서로 수직으로 분리된 복수의 수평 배향 평면에서 전도성 라인 재료(652)의 형성(예를 들어, 증착)을 도시한다. 예를 들어, 제 1 전도성 라인 재료(652)는 절연 재료(예를 들어, 기판)(653) 위에 형성될 수 있고, 절연 재료(655)는 도 6에 도시되는 바와 같이, 마지막(예를 들어, 상부) 전도성 라인 재료(652) 상에 형성될 수 있다. 전도성 라인 재료(652) 및 절연 재료(654, 653 및 655)는 각각 도 1과 연계하여 전술한 바와 같이 전도성 라인 재료(102) 및 절연 재료(104, 103, 105)와 유사한 재료 일수 있고/있거나 이를 포함할 수 있다.
도 6에 도시된 예에서, 복수의 전도성 플러그(651)가 절연 재료(653)에 형성(예를 들어, 내장)될 수 있어서, 전도성 플러그(651)가 서로로부터 그리고 전도성 라인 재료(652)로부터(예를 들어, 절연 재료(653) 위에 형성된 제 1 전도성 라인 재료로부터) 절연 재료(653)에 의해 분리된다. 전도성 플러그(651)는 구리, 텅스텐 및/또는 알루미늄, 및/또는 다른 전도성 재료 및/또는 이들의 조합을 포함할 수 있고, 어레이(650) 아래(예를 들어, 절연 재료(653) 아래)에 위치한 액세스 디바이스에 결합될 수 있다. 도 6에 도시된 실시예에는 8 개의 이러한 플러그가 도시되어 있지만, 본 발명의 실시예는 이 수량으로 제한되지 않는다.
도 7a-7c는 본 개시의 일 실시예에 따라 (도 7a-7c에서 650으로 지칭되는) 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 7a는 후속 처리 단계 후 도 6에 도시된 구조의, 도 7b 및 7c에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 7b는 후속 처리 단계 후 도 6에 도시된 구조의, 도 7a 및 도 7c에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 7c는 후속 처리 단계 후 도 6에 도시된 구조의, 도 7a 및 7b에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 7a 내지 도 7c에 도시된 바와 같이, 도 2a 내지 도 2c와 관련하여 이전에 설명된 개구부(206)와 유사한 방식으로 절연 재료(755), 교번 전도성 라인 재료(752) 및 절연 재료(754)를 통해 절연 재료(753) 내로, 복수의 개구부(예를 들어, 비아 또는 홀)(756)가 형성(예를 들어, 에칭 및/또는 패턴 화)될 수 있다. 예를 들어, 개구부들(756)은 도 7a 내지 도 7c에 도시된 바와 같이 절연 재료(755) 및 교번 전도성 라인 재료(752) 및 절연 재료(754)가 각자의 개구부의 측벽을 형성하도록 형성될 수 있다. 또한, 개구부(756)는, 도 7a 내지 도 7c에 도시된 바와 같이, 각자의 개구부(756)의 바닥이 절연 재료(753)의 일부 및 전도성 플러그(751) 중 하나 또는 둘의 일부에 의해 형성되도록 구현된다.
도 8a-8c는 본 개시 내용의 실시예에 따라 3차원 메모리 어레이(도 8a-8c에서 850으로 지칭 됨)를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 8a는 후속 처리 단계 후 도 7a 내지 도 7c에 도시된 구조의, 도 8b 및 도 8c에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 8b는 후속 처리 단계 후 도 7a 내지 도 7c에 도시된 구조의, 도 8a 및 도 8c에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 8c는 후속 처리 단계 후 도 7a 내지 7c에 도시된 구조의, 도 8a 및 8b에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 8a 내지 도 8c에 도시된 바와 같이, 저장 요소 재료(858) 및 추가의(예를 들어, 제 2의) 전도성 라인 재료(860)는 복수의 개구부(856) 내에 형성될 수 있지만 완전히 채우지는 않을 수 있다. 저장 요소 재료(858) 및 전도성 라인 재료(850)는 도 3a 내지 도 3c와 관련하여 이전에 각각 기술된 저장 요소 재료(308) 및 전도성 라인 재료(310)와 유사한 재료 일 수 있고/있거나 이를 포함할 수 있다.
예로서, 저장 요소 재료(858)는 도 3a 내지 도 3c와 관련하여 앞서 설명된 저장 요소 재료(308)와 유사한 방식으로 절연 재료(855) 상에 그리고 개구부(856) 내에 등각으로 형성(예를 들어, 등각 증착)될 수 있다. 절연 재료(855) 상에 그리고 각각의 개구부(856)의 바닥을 가로 질러 형성된 저장 요소 재료(858)의 부분은 도 8a 내지 도 8c에 도시된 바와 같이 제거(예를 들어, 에칭 및/또는 패턴화)될 수 있다.
이어서, 제 2 전도성 라인 재료(860)는 개구부(856)의 나머지 부분에 형성될 수 있어서, 제 2 전도성 라인 재료(860)가 어레이의 각자의 평면 내 각자의 개구부(856)의 대향 측면 상에 미리 형성된 저장 요소 재료(858) 사이에 놓여 직접 접촉하지만, 개구부를 완전히 충전하지는 않는다(도 8a-8c 참조). 예를 들어, 제 2 전도성 라인 재료(860)가 개구부(856)에 형성된 후, 각자의 개구의 바닥에 그리고 바닥을 가로질러 제 2 전도성 라인 재료(860)의 일부가 제거되어(예를 들어, 에칭 및/또는 패턴화될 수 있음), 제 2 전도성 라인 재료(860)가 어레이의 각자의 평면에서 각자의 개구부(856)의 양 측면상 의 저장 요소 재료(858)과 직접 접촉하지만, 각자의 개구부(856)의 일부는 개구부의 각자의 측면 상의 제 2 전도성 재료(860) 사이에 남아있다(예를 들어, 이를 분리시킨다)(도 8a 내지 도 8c 참조).
또한, 각자의 개구부(856)의 각각의 측면 상에 형성된 저장 요소 재료(858) 및 제 2 전도성 라인 재료(860)는 도 8a-8c에 도시된 바와 같이 개구부의 바닥을 형성하는 전도성 플러그 또는 플러그들(851)의 부분과 직접 접촉할 수 있다. 예를 들어, 각자의 개구부(856)의 일 측면 상에 형성된 저장 요소 재료(858) 및 제 2 전도성 라인 재료(860)는 그 측면상의 개구의 바닥을 형성하는 전도성 플러그의 부분과 직접 접촉할 수 있고, 다른 전도성 플러그 중 하나의 일부가 다른 쪽의 개구부의 바닥을 형성할 경우, 개구부의 다른쪽에 형성된 저장 요소 재료(858) 및 제 2 전도성 라인 재료(860)는 해당 측면 상의 해당 전도성 플러그의 일부와 직접 접촉할 수 있다(도 8a 내지 도 8c 참조).
도 9a 내지 9c는 본 개시의 실시예에 따라 3차원 메모리 어레이(도 9a 내지 9c에서 950으로 지칭 됨)를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 9a는 후속 처리 단계 후 도 8a 내지 도 8c에 도시된 구조의, 도 9b 및 도 9c에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 9b는 후속 처리 단계 후 도 8a 내지 도 8c에 도시된 구조의, 도 9a 및 도 9c에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 9c는 후속 처리 단계 후 도 8a 내지 8c에 도시된 구조의, 도 9a 및 9b에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 9a 내지 도 9c에 도시된 바와 같이, 절연 재료(962)는 개구부(856)의 나머지 부분에 형성될 수 있다(예를 들어, 충전). 예를 들어, 절연 재료(962)는 절연 재료(955) 상에 그리고 개구부(856)의 나머지 부분 내에 형성될 수 있어서, 절연 재료(962)가 어레이의 각자의 평면에서 각자의 개구부(856)의 대향 측면 상에 미리 형성된 제 2 전도성 라인 재료(960) 사이에 놓여 직접 접촉하게 되고, 절연 재료(962)가 추가로 수평으로되도록 개구부(856) 도 9a 내지 도 9c에 도시된 바와 같이, 절연 재료(955)에 의해 어레이의 다른 평면(위)으로부터 수직으로 분리된 추가의 수평 배향 평면에 놓이게 된다.
절연 재료(962)는 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시나이트라이드과 같은 유전체 재료일 수 있다. 절연 재료(962)는 절연 재료(953, 954 및/또는 955)와 동일하거나 상이한 유전체 재료를 포함할 수 있다.
도 10a-10c는 본 개시의 일 실시예에 따라(도 10a-10c에서 1050으로 지칭되는) 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 10a는 후속 처리 단계 후 도 9a 내지 도 9c에 도시된 구조의, 도 10b 및 도 10c에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 10b는 후속 처리 단계 후 도 9a 내지 도 9c에 도시된 구조의, 도 10a 및 도 10c에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 10c는 후속 처리 단계 후 도 9a 내지 도 9c에 도시된 구조의, 도 10a 및 10b에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 10a 내지 10c에 도시된 바와 같이, 복수의 개구부(예를 들어, 비아 또는 홀)(1064)는 절연 재료(1062), 절연 재료(1055), 교번하는 제 1 전도성 라인 재료(1052) 및 절연 재료(1054)를 통해, 절연 재료(1053) 내로 형성(예를 들어, 에칭 및/또는 패턴 화)될 수 있어서, 절연 재료(1053)는 각각의 개구부(1064)의 바닥을 형성하고, 절연 재료(1062, 1055) 및 교번하는 제 1 전도성 라인 재료(1052) 및 절연 재료(1054)는 각자의 개구부(1064)의 측벽을 형성하게 된다. 예를 들어, 복수의 개구부(1064)는 절연 재료(1062)를 통해 형성될 수 있어서, 각자의 개구부(1064)의 적어도 일부가 절연 재료(1055) 상에 형성된 절연 재료(1062)의 일부를 통과하도록(예를 들어, 어레이의 나머지 평면 위에 있는 어레이의 추가의 수평 배향 평면을 통해) 그리고 교번하는 제 1 전도성 라인 재료(1052) 및 절연 재료(1054)를 통과하게 되어, 도 10a 내지 도 10c에 도시된 바와 같이, 각자의 개구부(1064)의 적어도 일부가 각자의 제 1 전도성 라인 재료(1052) 및 절연 재료(1054)를 통과(예를 들어, 어레이의 다른 수평 평면을 통해)하게 된다.
개구부(1064)를 형성함으로써, 제 2 전도성 라인 재료(1060)의 결과 영역이 개구부(1064) 형성시 제거된 영역을 배제할 수 있도록 제 2 전도성 라인 재료(1060)의 일부가 제거될 수 있다. 또한, 도 10a-10c에 도시된 바와 같이, 복수의 개구부(1064)는 제 1 전도성 라인 재료(1052)에 실질적으로 수직인 방향으로 형성될 수 있어서, 개구부(1064)는 각자의 수평면에서 각자의 제 1 전도성 라인 재료(1052) 사이에 형성된다. 이와 같이, 도 10a 내지 도 10c에 도시된 바와 같이, 개구부(1064)는 제 1 전도성 라인 재료(1052)에 실질적으로 수직인 방향으로 제 2 전도성 라인 재료(1060) 사이에 형성될 수 있고 따라서 이를 분리시킬 수 있다.
복수의 개구부(1064) 각각은 동시에 형성될 수 있다. 예를 들어, 복수의 개구부(1064) 각각은 단일 마스크를 사용하여 단일 에칭 및/또는 패턴으로 형성될 수 있다. 또한, 도 10a 내지 도 10c에 도시된 실시예에서, 복수의 개구부(1064) 각각은 직사각형 형상일 수 있다. 그러나, 본 개시의 실시예는 개구부(1064)를 위한 특정 형상(들) 및/또는 크기(들)로 제한되지 않는다. 예를 들어, 원형, 타원형 및/또는 각진 형상의 개구부는 특히 예리하거나 둥근 모서리를 가지면서 형성될 수 있다.
도 11a-11e는 본 개시 내용의 일 실시예에 따라(도 11a-11e에서 1150으로 지칭되는) 3차원 메모리 어레이를 형성하는 것과 관련된 후속 처리 단계의 다양한 도면을 도시한다. 예를 들어, 도 11a는 후속 처리 단계 후 도 10a 내지 10c에 도시된 구조의, 도 11c 내지 도 11e에 도시된 절단선 W-W를 따른 개략적인 단면도를 도시한다. 또한, 도 11b는 후속 처리 단계 후 도 10a 내지 도 10c에 도시된 구조의, 도 11c 내지 도 11e에 도시된 절단선 W'-W '를 따른 개략적인 단면도를 도시한다. 또한, 도 11c는 후속 처리 단계 후 도 10a-10c에 도시된 구조의, 도 11a-11b 및 11e에 도시된 절단선 B-B를 따른 개략적인 단면도를 도시한다. 또한, 도 11d는 후속 처리 단계 후 도 10a 내지 도 10c에 도시된 구조의, 도 11a 내지 도 11b 및 도 11e에 도시된 절단선 B'-B '를 따른 개략적인 단면도를 도시한다. 또한, 도 11e는 후속 처리 단계 후 도 10a 내지 도 10c에 도시된 구조의, 도 11a 내지 도 11d에 도시된 절단선 P-P를 따른 평면도를 도시한다.
도 11a 내지 도 11e에 도시된 바와 같이, 추가 절연 재료(1166 및 1168)는 복수의 개구부(1064)에 형성될 수 있다(예를 들어, 충전). 예를 들어, 절연 재료(1166)는 절연 재료(1062) 상에 그리고 개구부(1064) 내에 형성될 수 있어서, 절연 재료(1166)는 제 2 전도성 라인 재료(1160)의 제 1 부분(예를 들어, 측면), 저장 요소 재료(1158), 절연 재료(1155), 및 교번하는 제 1 전도성 라인 재료(1152) 및 절연 재료(1154)와, 각자의 개구부(1064)의 제 1 측부 상에서 직접 접촉(예를 들어, 밀봉)하고, 제 2 절연 재료(1166)는 제 2 전도성 라인 재료(1160)의 제 2 부분(가령, 측면), 저장 요소 재료(1158), 절연 재료(1155) 및 교번하는 제 1 전도성 라인 재료(1152) 및 절연 재료(1154)와, 각자의 개구부(1064)의 제 2(가령, 대향) 측부 상에서 직접 접촉하며, 절연 재료(1166)는 각자의 개구부(1064)의 바닥에서 절연 재료(1153)의 일부분과 직접 접촉하고(도 11a-11e 참조), 그러나 절연 재료(1166)가 개구부(1064)를 완전히 채우지 않도록한다.
절연 재료(1166)가 개구부(1064)에 형성된 후에, 절연 재료(1168)가 절연 재료(1166) 상에 그리고 개구부(1064)의 나머지 부분에 형성(충전)될 수 있어서, 절연 재료(1168)가 도 11a-11e에 도시된 바와 같이, 각자의 개구부(1064)의 대향 측면 상에 미리 형성된 절연 재료(1166) 사이에 놓여 직접 접촉한다.
절연 재료(1166 및 1168)는 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 옥시나이트라이드과 같은 유전체 재료일 수 있다. 일 실시예에서, 절연 재료(1166 및 1168)는 동일한 유전체 재료를 포함할 수 있다. 추가적인 실시예에서, 절연 재료(1166 및 1168)는 각각 다른 유전체 재료를 포함할 수 있다. 또한, 절연 재료(1166 및 1168)는 절연 재료(1153, 1154, 1155 및/또는 1162)와 동일하거나 상이한 유전체 재료를 포함할 수 있다.
도 11a 내지 도 11e에 도시된 바와 같이, 각자의 개구부(856)에 형성된 저장 요소 재료(1158), 제 2 전도성 라인 재료(1160) 및 절연 재료(1162)는 어레이(1150)의 복수의 수평 배향 평면에 형성된 제 1 전도성 라인 재료(1152)에 실질적으로 직각으로 연장되도록 배열된다. 도 11a 내지 도 11e와 관련하여, 제 1 전도성 라인 재료는 전도성 라인(1152)으로 지칭될 수 있고, 각자의 개구부(856)의 대향 측부 상에 형성된 제 2 전도성 라인 재료는 전도성 라인(1160)으로 지칭될 수 있다. 예를 들어, 복수의 수평으로 배향된 평면에 형성된 전도성 라인 재료는 도 11a 내지 도 11e에 도시된 처리 단계가 완료된 후, 전도성 라인(1152)을 포함할 수 있고, 각자의 개구부(856)의 일 측면 상에 형성된 전도성 라인 재료는 도 11a-11e에 도시된 처리 단계가 완료된 후, 전도성 라인(1160)을 포함할 수 있으며, 각자의 개구부(856)의 다른 측부 상에 형성된 전도성 라인 재료는 도 11a 내지 도 11e에 도시된 처리 단계가 완료된 후, 추가의(예를 들어, 별도의) 전도성 라인(1160)을 포함할 수 있다. 또한, 명확성을 위해 그리고 본 개시의 실시예들을 모호하게 하지 않기 위해 도 11a 내지 도 11e에 도시되지 않았지만, 전도성 라인(1160)은 예를 들어 본 명세서에서 전술한 바와 같은 접착층 또는 장벽과 같은 하나 이상의 재료를 포함할 수 있다.
이와 같이, 각각의 개구부(856)에 형성된 저장 요소 재료(1168), 2 개의 개별 전도성 라인(1160) 및 절연 재료(1162)는 어레이(1150)의 수직 스택을 포함할 수 있다. 즉, 어레이(1150)는 복수의 수직 스택을 포함할 수 있고, 각자의 스택은 전도성 라인(1152) 및 절연 재료(1154)에 실질적으로 수직으로 연장되면서 이를 통과하도록 배열된 제 1 전도성 라인(1160) 및 제 2 전도성 라인(1160)과, 전도성 라인(1152)과 제 1 및 제 2 전도성 라인(1160) 사이에 놓여 직접 접촉하도록 형성되는 저장 요소 재료(1158) - 스택 내 전도성 라인(1152)들을 관통함 - 와, 제 1 및 제 2 전도성 라인(1160)과 사이에 놓여 직접 접촉하도록 형성되는 절연 재료(1162)를 포함한다(도 11a 내지 도 11e 참조). 각자의 스택의 저장 요소 재료(1158)는 스택 내의 각각의 전도성 라인(1152)의 제 1 부분(가령, 제 1 측부)과 스택 내 전도성 라인들(1160) 중 하나 사이에 놓여 직접 접촉할 수 있고, 저장 요소 재료(1158)는 또한 도 11a 내지 도 11e에 도시된 바와 같이, 스택 내의 각자의 전도성 라인(1152)의 제 2 부분(가령, 대향 측부) 및 스택 내의 전도성 라인(1160)의 다른 하나 사이에 놓여 직접 접촉할 수 있다.
또한, 각자의 스택은 전도성 플러그(1151) 중 하나 또는 두 개를 포함할 수 있다. 예를 들어, 각자의 스택은 스택의 전도성 라인(들)(1160) 및 저장 요소 재료(1158)에 결합된(예를 들어, 직접 접촉하는) 전도성 플러그(들)(1151)를 포함할 수 있다. 전도성 플러그(1151)는 본 명세서에서 추가로 설명되는 바와 같이(예를 들어, 도 12와 관련하여) 어레이(1150)에서 수행되는 프로그램 또는 감지 동작 동안 수직 스택의 전도성(예를 들어, 워드) 라인(1160)을 개별적으로 선택하는데 사용될 수 있다.
도 11a 내지 도 11e에 도시된 바와 같이, 복수의 메모리 셀(1170)은 전도성 라인(1152)에 의해 형성된 어레이(1150)의 각각의 수평면에 형성될 수 있다. 예를 들어, 메모리 셀(1170)은 어레이(1150)의 데이터(가령, 비트) 라인이 형성되는 것과 실질적으로 동일한 레벨로 형성될 수 있어서, 메모리 셀이 그 셀을 포함하는 전도성 라인(1152)과 실질적으로 동일 평면에 있게 된다.
예를 들어, 도 11a 내지 도 11e에 도시된 바와 같이, 각자의 메모리 셀(1170)은 전도성 라인들(1152) 중 하나의 일부, 전도성 라인들(1160) 중 하나의 일부 및 저장 요소 재료(1158)의 일부를 포함할 수 있다. 해당 셀을 포함하는 저장 요소 재료(1158)의 일부는 도 11a-11e에 도시된 바와 같이, 해당 셀을 포함하는 전도성 라인(1152, 1160)의 일부 사이에 놓여 직접 접촉할 수 있다.
또한, 각자의 메모리 셀(1170)은 절연 재료(1153, 1154 및/또는 1155)의 부분들을 포함할 수 있다. 예를 들어, 각자의 메모리 셀은, 도 11a-11e에 도시된 바와 같이, 해당 셀의 전도성 라인(1152)의 제 3 부분(가령, 바닥)과 직접 접촉하는 절연 재료(1153 또는 1154)의 부분과, 해당 셀의 전도성 라인(1152)의 제 4 부분(가령, 상부)과 직접 접촉하는 절연 재료(1154 또는 1155)의 부분을 포함할 수 있다.
또한, 각자의 메모리 셀(1170)은 절연 재료(1166, 1168)의 부분들을 포함할 수 있다. 예를 들어, 각각의 메모리 셀은 해당 셀의 전도성 라인(1152), 전도성 라인(1160), 및 저장 요소 재료(1158)와 직접 접촉하는 절연 재료(1166)의 부분과, 해당 셀의 절연 재료(1166)와 직접 접촉하는 절연 재료(1168)의 부분을 포함할 수 있다(도 11a-11e).
도 12는 본 개시의 실시예에 따른 메모리 디바이스(1280) 형태의 장치의 블록도이다. 본원에 사용된 "장치"는 예를 들어, 회로 또는 회로군, 다이 또는 다이들, 모듈 또는 모듈들, 디바이스 또는 디바이스들, 시스템 또는 시스템들과 같은 다양한 구조 또는 구조의 조합 중 임의의 것을 지칭할 수 있지만, 이에 제한되지는 않는다.
도 12에 도시된 바와 같이, 메모리 디바이스(1280)는 메모리 어레이(1282)를 포함할 수 있다. 메모리 어레이(1282)는 예를 들어, 도 5a 내지 도 5e와 관련하여 이전에 설명된 3차원 메모리 어레이(500), 또는 도 11a-11e와 관련하여 이전에 설명한 3차원 메모리 어레이(1150)일 수 있다. 명확성을 위해 그리고 본 개시의 실시예들을 모호하게 하지 않기 위해 단일 메모리 어레이(1280)가 도 12에 도시되어 있지만, 메모리 디바이스(1280)는 어레이(1282)와 유사한 임의의 수의 메모리 어레이를 포함할 수 있다.
도 12에 도시된 바와 같이, 메모리 디바이스(1280)는 어레이(1282)에 연결된 디코더 회로(1284)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 디코더 회로(1284)는 행 디코더 및/또는 열 디코더 회로를 포함 및/또는 참조할 수 있다. 일 실시예에서, 디코더 회로(1284)는 어레이(1282)와 동일한 물리적 디바이스(예를 들어, 동일한 다이) 상에 포함될 수 있다. 예를 들어, 디코더 회로(1284)는 어레이(1282)의 기판에 내장될 수 있다. 일 실시예에서, 디코더(회로(1284)는 어레이(1282)를 포함하는 물리적 장치에 통신 가능하게 연결된 별도의 물리적 장치에 포함될 수 있다.
디코더 회로(1284)는 어레이(1282)에서 수행되는 프로그램 및/또는 감지 동작 동안 메모리 어레이(1282)의 메모리 셀에 액세스하기 위해 어드레스 신호를 수신 및 디코딩할 수 있다. 예를 들어, 디코더 회로(1284)는 프로그램 또는 감지 동작 중 어레이(1282)의 특정 메모리 셀을 선택하는데 사용하기 위한 회로를 포함할 수 있다.
예를 들어, 메모리 어레이(1282)가 도 5a 내지 도 5e와 관련하여 이전에 설명된 3차원 메모리 어레이(500)인 실시예에서, 디코더 회로(1284)는 어레이의 각자의 전도성 연장부에(예를 들어, 어레이의 각각의 수직면의 전도성 연장부에) 연결된 워드 라인 드라이버 회로를 포함할 수 있다. 이와 같이, 어레이의 특정 수직 평면의 수직 스택에서 분로된 워드 라인(510) 각각은 수직 평면의 전도성 연장부를 통해 워드 라인 드라이버 회로에 연결될 수 있으며, 따라서 디코더 회로(1284)는 그 평면에서 각 수직 스택의 워드 라인(510)을 동시에 선택(즉, 전압 인가)할 수 있다. 또한, 이러한 실시예에서, 디코더 회로(1284)는 어레이의 각자의 비트 라인(502)에 개별적으로 결합된 비트 라인 드라이버 회로를 포함할 수 있어서, 디코더 회로(1284)는 한 번에 단일(예를 들어, 단 하나의) 비트 라인(502)을 선택할 수 있다.
예로서, 특정 전압(예를 들어, Vp)을 갖는 이러한 실시예(예를 들어, 메모리 어레이(1282)가 어레이(500)인 실시예)에서 메모리 어레이(1282)의 메모리 셀을 프로그램하기 위한 프로그램 동작 동안, 디코더 회로(1284)는 비트 라인 드라이버 회로를 사용하여 셀을 포함하는 단일 비트 라인에 Vp/2의 전압을 인가할 수 있고, -Vp/2의 전압을 워드라인 드라이버 회로를 이용하여 셀을 포함하는 워드라인(을 포함하는 수직 평면)에 k예를 들어, 포함하는 수직 평면)에 연결된 전도성 연장부에 인가할 수 있다. 워드 라인 드라이버 회로를 사용하여 셀을 포함하는 워드 라인. 추가적인 예로서, 이러한 실시예에서 특정 전압(예를 들어, Vr)으로 수행되는 감지 동작 동안, 디코더 회로(1284)는 비트 라인 드라이버 회로를 사용하여 셀을 포함하는 단일 비트 라인에 Vr/2의 전압을 인가할 수 있고, 워드 라인 드라이버 회로를 사용하여 해당 셀을 포함하는 워드 라인에 연결된 전도성 연장부에 -Vr/2의 전압을 인가할 수 있다. 두 예들에서, 선택되지 않은 비트 라인들 및 워드 라인들은 접지에서 바이어스된 상태로 유지될 수 있다.
메모리 어레이(1282)가 도 11a 내지 도 11e와 관련하여 이전에 설명된 3차원 메모리 어레이(1150)인 실시예에서, 디코더 회로(1284)는 어레이의 각자의 전도성 플러그(1151)에 연결된 워드 라인 드라이버 회로를 포함할 수 있다. 이와 같이, 어레이의 각자의 워드 라인(1160)은 그 워드 라인에 결합된 플러그를 통해 워드 라인 드라이버 회로에 연결될 수 있고, 따라서 디코더 회로(1284)는 한번에 단일(예를 들어, 단 하나의) 워드 라인(1160)을 선택할 수 있다. 또한, 이러한 실시예에서, 디코더 회로(1284)는 어레이의 각자의 수평 평면(예를 들어, 어레이의 각자의 수직 평면의 비트 라인)에 연결된 비트 라인 드라이버 회로를 포함할 수 있다. 이와 같이, 어레이의 특정 수평 평면의 각각의 비트 라인(1152)은 비트 라인 드라이버 회로에 함께 결합될 수 있어서, 디코더 회로(1284)는 그 평면에서 각각의 비트 라인(1152)을 동시에 선택할 수 있다.
예로서, 특정 전압(예를 들어, Vp)을 가진 실시예(예를 들어, 메모리 어레이(1282)가 어레이(1150)인 실시예)에서 메모리 어레이(1282)의 메모리 셀을 프로그래밍하기 위한 프로그램 동작 동안, 디코더 회로(1284)는 비트 라인 구동기 회로를 사용하여 셀을 포함하는 비트 라인을 포함하는 수평 평면의 각 비트 라인에 Vp/2의 전압을 인가할 수 있고, 워드 라인 드라이버 회로를 이용하여 해당 셀을 포함하는 워드 라인에 결합된 단일 전도성 플러그에만 -Vp/2의 전압을 인가할 수 있다. 추가적인 예로서, 이러한 실시예에서 특정 전압(가령, Vr)으로 수행되는 감지 동작 중, 디코더 회로(1284)는 비트 라인 드라이버 회로를 사용하여 셀을 포함하는 수평면에서 비트 라인 각각에 Vr/2의 전압을 인가할 수 있고, 워드 라인 드라이버 회로를 사용하여 셀을 포함하는 워드 라인에 연결된 단일 전도성 플러그에만 -Vr/2의 전압을 인가할 수 있다. 두 예들 모두에서, 선택되지 않은 비트 라인들 및 워드 라인들은 접지에서 바이어스된 상태로 유지될 수 있다.
도 12에 도시된 실시예는 본 개시의 실시예를 모호하게 하지 않기 위해 도시되지 않은 추가 회로, 논리 및/또는 구성 요소를 포함할 수 있다. 예를 들어, 메모리 디바이스(1280)는 다른 동작들 중에서도 데이터를 감지(예를 들어, 판독), 프로그램(예를 들어, 기록), 이동 및/또는 소거하는 동작과 같은 동작을 메모리 어레이(1282) 상에서 수행하는 명령을 전송하는 제어기를 포함할 수 있다. 또한, 메모리 디바이스(1280)는 I/O 회로를 통해 I/O 커넥터를 통해 제공된 어드레스 신호를 래치하기 위한 어드레스 회로를 포함할 수 있다. 또한, 메모리 디바이스(1280)는 메모리 어레이(들)(1282)와 별개로 및/또는 이에 더하여 DRAM 또는 SDRAM과 같은 메인 메모리를 포함할 수 있다.
특정 실시예가 여기에 도시되고 설명되었지만, 당업자는 동일한 결과를 달성하도록 계산된 배열이 도시된 특정 실시예를 대신할 수 있음을 이해할 것이다. 본 개시는 본 개시의 다수의 실시예들의 적응 또는 변형을 포함하도록 의도된다. 상기 설명은 제한적인 것이 아니라 예시적인 방식으로 이루어진 것으로 이해되어야 한다. 상기 실시예들과 본 명세서에서 구체적으로 설명되지 않은 다른 실시예들의 조합은 상기 설명을 검토할 때 당업자에게 명백할 것이다. 본 개시의 다수의 실시예의 범위는 상기 구조 및 방법이 사용되는 다른 응용을 포함한다. 그러므로, 본 개시의 다수의 실시예들의 범위는 첨부된 청구 범위를 참조하여 그러한 청구 범위가 부여되는 전체 범위의 등가물과 함께 결정되어야 한다.
전술한 상세한 설명에서, 일부 특징들은 본 개시를 간소화하기 위해 단일 실시예에서 함께 그룹화된다. 이 개시 방법은 본 개시의 개시된 실시예가 각 청구 범위에 명시 적으로 언급된 것보다 더 많은 특징을 사용해야 한다는 의도를 반영하는 것으로 해석되어서는 안된다. 오히려, 다음의 청구 범위가 반영하는 바와 같이, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징보다 적다. 따라서, 다음의 청구 범위는 상세한 설명에 포함되며, 각 청구 범위는 그 자체가 별도의 실시예로서 서있다.

Claims (22)

  1. 3차원 메모리 어레이로서,
    절연 재료에 의해 서로로부터 분리된 제 1 복수의 전도성 라인;
    상기 제 1 복수의 전도성 라인 및 상기 절연 재료에 실질적으로 직각으로 연장 및 통과하도록 배열된 제 2 복수의 전도성 라인; 및
    제 2 복수의 전도성 라인이 제 1 복수의 전도성 라인을 관통하도록 제 1 복수의 전도성 라인과 제 2 복수의 전도성 라인 사이에 형성된 저장 요소 재료를 포함하되,
    저장 요소 재료는 제 1 복수의 전도성 라인들 중 각각의 하나의 제 1 부분과 제 2 복수의 전도성 라인들 중 첫번째 하나의 일부 사이에 놓여 직접 접촉하고; 그리고,
    저장 요소 재료는 제 1 복수의 전도성 라인들 중 각자의 하나의 제 2 부분과 제 2 복수의 전도성 라인들 중 두번째 하나의 일부 사이에 놓여 직접 접촉하는, 3차원 메모리 어레이.
  2. 제 1 항에 있어서, 복수의 메모리 셀을 포함하되, 각각의 메모리 셀은:
    제 1 복수의 전도성 라인 중 하나의 일부;
    제 2 복수의 전도성 라인 중 하나의 일부; 및
    상기 저장 요소 재료의 일부 - 상기 저장 요소 재료의 일부는 상기 각각의 메모리 셀의 상기 제 1 복수의 전도성 라인 중 하나의 일부와, 각각의 메모리 셀의 제 2 복수의 전도성 라인 중 하나의 일부 사이에 놓여 직접 접촉함 - 를 포함하는, 3차원 메모리 어레이.
  3. 제 2 항에 있어서, 각자의 메모리 셀은 상기 각각의 메모리 셀의 상기 복수의 제 1 전도성 라인 중 하나의 일부와 실질적으로 동일 평면 상에 있는, 3차원 메모리 어레이.
  4. 제 1 항에 있어서, 복수의 메모리 셀을 포함하되, 각각의 메모리 셀은:
    상기 제 1 복수의 전도성 라인 중 하나의 제 1 부분 및 제 2 부분;
    제 2 복수의 전도성 라인 중 첫번째 하나의 일부;
    제 2 복수의 전도성 라인 중 두번째 하나의 일부;
    상기 저장 요소 재료의 제 1 부분 - 상기 저장 요소 재료의 제 1 부분은 각각의 메모리 셀의 제 1 복수의 전도성 라인 중 하나의 제 1 부분과, 각각의 메모리 셀의 제 2 복수의 전도 라인 중 첫번째 하나의 일부 사이에 놓여 직접 접촉함; 및
    상기 저장 요소 재료의 제 2 부분 - 상기 저장 요소 재료의 제 2 부분은 각각의 메모리 셀의 제 1 복수의 전도성 라인 중 하나의 제 2 부분과, 각각의 메모리 셀의 제 2 복수의 전도 라인 중 두번째 하나의 일부 사이에 놓여 직접 접촉함 - 을 포함하는, 3차원 메모리 어레이.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 복수의 전도성 라인들 각각은 메모리 어레이의 상이한 데이터 라인이고; 그리고,
    제 2 복수의 전도성 라인들 각각은 메모리 어레이의 상이한 액세스 라인인, 3차원 메모리 어레이.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 저장 요소 재료는 자체-선택 저장 요소 재료인, 3차원 메모리 어레이.
  7. 3차원 메모리 어레이를 처리하는 방법으로서,
    절연 재료에 의해 서로로부터 분리된 복수의 평면에 제 1 전도성 라인 재료를 형성하는 단계;
    복수의 평면 내 제 1 전도성 라인 재료를 통해 복수의 개구부를 형성하는 단계;
    복수의 개구부에 저장 요소 재료를 형성하는 단계 :
    저장 요소 재료는 복수의 평면 내 복수의 개구부의 제 1 측면 상의 제 1 전도성 라인 재료의 제 1 부분과 직접 접촉하고; 그리고,
    저장 요소 재료는 복수의 평면 내 복수의 개구부의 제 2 측면 상의 제 1 전도성 라인 재료의 제 2 부분과 직접 접촉하며; 그리고,
    상기 제 2 전도성 라인 재료가 상기 복수의 평면 내 복수의 개구부들 내의 상기 저장 요소 재료 사이에 놓여 직접 접촉하도록 상기 복수의 개구부 내에 제 2 전도성 라인 재료를 형성하는 단계를 포함하는, 방법.
  8. 제 7 항에 있어서, 상기 복수의 평면은 수평으로 배향된, 방법.
  9. 제 7 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 방법은 상기 제 2 전도성 라인 재료가 단일 방향으로 분로되도록 상기 복수의 개구부에 상기 제 2 전도성 라인 재료를 형성하는 단계를 포함하는, 방법.
  10. 제 7 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 방법은 상기 복수의 평면과 동일한 배향을 가진, 그리고, 추가적인 절연 재료에 의해 상기 복수의 평면으로부터 분리된, 추가 평면에 제 2 전도성 라인 재료를 형성하는 단계를 포함하는, 방법.
  11. 제 10 항에 있어서, 상기 방법은:
    추가 평면에서 제 2 전도성 라인 재료 내에 복수의 개구부를 형성하는 단계;
    제 2 전도성 라인 재료의 복수의 개구부에 추가 절연 재료를 형성하는 단계로서;
    추가 절연 재료는 제 2 전도성 라인 재료 내의 복수의 개구부의 제 1 측면 상의 제 2 전도성 라인 재료의 제 1 부분과 직접 접촉하고; 그리고,
    추가 절연 재료는 제 2 전도성 라인 재료 내의 복수의 개구부의 제 2 측면 상의 제 2 전도성 라인 재료의 제 2 부분과 직접 접촉하며; 그리고,
    상기 절연 재료가 상기 제 2 전도성 라인 재료 내의 복수의 개구부 내의 추가적인 절연 재료 사이에 놓여 직접 접촉하도록 상기 제 2 전도성 라인 재료 내의 복수의 개구부에 절연 재료를 형성하는 단계를 포함하는, 방법.
  12. 3차원 메모리 어레이로서,
    절연 재료에 의해 서로로부터 분리된 제 1 복수의 전도성 라인; 및
    복수의 수직 스택을 포함하되, 상기 복수의 수직 스택들 각각은:
    상기 제 1 복수의 전도성 라인 및 상기 절연 재료에 실질적으로 직각으로 연장 및 통과하도록 배열된 제 2 전도성 라인; 및
    제 2 전도성 라인이 제 1 복수의 전도성 라인을 통과하도록 상기 제 1 복수의 전도성 라인과 상기 제 2 전도성 라인 사이에 형성되는 저장 요소 재료를 포함하며,
    저장 요소 재료는 제 1 복수의 전도성 라인들 각각의 하나의 제 1 부분 및 제 2 전도성 라인의 제 1 부분 사이에 놓여 직접 접촉하고; 그리고,
    저장 요소 재료는 제 1 복수의 전도성 라인 중 각각의 하나의 제 2 부분과 제 2 전도성 라인의 제 2 부분 사이에 놓여 직접 접촉하는, 3차원 메모리 어레이.
  13. 제 12 항에 있어서, 상기 어레이는 어레이 상에서 수행되는 프로그램 동작 또는 감지 동작 동안:
    제 1 복수의 전도성 라인 중 하나를 선택하도록; 그리고
    특정 수직 평면에서 복수의 수직 스택 각각의 제 2 전도성 라인을 선택하도록, 구성되는 회로를 포함하는, 3차원 메모리 어레이.
  14. 제 12 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 복수의 수직 스택들 중 각자의 하나의 제 2 전도성 라인은 상기 제 1 복수의 스택들과 실질적으로 평행하게 연장되는, 그리고, 추가의 절연 재료에 의해 제 1 복수의 전도성 라인으로부터 분리되는, 복수의 전도성 연장부들 중 하나에 결합되는, 3차원 메모리 어레이.
  15. 3차원 메모리 어레이로서,
    절연 재료에 의해 서로로부터 분리된 제 1 복수의 전도성 라인; 과
    복수의 수직 스택을 포함하되, 복수의 수직 스택 각각은:
    상기 제 1 복수의 전도성 라인 및 상기 절연 재료에 실질적으로 직각으로 연장 및 통과하도록 배열된 제 2 전도성 라인 및 제 3 전도성 라인; 및
    제 2 전도성 라인이 제 1 복수의 전도성 라인을 통과하도록 상기 제 1 복수의 전도성 라인과 상기 제 2 전도성 라인 사이에 형성되는, 그리고, 제 3 전도성 라인이 제 1 보수의 전도성 라인을 통과하도록 복수의 제 1 전도성 라인과 제 3 전도성 라인 사이에 형성되는, 저장 요소 재료를 포함하며,
    저장 요소 재료는 제 1 복수의 전도성 라인 중 각각의 하나의 제 1 부분 및 제 2 전도성 라인 사이에 놓여 직접 접촉하고; 그리고,
    저장 요소 재료는 제 1 복수의 전도성 라인 중 각각의 하나의 제 2 부분과 제 3 전도성 라인 사이에 놓여 직접 접촉하는, 3차원 메모리 어레이.
  16. 제 15 항에 있어서, 상기 어레이는, 프로그램 동작 또는 상기 어레이 상에서 수행되는 프로그램 동작 또는 감지 동작 동안:
    제 1 복수의 전도성 라인의 단일 평면을 선택하도록; 그리고,
    복수의 수직 스택 중 하나의 제 2 전도성 라인 또는 제 3 전도성 라인을 선택하도록, 구성되는 회로를 포함하는, 3차원 메모리 어레이.
  17. 제 15 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 복수의 수직 스택들 각각은 제 1 전도성 플러그 및 제 2 전도성 플러그를 포함하고,
    각자의 수직 스택의 제 2 전도성 플러그 및 제 1 전도성 플러그 중 하나는 각자의 스택의 제 2 전도성 라인과 직접 접촉하는 각자의 스택의 저장 요소 재료 및 각자의 스택의 제 2 전도성 라인에 결합되고; 그리고,
    각자의 수직 스택의 제 2 전도성 플러그 및 제 1 전도성 플러그 중 다른 하나는 각자의 스택의 제 3 전도성 라인과 직접 접촉하는 각자의 스택의 저장 요소 재료 및 각자의 스택의 제 3 전도성 라인에 결합되는, 3차원 메모리 어레이.
  18. 제 17 항에 있어서,
    복수의 수직 스택 각각의 제 1 전도성 플러그 및 제 2 전도성 플러그는 추가 절연 재료에 의해 서로로부터 분리되고; 그리고,
    복수의 수직 스택 각각의 제 1 전도성 플러그 및 제 2 전도성 플러그는 추가 절연 재료에 의해 제 1 복수의 전도성 라인으로부터 분리되는, 제 3 메모리 어레이.
  19. 3차원 메모리 어레이를 처리하는 방법으로서,
    제 1 절연 재료에 의해 서로로부터 분리된 복수의 평면에 제 1 전도성 라인 재료를 형성하는 단계;
    복수의 평면에서 제 1 전도성 라인 재료를 통해 복수의 개구부를 형성하는 단계;
    복수의 개구부에 저장 요소 재료를 형성하는 단계로서:
    저장 요소 재료는 복수의 평면에서 복수의 개구부의 제 1 측면 상의 제 1 전도성 라인 재료의 제 1 부분과 직접 접촉하고; 그리고,
    저장 요소 재료는 복수의 평면에서 복수의 개구부의 제 2 측면 상의 제 1 전도성 라인 재료의 제 2 부분과 직접 접촉하며;
    상기 제 2 전도성 라인 재료가 상기 복수의 평면에서 상기 복수의 개구부 내의 상기 저장 요소 재료 사이에 놓여 직접 접촉하도록, 상기 복수의 개구부에 제 2 전도성 라인 재료를 형성하는 단계; 및
    상기 제 2 절연 재료가 상기 복수의 평면에서 상기 복수의 개구부 내의 상기 제 2 전도성 라인 재료 사이에 놓여 직접 접촉하도록 상기 복수의 개구부 내에 제 2 절연 재료를 형성하는 단계를 포함하는, 방법.
  20. 제 19 항에 있어서, 상기 방법은:
    각자의 개구부의 바닥이 제 1 전도성 플러그의 일부 및 제 2 전도성 플러그의 일부에 의해 형성되도록 복수의 평면에서 제 1 전도성 라인 재료를 통해 복수의 개구부를 형성하는 단계; 및
    저장 요소 재료를 복수의 개구부 내에 형성하는 단계를 포함하되,
    복수의 개구부의 제 1 측면 상의 제 1 전도성 라인 재료의 제 1 부분과 직접 접촉하는 저장 요소 재료는 또한 복수의 개구부의 바닥에서 제 1 전도성 플러그 및 제 2 전도성 플러그 중 하나의 일부와 직접 접촉하고; 그리고,
    복수의 개구부의 제 2 측면 상의 제 1 전도성 라인 재료의 제 2 부분과 직접 접촉하는 저장 요소 재료는 또한 복수의 개구부의 바닥에서 제 1 전도성 플러그 및 제 2 전도성 플러그 중 다른 하나의 일부와 직접 접촉하는, 방법.
  21. 제 20 항에 있어서, 상기 방법은 상기 제 2 전도성 라인 재료가 복수의 개구부의 바닥에서 상기 제 1 전도성 플러그의 일부 및 상기 제 2 전도성 플러그의 일부와 직접 접촉하도록 상기 복수의 개구부에 제 2 전도성 라인 재료를 형성하는 단계를 포함하는 방법.
  22. 제 19 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 방법은:
    복수의 평면과 동일한 배향을 갖는 추가 평면에 제 2 절연 재료를 형성하는 단계;
    추가 평면에서 제 2 절연 재료 내에 복수의 개구부를 형성하는 단계;
    상기 제 2 절연 재료 내의 복수의 개구부에 제 3 절연 재료를 형성하는 단계로서,
    제 3 절연 재료는 제 2 절연 재료 내의 복수의 개구부의 제 1 측면 상의 제 2 절연 재료의 제 1 부분과 직접 접촉하고; 그리고,
    제 3 절연 재료는 제 2 절연 재료 내의 복수의 개구부의 제 2 측면 상의 제 2 절연 재료의 제 2 부분과 직접 접촉하며; 그리고,
    제 4 절연 재료가 상기 제 2 절연 재료 내의 복수의 개구부 내의 제 3 절연 재료 사이에 놓여 직접 접촉하도록 그리고 상기 제 2 절연 재료 내의 상기 복수의 개구부 내에 제 4 절연 재료를 형성하는 단계를 포함하는, 방법.
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