JP6978595B2 - 三次元メモリアレイ - Google Patents

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Description

本開示は、概して半導体メモリ及び方法に関し、より具体的には三次元メモリアレイに関する。
メモリデバイスは通常、コンピュータまたは他の電子デバイスの内部の半導体、集積回路、及び／または外部の着脱可能デバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多数の異なる種類のメモリが存在する。揮発性メモリは、データを保持するために電力を要し得、数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、及び同期式動的ランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電源が入っていない時に保存データを保持することで永続データを提供することができ、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、並びに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導電性メモリなどの抵抗可変メモリを含み得る。
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範な電子用途の揮発性及び不揮発性メモリとして、利用され得る。不揮発性メモリは、例えば、電子デバイスの中でも特に、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤなどのポータブルミュージックプレーヤ、及び動画プレーヤに、使用され得る。
抵抗可変メモリデバイスは、記憶素子（例えば可変抵抗を有する抵抗メモリ素子）の抵抗状態に基づいてデータを記憶することができる抵抗メモリセルを含み得る。よって、抵抗メモリセルは、抵抗メモリ素子の抵抗レベルを変化させることにより、目標データ状態に対応するデータを記憶するようにプログラムされ得る。抵抗メモリセルは、特定の期間、セルに（例えばセルの抵抗メモリ素子に）、正または負の電気パルス（例えば正または負の電圧または電流パルス）などの電界またはエネルギーのソースを印加することで、目標データ状態（例えば特定の抵抗状態に対応）にプログラムすることができる。抵抗メモリセルの状態は、印加された呼掛け電圧に応答してセルを流れる電流を検知することにより、特定され得る。セルの抵抗レベルに基づいて変化する検知電流は、セルの状態を示し得る。
多数のデータ状態（例えば抵抗状態）のうちの１つを、抵抗メモリセルに設定することができる。例えば、シングルレベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうち、目標となる１つのデータ状態にプログラムすることができ、２つの異なるデータ状態は、２進単位の１または０で表すことができ、セルが特定レベルより上の抵抗にプログラムされるか、特定レベルより下の抵抗にプログラムされるかに依存し得る。付加的な一例として、いくつかの抵抗メモリセルは、３つ以上のデータ状態のうち、目標となる１つのデータ状態にプログラムすることができる（例えば１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）。このようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と称され得る。ＭＬＣは、各セルが２桁以上（例えば２ビット以上）を表し得るため、メモリセルの数を増やすことなく、より高密度のメモリを提供することができる。
本開示の一実施形態による、３次元メモリアレイの形成に関連する加工ステップの図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する加工ステップの図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、３次元メモリアレイの形成に関連する後続の加工ステップの様々な図を示す。 本開示の一実施形態による、メモリデバイスの形態の装置のブロック図である。
本開示は、３次元メモリアレイ、及び３次元メモリアレイの加工方法を含む。多数の実施形態は、絶縁材料により互いに分離された第１の複数の導電線と、第１の複数の導電線及び絶縁材料に対し略垂直に延びて、これらを貫通するように配置された第２の複数の導電線と、第１の複数の導電線と、第１の複数の導電線を貫通する第２の複数の導電線との間に形成された記憶素子材料であって、記憶素子材料が、第１の複数の導電線の各導電線の第１の部分と、第２の複数の導電線の第１の導電線の一部との間に存在し、これらに直接接触し、記憶素子材料が、第１の複数の導電線の各導電線の第２の部分と、第２の複数の導電線の第２の導電線の一部との間に存在し、これらに直接接触するように、形成された記憶素子材料と、を含む。
本開示による３次元メモリアレイのメモリセルの密度は、従来の３次元メモリアレイのメモリセルの密度よりも、高くあり得る。例えば、本開示による３次元メモリアレイのメモリセルは、従来の３次元メモリアレイのメモリセルと比べて、より密に配置され得る。よって、本開示による３次元メモリアレイは、従来の３次元メモリアレイよりも、単位面積あたりのメモリセルの数が多くあり得る。
さらに、本開示による３次元メモリアレイのメモリセルは、従来の３次元メモリアレイのメモリセルと比較すると、セルの記憶素子とセルの導電線（例えばデータ線及びアクセス線）との接触面積が、縮小されている場合がある。この接触面積の縮小により、本開示による３次元メモリアレイの性能（例えばこのようなアレイを含むメモリデバイスの性能）は、従来の３次元メモリアレイの性能と比較して、向上し得る。
例えば、接触面積の縮小により、セルをその目標データ状態にプログラムするために使用されるプログラミング電流は、従来の３次元メモリアレイのセルをプログラムするために使用されるプログラミング電流と比較して、削減され得る。付加的な一例として、接触面積の縮小により、セルの記憶素子の電圧閾値ウィンドウが改善され得、これにより、セルの状態を特定するための検知ウィンドウが、従来の３次元メモリアレイのセルと比較して、向上し得る。
本明細書で使用される「ａ」または「ａｎ」は、１つ以上の何かを指し得、「複数の（ａ ｐｌｕｒａｉｌｔｙ ｏｆ）」は、２つ以上の何かを指し得る。例えば、メモリセル（ａ ｍｅｍｏｒｙ ｃｅｌｌ）は、１つ以上のメモリセルを指し得、複数のメモリセル（ａ ｐｌｕｒａｉｌｔｙ ｏｆ ｍｅｍｏｒｙ ｃｅｌｌｓ）は、２つ以上のメモリセルを指し得る。
本明細書の図は、最初の１つまたは複数の数字が図面の図番号に対応し、残りの数字が図面の要素または構成要素を識別する、番号付け規則に従う。異なる図面間の同様の要素または構成要素は、同様の数字を使用することで識別され得る。例えば、１０２は、図１の要素「０２」を参照し得、同様の要素が、図２Ａ〜図２Ｃの２０２として参照され得る。
図１は、本開示の一実施形態による、３次元メモリアレイ（図１では１００と称される）の形成に関連する加工ステップの図を示す。例えば、図１は、加工ステップの概略断面図を示す。
図１は、絶縁材料１０４により互いに垂直に分離された複数の水平配向平面における導電線材料１０２の形成（例えば堆積）を示す。例えば、図１に示されるように、第１の導電線材料１０２は、絶縁材料（例えば基板）１０３上に形成され得、次に第１の絶縁材料１０４が第１の導電線材料上に形成され得、次に第２の導電線材料１０２が第１の絶縁材料上に形成され得、次に第２の絶縁材料１０４が第２の導電線材料上に形成され得、導電線材料１０２及び絶縁材料１０４の形成は、このように交互に続けられ得、絶縁材料１０５が最後（例えば最上部）の導電線材料１０２上に形成される。
導電線材料１０２は、数ある中でも、金属（もしくは半金属）材料、またはドープポリシリコン材料などの半導体材料から成り得る（例えばこのような材料で形成され得る）。絶縁材料１０３、１０４、及び１０５は、例えば酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などの誘電材料であり得る。一実施形態では、絶縁材料１０３、１０４、及び／または１０５は、同じ誘電材料を含み得る。付加的な一実施形態では、絶縁材料１０３、１０４、及び１０５はそれぞれ、異なる誘電材料を含み得る。
複数の平面の各平面は、例えばアレイの異なる高位、デッキ、または平面など、３次元メモリアレイの異なるレベルに存在し得る（例えば異なるレベルを形成し得る）。例えば、各導電線材料１０２は、アレイの異なる（例えば別個の）データ線（例えばビット線）であり得る。図１に示される実施形態には、４つのこのようなレベルが示されるが、本開示の実施形態は、この数量に限定されない。
図２Ａ〜図２Ｃは、本開示の一実施形態による、３次元メモリアレイ（図２Ａ〜図２Ｃでは２００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図２Ａは、後続の加工ステップを受けた図１に示される構造の、図２Ｂ及び図２Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図２Ｂは、後続の加工ステップを受けた図１に示される構造の、図２Ａ及び図２Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図２Ｃは、後続の加工ステップを受けた図１に示される構造の、図２Ａ及び図２Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図２Ａ〜図２Ｃに示されるように、複数の開口部（例えばビアまたは穴）２０６が、絶縁材料２０５及び交互に配置された導電線材料２０２と絶縁材料２０４を貫通して、絶縁材料２０３の中まで形成（例えばエッチング及び／またはパターン化）され得、これは、絶縁材料２０３が各開口部の底部を形成し、絶縁材料２０５及び交互に配置された導電線材料２０２と絶縁材料２０４が各開口部の側壁を形成するように、形成され得る。例えば、図２Ａ〜図２Ｃに示されるように、各開口部２０６の少なくとも一部が、各導電線材料２０２及び各絶縁材料２０４を貫通するように（例えばアレイの各平面を貫通するように）、複数の開口部２０６は、交互に配置された導電線材料２０２と絶縁材料２０４を貫通して形成され得る。開口部２０６を形成することにより、導電線材料２０２の部分が除去され得、その結果、導電線材料２０２の残りの領域に、開口部２０６の形成時に除去された領域は含まれ得ない。
複数の開口部２０６のそれぞれは、同時に形成され得る。例えば、複数の開口部２０６のそれぞれは、単一マスクを使用した単一のエッチング及び／またはパターンで形成され得る。図２Ａ〜図２Ｃに示される実施形態には、５つのこのような開口部が示されるが、本開示の実施形態は、この数量に限定されない。
図２Ａ〜図２Ｃに示されるように、各開口部２０６は、同じ形状及びサイズで形成され得る。例えば、図２Ａ〜図２Ｃに示される実施形態では、各開口部２０６は、長方形に成形され得る。しかしながら、本開示の実施形態は、開口部２０６に関して、特定の形状及び／またはサイズに限定されない。例えば、数ある中でも、鋭い角または丸い角を有する円形状、楕円形状、及び／または角形状の開口部が形成されてもよい。
図３Ａ〜図３Ｃは、本開示の一実施形態による、３次元メモリアレイ（図３Ａ〜図３Ｃでは３００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図３Ａは、後続の加工ステップを受けた図２Ａ〜図２Ｃに示される構造の、図３Ｂ及び図３Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図３Ｂは、後続の加工ステップを受けた図２Ａ〜図２Ｃに示される構造の、図３Ａ及び図３Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図３Ｃは、後続の加工ステップを受けた図２Ａ〜図２Ｃに示される構造の、図３Ａ及び図３Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図３Ａ〜図３Ｃに示されるように、記憶素子材料３０８及び追加の（例えば第２の）導電線材料３１０が、複数の開口部２０６内に形成（例えば充填）され得る。例えば、図３Ａ〜３Ｃに示されるように、記憶素子材料３０８が、絶縁材料３０５上及び開口部２０６内にコンフォーマルに形成され得（例えばコンフォーマルに堆積され得）、これは、記憶素子材料３０８が、アレイの各平面における各開口部２０６の第１の側面上の第１の導電線材料３０２の第１の部分（例えば側面）と、アレイの各平面における各開口部２０６の第２（例えば反対側）の側面上の第１の導電線材料３０２の第２の部分（例えば側面）と、各開口部２０６の底部の絶縁材料３０３の部分と、直接接触するように、しかしまた記憶素子材料３０８が開口部２０６を完全に充填しないように、形成され得る。
図３Ａ〜図３Ｃに示されるように、記憶素子材料３０８が開口部２０６内にコンフォーマルに形成された後、第２の導電線材料３１０が、記憶素子材料３０８上及び開口部２０６の残りの部分内に（例えば充填するように）形成され得、これは、第２の導電線材料３１０が、アレイの各平面における各開口部２０６の両側面上に先に形成された記憶素子材料３０８に直接接触し、記憶素子材料３０８の間に存在するように、かつ第２の導電線材料３１０が、絶縁材料３０４及び記憶素子材料３０８によりアレイの他の平面から垂直に分離された追加の水平配向平面（例えば他の平面の上）に存在するように、形成され得る。よって、第２の導電線材料３１０は、単一方向に（例えば一方向にのみ）分路され得る（例えば上から下へ）。
第２の導電線材料３１０は、数ある中でも、金属（もしくは半金属）材料、またはドープポリシリコン材料などの半導体材料から成り得（例えばこのような材料で形成され得）、これは例えば、第１の導電線材料３０２と同じ材料であり得る。しかし、他の金属材料、半金属材料、または半導体材料も使用することができる。さらに、各開口部２０６内に形成された第２の導電線材料３１０は、アレイの異なる（例えば別個の）アクセス線（例えばワード線）であり得る。
記憶素子材料３０８は、カルコゲナイド合金及び／またはガラスなどのカルコゲナイド材料であり得、自己選択型記憶素子材料として機能し得る（例えば選択デバイス及び記憶素子の両方として機能し得る）。例えば、記憶素子材料３０８（例えばカルコゲナイド材料）は、それに印加されるプログラムパルスなどの印加電圧に応答し得る。閾値電圧未満の印加電圧の場合、記憶素子材料３０８は、「オフ」状態（例えば非導電状態）のままであり得る。あるいは、閾値電圧より大きい印加電圧に応じて、記憶素子材料３０８は、「オン」状態（例えば導電状態）になり得る。さらに、所与の極性の記憶素子材料３０８の閾値電圧は、印加電圧の極性（例えば正極性または負極性）に基づいて変わり得る。例えば、プログラムパルスが正であるか負であるかに基づいて、閾値電圧は変わり得る。
記憶素子材料３０８として機能し得るカルコゲナイド材料の例には、例えば動作中に相が変わらない合金（例えばセレンベースのカルコゲナイド合金）を含む数あるカルコゲナイド材料の中でも、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）材料、例えばＩｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、及びゲルマニウム（Ｇｅ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＧＳＴ）材料、例えばＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７などが挙げられる。さらに、カルコゲナイド材料は、微量の他のドーパント材料を含み得る。本明細書で使用されるハイフン付きの化学組織表記は、特定の混合物または化合物に含まれる元素を示し、示された元素を伴う全ての化学量論を表すことを意図する。
一実施形態では、記憶素子材料３０８は、自己選択型記憶素子材料として機能不可能であり得る抵抗メモリ素子（例えば相変化材料）であり得る。このような実施形態では、第２の導電線材料３１０が形成される前に、選択デバイスとして機能し得る追加の（例えば別個の）材料が、記憶素子材料３０８上及び開口部２０６内に形成され得る（図３Ａ〜３Ｃに図示せず）。
さらに、明確にするためかつ本開示の実施形態を不明瞭にしないため、図３Ａ〜図３Ｃに図示されていないが、例えば、材料の相互拡散に対する接着層または障壁を形成するため、及び／または組成物の混合を軽減するために、記憶素子材料３０８及び第２の導電線材料３１０の前、後、及び／または間に、他の材料が形成されてもよい。
図４Ａ〜図４Ｃは、本開示の一実施形態による、３次元メモリアレイ（図４Ａ〜図４Ｃでは４００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図４Ａは、後続の加工ステップを受けた図３Ａ〜図３Ｃに示される構造の、図４Ｂ及び図４Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図４Ｂは、後続の加工ステップを受けた図３Ａ〜図３Ｃに示される構造の、図４Ａ及び図４Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図４Ｃは、後続の加工ステップを受けた図３Ａ〜図３Ｃに示される構造の、図４Ａ及び図４Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図４Ａ〜図４Ｃに示されるように、複数の開口部（例えばビアまたは穴）４１２が、第２の導電線材料４１０、記憶素子材料４０８、絶縁材料４０５、交互に配置された第１の導電線材料４０２と絶縁材料４０４を貫通して、絶縁材料４０３の中まで形成（例えばエッチング及び／またはパターン化）され得、これは、絶縁材料４０３が、各開口部４１２の底部を形成し、第２の導電線材料４１０、記憶素子材料４０８、絶縁材料４０５、及び交互に配置された第１の導電線材料４０２と絶縁材料４０４が、各開口部４１２の側壁を形成するように、形成され得る。例えば、図４Ａ〜図４Ｃに示されるように、複数の開口部４１２が、第２の導電線材料４１０及び記憶素子材料４０８を貫通して形成され得、これは、各開口部４１２の少なくとも一部が、絶縁材料４０５上に形成された第２の導電線材料４１０及び記憶素子材料４０８の部分を貫通し（例えばアレイの他の平面の上にあるアレイの追加の水平配向平面を貫通し）、かつ、交互に配置された第１の導電線材料４０２と絶縁材料４０４を貫通して、よって各開口部４１２の少なくとも一部が、各第１の導電線材料４０２及び各絶縁材料４０４を貫通する（例えばアレイの他の水平平面を貫通する）ように、形成され得る。
開口部４１２を形成することにより、第２の導電線材料４１０の部分が除去され得、その結果、第２の導電線材料４１０の残りの領域に、開口部４１２の形成時に除去された領域は含まれ得ない。さらに、図４Ａ〜図４Ｃに示されるように、開口部４１２が、それぞれの水平平面におけるそれぞれの第１の導電線材料４０２の間に形成されるように、複数の開口部４１２は、第１の導電線材料４０２に略垂直な方向に形成され得る。よって、図４Ａ〜図４Ｃに示されるように、開口部４１２は、第１の導電線材料４０２に略垂直な方向に、第２の導電線材料４１０の間に、従って別個に、形成され得る。
複数の開口部４１２のそれぞれは、同時に形成され得る。例えば、複数の開口部４１２のそれぞれは、単一マスクを使用した単一のエッチング及び／またはパターンで形成され得る。例えば、いくつかの実施形態では、複数の開口部４１２は、ストライプ状マスクパターン（例えばストライプが図４Ｂの平面を出るように配向されたマスクパターン；図示せず）を介して、露出材料４１０及び４０８を選択的にエッチングすることにより、形成され得る。
図４Ａ〜図４Ｃに示されるように、開口部４１２のうちの様々な開口部は、異なる形状及び／またはサイズで形成され得る。例えば、図４Ａ〜図４Ｃに示される実施形態では、アレイ４００の側面に隣接して（例えば沿って）形成される開口部４１２は、長方形であり得、導電線材料４０２の間に形成される開口部４１２は、正方形であり得る。しかしながら、本開示の実施形態は、開口部４１２に関して、特定の形状（複数可）及び／またはサイズ（複数可）に限定されない。例えば、数ある中でも、鋭い角または丸い角を有する円形状、楕円形状、及び／または角形状の開口部が形成されてもよい。
図５Ａ〜図５Ｅは、本開示の一実施形態による、３次元メモリアレイ（図５Ａ〜図５Ｅでは５００と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図５Ａは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ｃ〜図５Ｅに示される切断線Ｗ−Ｗに沿った概略断面図を示す。例えば、図５Ｂは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ｃ〜図５Ｅに示される切断線Ｗ’−Ｗ’に沿った概略断面図を示す。さらに、図５Ｃは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ａ、図５Ｂ、及び図５Ｅに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図５Ｄは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ａ、図５Ｂ、及び図５Ｅに示される切断線Ｂ’−Ｂ’に沿った概略断面図を示す。さらに、図５Ｅは、後続の加工ステップを受けた図４Ａ〜図４Ｃに示される構造の、図５Ａ〜図５Ｄに示される切断線Ｐ−Ｐに沿った上面図を示す。
図５Ａ〜図５Ｅに示されるように、追加の絶縁材料５１４及び５１６が、複数の開口部４１２内に形成（例えば充填）され得る。例えば、図５Ａ〜図５Ｅに示されるように、絶縁材料５１４が、第２の導電線材料５１０上及び開口部４１２内に形成され得、これは、絶縁材料５１４が、各開口部４１２の第１の側面上に存在する第２の導電線材料５１０、記憶素子材料５０８、絶縁材料５０５、及び交互に配置された第１の導電線材料５０２と絶縁材料５０４の第１の部分（例えば側面）に直接接触（例えば密封）し、絶縁材料５１４が、各開口部４１２の第２（例えば反対側）の側面上に存在する第２の導電線材料５１０、記憶素子材料５０８、絶縁材料５０５、及び交互に配置された第１の導電線材料５０２と絶縁材料５０４の第２の部分（例えば側面）に直接接触し、絶縁材料５１４が、各開口部４１２の底部に存在する絶縁材料５０３の部分に直接接触するように、しかしまた絶縁材料５１４が開口部４１２を完全に充填しないように、形成され得る。
図５Ａ〜図５Ｅに示されるように、絶縁材料５１４が開口部４１２内に形成された後、絶縁材料５１６が、絶縁材料５１４上及び開口部４１２の残りの部分内に（例えば充填するように）形成され得、これは、絶縁材料５１６が、各開口部４１２の両側面上に先に形成された絶縁材料５１４に直接接触し、絶縁材料５１４間に存在するように、形成され得る。
絶縁材料５１４及び５１６は、例えば酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などの誘電材料であり得る。一実施形態では、絶縁材料５１４及び５１６は、同じ誘電材料を含み得る。付加的な一実施形態では、絶縁材料５１４及び５１６はそれぞれ、異なる誘電材料を含み得る。さらに、絶縁材料５１４及び５１６は、絶縁材料５０３、５０４、及び／または５０５と、同じまたは異なる誘電材料を含み得る。
図５Ａ〜図５Ｅに示されるように、各開口部２０６内に形成された記憶素子材料５０８及び第２の導電線材料５１０は、アレイ５００の複数の水平配向平面に形成された第１の導電線材料５０２に対して、略垂直に延びるように配置される。図５Ａ〜図５Ｅに関連して、第１の導電線材料及び第２の導電線材料は、それぞれ導電線５０２及び導電線５１０と称され得る。例えば、図５Ａ〜図５Ｅに示される加工ステップが完了した後、複数の水平配向平面に形成された導電線材料には導電線５０２が含まれ得、図５Ａ〜図５Ｅに示される加工ステップ後、各開口部２０６内に形成された導電線材料には導電線５１０が含まれ得る。さらに、明確にするためかつ本開示の実施形態を不明瞭にしないため、図５Ａ〜図５Ｅに示されていないが、導電線５１０は、本明細書で前述されたように（例えば図３Ａ〜図３Ｃに関連して）、例えば接着層または障壁などの１つ以上の材料を含み得る。
よって、各開口部２０６内に形成された記憶素子材料５０８及び導電線５１０は、アレイ５００の垂直スタックを成し得る。すなわち、図５Ａ〜図５Ｅに示されるように、アレイ５００は複数の垂直スタックを含み得、各スタックは、導電線５０２及び絶縁材料５０４に略垂直に延びて貫通するように配置された導電線５１０と、導電線５０２及び導電線５１０の間に形成された記憶素子材料５０８とを含み、スタック内で導電線５１０は導電線５０２を貫通する。図５Ａ〜図５Ｅに示されるように、各スタックの記憶素子材料５０８は、スタック内の各導電線５０２の第１の部分（例えば第１の側面）と、スタック内の導電線５１０の第１の部分（例えば第１の側面）との間に存在し、これらに直接接触し得、記憶素子材料５０８はまた、スタック内の各導電線５０２の第２の部分（例えば反対側面）と、スタック内の導電線５１０の第２の部分（例えば反対側面）との間に存在し、これらに直接接触し得る。
さらに、図５Ａ〜図５Ｅに関連して、導電線５０２に対して略平行に延び、かつ絶縁材料５０５により導電線５０２から分離された第２の導電線材料５１０の部分（例えば導電線５０２の上にあるアレイの追加の水平配向平面に存在する導電線材料５１０の部分）は、導電延長部と称され得る。図５Ａ〜図５Ｅに示されるように、それぞれ導電延長部は、絶縁材料５１４及び５１６により互いに分離され得、アレイ５００の特定の垂直平面における各垂直スタックの導電線５１０に通信可能に接続され得る。本明細書でさらに説明されるように（例えば図１２に関連して）、アレイ５００上でプログラム動作または検知動作が実行されている間、導電延長部を使用して、垂直スタックの導電線５１０が選択され得る。
図５Ａ〜図５Ｅに示されるように、導電線５０２で形成されたアレイ５００の各水平平面に、複数のメモリセル５２０が形成され得る。例えば、メモリセル５２０は、アレイ５００のデータ（例えばビット）線が形成されたレベルと実質的に同じレベルに形成され得、これは、メモリセルが、そのセルを成す導電線５０２と略同一平面上に存在するように、形成され得る。
例えば、図５Ａ〜図５Ｅに示されるように、各メモリセル５２０は、導電線５０２の第１の部分及び第２の部分（例えば両側面）と、第１の導電線５１０の一部と、第２の導電線５１０の一部と、記憶素子材料５０８の第１の部分と、記憶素子材料５０８の第２の部分とを含み得る。図５Ａ〜図５Ｅに示されるように、記憶素子材料５０８の第１の部分は、そのセルの導電線５０２の第１の部分と、そのセルの第１の導電線５１０の部分との間に存在し、これらに直接接触し得、記憶素子材料５０８の第２の部分は、そのセルの導電線５０２の第２の部分と、そのセルの第２の導電線５１０の部分との間に存在し、これらに直接接触し得る。
さらに、各メモリセル５２０は、絶縁材料５０３、５０４、及び／または５０５の部分を含み得る。例えば、図５Ａ〜図５Ｅに示されるように、各メモリセルは、そのセルの導電線５０２の第３の部分（例えば底部）に直接接触する絶縁材料５０３または５０４の一部と、そのセルの導電線５０２の第４の部分（例えば上部）に直接接触する絶縁材料５０４または５０５の一部とを含み得る。
さらに、各メモリセル５２０は、絶縁材料５１４及び５１６の部分を含み得る。例えば、図５Ａ〜図５Ｅに示されるように、各メモリセルは、そのセルの導電線５０２、第１及び第２の導電線５１０、及び記憶素子材料５０８に直接接触する絶縁材料５１４の部分と、そのセルの絶縁材料５１４に直接接触する絶縁材料５１６の部分とを含み得る。
図６は、本開示の一実施形態による、３次元メモリアレイ（図６では６５０と称される）の形成に関連する加工ステップの図を示す。例えば、図６は、加工ステップの概略断面図を示す。
図６は、図１に関連して前述された導電線材料１０２及び絶縁材料１０４と類似した方法で、絶縁材料６５４により互いに垂直に分離された複数の水平配向平面における導電線材料６５２の形成（例えば堆積）を示す。例えば、図６に示されるように、第１の導電線材料６５２は、絶縁材料（例えば基板）６５３の上に形成され得、絶縁材料６５５は、最後（例えば上部）の導電線材料６５２上に形成され得る。導電線材料６５２及び絶縁材料６５４、６５３、及び６５５は、それぞれ、図１に関連して前述された導電線材料１０２及び絶縁材料１０４、１０３、及び１０５に類似した材料であり得る、及び／またはこれらに類似した材料を含み得る。
図６に示される例では、導電プラグ６５１は絶縁材料６５３により、互いに及び導電線材料６５２から（例えば絶縁材料６５３上に形成された第１の導電線材料から）分離されるように、複数の導電プラグ６５１が、絶縁材料６５３内に形成（例えば構築）され得る。導電プラグ６５１は、銅、タングステン、及び／またはアルミニウム、及び／または他の導電性材料、及び／またはこれらの組み合わせを含み得、アレイ６５０の下（例えば絶縁材料６５３の下）に位置するアクセスデバイスに接続され得る。図６に示される実施形態には、８つのこのようなプラグが示されるが、本開示の実施形態は、この数量に限定されない。
図７Ａ〜図７Ｃは、本開示の一実施形態による、３次元メモリアレイ（図７Ａ〜図７Ｃでは７５０と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図７Ａは、後続の加工ステップを受けた図６に示される構造の、図７Ｂ及び図７Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図７Ｂは、後続の加工ステップを受けた図６に示される構造の、図７Ａ及び図７Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図７Ｃは、後続の加工ステップを受けた図６に示される構造の、図７Ａ及び図７Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図７Ａ〜図７Ｃに示されるように、図２Ａ〜図２Ｃに関連して前述された開口部２０６と類似した方法で、複数の開口部（例えばビアまたは穴）７５６が、絶縁材料７５５及び交互に配置された導電線材料７５２と絶縁材料７５４を貫通して、絶縁材料７５３の中まで形成（例えばエッチング及び／またはパターン化）され得る。例えば、図７Ａ〜図７Ｃに示されるように、絶縁材料７５５及び交互に配置された導電線材料７５２と絶縁材料７５４が、各開口部の側壁を形成するように、開口部７５６は形成され得る。さらに、図７Ａ〜図７Ｃに示されるように、各開口部７５６の底部が、絶縁材料７５３の一部、及び導電プラグ７５１のうちの１つまたは２つの導電プラグの一部により形成されるように、開口部７５６は形成され得る。
図８Ａ〜図８Ｃは、本開示の一実施形態による、３次元メモリアレイ（図８Ａ〜図８Ｃでは８５０と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図８Ａは、後続の加工ステップを受けた図７Ａ〜図７Ｃに示される構造の、図８Ｂ及び図８Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図８Ｂは、後続の加工ステップを受けた図７Ａ〜図７Ｃに示される構造の、図８Ａ及び図８Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図８Ｃは、後続の加工ステップを受けた図７Ａ〜図７Ｃに示される構造の、図８Ａ及び図８Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図８Ａ〜図８Ｃに示されるように、記憶素子材料８５８及び追加の（例えば第２の）導電線材料８６０が、複数の開口部８５６内に形成されるが、複数の開口部８５６を完全に充填することはない。記憶素子材料８５８及び導電線材料８６０は、それぞれ、図３Ａ〜図３Ｃに関連して前述された記憶素子材料３０８及び導電線材料３１０に類似した材料であり得る、及び／またはこれらに類似した材料を含み得る。
一例として、図３Ａ〜図３Ｃに関連して前述された記憶素子材料３０８と類似した方法で、記憶素子材料８５８は、絶縁材料８５５上及び開口部８５６内に、共形に形成（例えば共形に堆積）され得る。次に、図８Ａ〜図８Ｃに示されるように、絶縁材料８５５上及び各開口部８５６の底部にわたり形成された記憶素子材料８５８の部分は、除去（例えばエッチング及び／またはパターン化）され得る。
次に、図８Ａ〜図８Ｃに示されるように、第２の導電線材料８６０が、開口部８５６の残りの部分に形成され得、これは、第２の導電線材料８６０が、アレイの各平面における各開口部８５６の両側面上に先に形成された記憶素子材料８５８に直接接触し、記憶素子材料８５８の間に存在するが、開口部を完全に充填しないように、形成され得る。例えば、図８Ａ〜図８Ｃに示されるように、第２の導電線材料８６０が開口部８５６内に形成された後、各開口部の中及び各開口部の底部にわたる第２の導電線材料８６０の一部が、除去（例えばエッチング及び／またはパターン化）され得、これは、第２の導電線材料８６０が、アレイの各平面における各開口部８５６の両側面上の記憶素子材料８５８に直接接触するが、開口部のそれぞれの側面上の第２の導電線材料８６０の間に各開口部８５６の一部が残る（例えば第２の導電線材料８６０を分離する）ように、行われ得る。
さらに、図８Ａ〜図８Ｃに示されるように、各開口部８５６の各側面上に形成された記憶素子材料８５８及び第２の導電線材料８６０は、開口部の底部を形成する導電プラグ（複数可）８５１の一部に、直接接触し得る。例えば、図８Ａ〜図８Ｃに示されるように、各開口部８５６の一側面上に形成された記憶素子材料８５８及び第２の導電線材料８６０は、その側面において開口部の底部を形成する導電プラグの部分に直接接触し得、他の導電プラグのうちの１つの導電プラグの一部が、反対側面において開口部の底部を形成する場合、開口部の反対側面上に形成された記憶素子材料８５８及び第２の導電線材料８６０は、その側面における導電プラグの部分に直接接触し得る。
図９Ａ〜図９Ｃは、本開示の一実施形態による、３次元メモリアレイ（図９Ａ〜図９Ｃでは９５０と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図９Ａは、後続の加工ステップを受けた図８Ａ〜図８Ｃに示される構造の、図９Ｂ及び図９Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図９Ｂは、後続の加工ステップを受けた図８Ａ〜図８Ｃに示される構造の、図９Ａ及び図９Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図９Ｃは、後続の加工ステップを受けた図８Ａ〜図８Ｃに示される構造の、図９Ａ及び図９Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図９Ａ〜図９Ｃに示されるように、開口部８５６の残りの部分に、絶縁材料９６２が形成（例えば充填）され得る。図９Ａ〜図９Ｃに示されるように、絶縁材料９６２が、絶縁材料９５５上及び開口部８５６の残りの部分内に形成され得、これは、絶縁材料９６２が、アレイの各平面における各開口部８５６の両側面上に先に形成された第２の導電線材料９６０に直接接触し、第２の導電線材料９６０の間に存在するように、かつ絶縁材料９６２が、絶縁材料９５５によりアレイの他の平面から垂直に分離された追加の水平配向平面（例えば他の平面の上）に存在するように、形成され得る。
絶縁材料９６２は、例えば酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などの誘電材料であり得る。絶縁材料９６２は、絶縁材料９５３、９５４、及び／または９５５と、同じまたは異なる誘電材料を含み得る。
図１０Ａ〜図１０Ｃは、本開示の一実施形態による、３次元メモリアレイ（図１０Ａ〜図１０Ｃでは１０５０と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図１０Ａは、後続の加工ステップを受けた図９Ａ〜図９Ｃに示される構造の、図１０Ｂ及び図１０Ｃに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図１０Ｂは、後続の加工ステップを受けた図９Ａ〜図９Ｃに示される構造の、図１０Ａ及び図１０Ｃに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図１０Ｃは、後続の加工ステップを受けた図９Ａ〜図９Ｃに示される構造の、図１０Ａ及び図１０Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図１０Ａ〜図１０Ｃに示されるように、複数の開口部（例えばビアまたは穴）１０６４が、絶縁材料１０６２、絶縁材料１０５５、及び交互に配置された第１の導電線材料１０５２と絶縁材料１０５４を貫通して、絶縁材料１０５３の中まで形成（例えばエッチング及び／またはパターン化）され得、これは、絶縁材料１０５３が、各開口部１０６４の底部を形成し、絶縁材料１０６２及び１０５５、並びに交互に配置された第１の導電線材料１０５２と絶縁材料１０５４が、各開口部１０６４の側壁を形成するように、形成され得る。例えば、図１０Ａ〜図１０Ｃに示されるように、複数の開口部１０６４が、絶縁材料１０６２を貫通して形成され得、これは、各開口部１０６４の少なくとも一部が、絶縁材料１０５５上に形成された絶縁材料１０６２の部分を貫通し（例えばアレイの他の平面の上にあるアレイの追加の水平配向平面を貫通し）、かつ、交互に配置された第１の導電線材料１０５２と絶縁材料１０５４を貫通し、よって各開口部１０６４の少なくとも一部が、各第１の導電線材料１０５２及び各絶縁材料１０５４を貫通する（例えばアレイの他の水平平面を貫通する）ように、形成され得る。
開口部１０６４を形成することにより、第２の導電線材料１０６０の部分が除去され得、その結果、第２の導電線材料１０６０の残りの領域に、開口部１０６４の形成時に除去された領域は含まれ得ない。さらに、図１０Ａ〜図１０Ｃに示されるように、開口部１０６４が、それぞれの水平平面におけるそれぞれの第１の導電線材料１０５２の間に形成されるように、複数の開口部１０６４は、第１の導電線材料１０５２に略垂直な方向に形成され得る。よって、図１０Ａ〜図１０Ｃに示されるように、開口部１０６４は、第１の導電線材料１０５２に略垂直な方向に、第２の導電線材料１０６０の間に、従って別個に、形成され得る。
複数の開口部１０６４のそれぞれは、同時に形成され得る。例えば、複数の開口部１０６４のそれぞれは、単一マスクを使用した単一のエッチング及び／またはパターンで形成され得る。さらに、図１０Ａ〜図１０Ｃに示される実施形態では、複数の開口部１０６４のそれぞれは、長方形であり得る。しかしながら、本開示の実施形態は、開口部１０６４に関して、特定の形状（複数可）及び／またはサイズ（複数可）に限定されない。例えば、数ある中でも、鋭い角または丸い角を有する円形状、楕円形状、及び／または角形状の開口部が形成されてもよい。
図１１Ａ〜図１１Ｅは、本開示の一実施形態による、３次元メモリアレイ（図１１Ａ〜図１１Ｅでは１１５０と称される）の形成に関連する後続の加工ステップの様々な図を示す。例えば、図１１Ａは、後続の加工ステップを受けた図１０Ａ〜図１０Ｃに示される構造の、図１１Ｃ〜図１１Ｅに示される切断線Ｗ−Ｗに沿った概略断面図を示す。さらに、図１１Ｂは、後続の加工ステップを受けた図１０Ａ〜図１０Ｃに示される構造の、図１１Ｃ〜図１１Ｅに示される切断線Ｗ’−Ｗ’に沿った概略断面図を示す。さらに、図１１Ｃは、後続の加工ステップを受けた図１０Ａ〜図１０Ｃに示される構造の、図１１Ａ、図１１Ｂ、及び図１１Ｅに示される切断線Ｂ−Ｂに沿った概略断面図を示す。さらに、図１１Ｄは、後続の加工ステップを受けた図１０Ａ〜図１０Ｃに示される構造の、図１１Ａ、図１１Ｂ、及び図１１Ｅに示される切断線Ｂ’−Ｂ’に沿った概略断面図を示す。さらに、図１１Ｅは、後続の加工ステップを受けた図１０Ａ〜図１０Ｃに示される構造の、図１１Ａ及び図１１Ｂに示される切断線Ｐ−Ｐに沿った上面図を示す。
図１１Ａ〜図１１Ｅに示されるように、追加の絶縁材料１１６６及び１１６８が、複数の開口部１０６４内に形成（例えば充填）され得る。例えば、図１１Ａ〜図１１Ｅに示されるように、絶縁材料１１６６が、絶縁材料１０６２上及び開口部１０６４内に形成され得、これは、絶縁材料１１６６が、各開口部１０６４の第１の側面上に存在する第２の導電線材料１１６０、記憶素子材料１１５８、絶縁材料１１５５、及び交互に配置された第１の導電線材料１１５２と絶縁材料１１５４の第１の部分（例えば側面）に直接接触（例えば密封）し、絶縁材料１１６６が、各開口部１０６４の第２（例えば反対側）の側面上に存在する第２の導電線材料１１６０、記憶素子材料１１５８、絶縁材料１１５５、及び交互に配置された第１の導電線材料１１５２と絶縁材料１１５４の第２の部分（例えば側面）に直接接触し、絶縁材料１１６６が、各開口部１０６４の底部に存在する絶縁材料１１５３の部分に直接接触するように、しかしまた絶縁材料１１６６が開口部１０６４を完全に充填しないように、形成され得る。
図１１Ａ〜図１１Ｅに示されるように、絶縁材料１１６６が開口部１０６４内に形成された後、絶縁材料１１６８が、絶縁材料１１６６上及び開口部１０６４の残りの部分内に（例えば充填するように）形成され得、これは、絶縁材料１１６８が、各開口部１０６４の両側面上に先に形成された絶縁材料１１６６に直接接触し、絶縁材料１１６６間に存在するように、形成され得る。
絶縁材料１１６６及び１１６８は、例えば酸化ケイ素、窒化ケイ素、または酸窒化ケイ素などの誘電材料であり得る。一実施形態では、絶縁材料１１６６及び１１６８は、同じ誘電材料を含み得る。付加的な一実施形態では、絶縁材料１１６６及び１１６８はそれぞれ、異なる誘電材料を含み得る。さらに、絶縁材料１１６６及び１１６８は、絶縁材料１１５３、１１５４、１１５５、及び／または１１６２と、同じまたは異なる誘電材料を含み得る。
図１１Ａ〜図１１Ｅに示されるように、各開口部１０６４内に形成された記憶素子材１１５８、第２の導電線材料１１６０、及び絶縁材料１１６２は、アレイ１１５０の複数の水平配向平面に形成された第１の導電線材料１１５２に対して、略垂直に延びるように配置される。図１１Ａ〜図１１Ｅに関連して、第１の導電線材料は、導電線１１５２と称され得、各開口部１０６４の両側面に形成された第２の導電線材料は、導電線１１６０と称され得る。例えば、図１１Ａ〜図１１Ｅに示される加工ステップが完了した後、複数の水平配向平面に形成された導電線材料には導電線１１５２が含まれ得、図１１Ａ〜図１１Ｅに示される加工ステップが完了した後、各開口部１０６４の一側面上に形成された導電線材料には導電線１１６０が含まれ得、図１１Ａ〜図１１Ｅに示される加工ステップが完了した後、各開口部１０６４の反対側面上に形成された導電線材料には、追加の（例えば別個の）導電線１１６０が含まれ得る。さらに、明確にするためかつ本開示の実施形態を不明瞭にしないため、図１１Ａ〜図１１Ｅに示されていないが、導電線１１６０は、本明細書で前述されたように、例えば接着層または障壁などの１つ以上の材料を含み得る。
よって、各開口部１０６４内に形成された記憶素子材料１１５８、２つの別個の導電線１１６０、及び絶縁材料１１６２は、アレイ１１５０の垂直スタックを成し得る。すなわち、図１１Ａ〜図１１Ｅに示されるように、アレイ１１５０は複数の垂直スタックを含み得、各スタックは、導電線１１５２及び絶縁材料１１５４に略垂直に延びて貫通するように両方配置された第１の導電線１１６０及び第２の導電線１１６０、並びに、導電線１１５２と、スタック内で導電線１１５２を貫通する第１及び第２の導電線１１６０との間に形成され、これらに直接接触する記憶素子材料１１５８、並びに、第１及び第２の導電線１１６０の間に形成され、これらに直接接触する絶縁材料１１６２を含む。図１１Ａ〜図１１Ｅに示されるように、各スタックの記憶素子材料１１５８は、スタック内の各導電線１１５２の第１の部分（例えば第１の側面）と、スタック内の導電線１１６０のうちの一方との間に存在し、これらに直接接触し得、記憶素子材料１１５８はまた、スタック内の各導電線１１５２の第２の部分（例えば反対側面）と、スタック内の導電線１１６０のうちの他方との間に存在し、これらに直接接触し得る。
さらに、各スタックは、導電プラグ１１５１のうちの１つまたは２つを含み得る。例えば、各スタックは、そのスタックの記憶素子材料１１５８及び導電線（複数可）１１６０に結合された（例えば直接接触する）導電プラグ（複数可）１１５１を含み得る。本明細書でさらに説明されるように（例えば図１２に関連して）、アレイ１１５０上でプログラム動作または検知動作が実行されている間、導電プラグ１１５１を使用して、垂直スタックの導電（例えばワード）線１１６０が個別に選択され得る。
図１１Ａ〜図１１Ｅに示されるように、導電線１１５２で形成されたアレイ１１５０の各水平平面に、複数のメモリセル１１７０が形成され得る。例えば、メモリセル１１７０は、アレイ１１５０のデータ（例えばビット）線が形成されたレベルと実質的に同じレベルに形成され得、これは、メモリセルが、そのセルを成す導電線１１５２と略同一平面上に存在するように、形成され得る。
例えば、図１１Ａ〜図１１Ｅに示されるように、各メモリセル１１７０は、導電線１１５２のうちの１つの導電線の一部と、導電線１１６０のうちの一方の導電線の一部と、記憶素子材料１１５８の一部とを含み得る。図１１Ａ〜図１１Ｅに示されるように、セルを成す記憶素子材料１１５８の部分は、そのセルを成す導電線１１５２の部分と、そのセルを成す導電線１１６０の部分との間に存在し、これらに直接接触し得る。
さらに、各メモリセル１１７０は、絶縁材料１１５３、１１５４、及び／または１１５５の部分を含み得る。例えば、図１１Ａ〜図１１Ｅに示されるように、各メモリセルは、そのセルの導電線１１５２の第３の部分（例えば底部）に直接接触する絶縁材料１１５３または１１５４の一部と、そのセルの導電線１１５２の第４の部分（例えば上部）に直接接触する絶縁材料１１５４または１１５５の一部とを含み得る。
さらに、各メモリセル１１７０は、絶縁材料１１６６及び１１６８の部分を含み得る。例えば、図１１Ａ〜図１１Ｅに示されるように、各メモリセルは、そのセルの導電線１１５２、導電線１１６０、及び記憶素子材料１１５８に直接接触する絶縁材料１１６６の部分と、そのセルの絶縁材料１１６６に直接接触する絶縁材料１１６８の部分とを含み得る。
図１２は、本開示の一実施形態による、メモリデバイス１２８０の形態の装置のブロック図を示す。本明細書で使用される「装置」は、例えば回路もしくは回路機構、ダイ（複数可）、モジュール（複数可）、デバイス（複数可）、またはシステム（複数可）など、様々な構造のうちのいずれか、または構造の組み合わせを指し得るが、これらに限定されない。
図１２に示されるように、メモリデバイス１２８０は、メモリアレイ１２８２を含み得る。メモリアレイ１２８２は、例えば、図５Ａ〜図５Ｅに関連して前述された３次元メモリアレイ５００、または図１１Ａ〜図１１Ｅに関連して前述された３次元メモリアレイ１１５０であり得る。明確にするためかつ本開示の実施形態を不明瞭にしないために、図１２では単一のメモリアレイ１２８０が示されるが、メモリデバイス１２８０は、アレイ１２８２に類似した任意の数のメモリアレイを含み得る。
図１２に示されるように、メモリデバイス１２８０は、メモリアレイ１２８２に接続されたデコーダ回路１２８４を含み得る。本明細書で使用されるデコーダ回路１２８４は、行デコーダ及び／または列デコーダ回路を含み得る及び／または指し得る。一実施形態では、デコーダ回路１２８４は、アレイ１２８２と同じ物理デバイス（例えば同じダイ）上に含まれ得る。例えば、デコーダ回路１２８４は、アレイ１２８２の基板に組み込まれ得る。一実施形態では、デコーダ回路１２８４は、アレイ１２８２を含む物理デバイスに通信可能に接続された別個の物理デバイス上に含まれ得る。
デコーダ回路１２８４は、アレイ１２８２上でプログラム動作及び／または検知動作が実行されている間、メモリアレイ１２８２のメモリセルにアクセスするためのアドレス信号を受信し復号化し得る。例えば、デコーダ回路１２８４は、プログラム動作または検知動作中にアクセスするアレイ１２８２の特定のメモリセルを選択する際に使用される回路を含み得る。
例えば、メモリアレイ１２８２が図５Ａ〜図５Ｅに関連して前述された３次元メモリアレイ５００である一実施形態では、デコーダ回路１２８４は、アレイの各導電延長部（例えばアレイの各垂直平面の導電延長部）に接続されたワード線ドライバ回路を含み得る。よって、アレイの特定の垂直平面の垂直スタック内の分路されたワード線５１０のそれぞれは、その垂直平面の導電延長部を介して、ワード線ドライバ回路に接続され得、これにより、デコーダ回路１２８４は、その平面における各垂直スタックのワード線５１０を同時に選択し得る（例えばワード線５１０に電圧を印加し得る）。さらに、このような実施形態では、デコーダ回路１２８４は、アレイの各ビットライン５０２に個別に接続されたビットラインドライバ回路を含み得、これにより、デコーダ回路１２８４は、一度に単一の（例えば１つだけの）ビットライン５０２を選択し得る。
一例として、このような実施形態（例えばメモリアレイ１２８２がアレイ５００である一実施形態）においてメモリアレイ１２８２のメモリセルを特定の電圧（例えばＶｐ）でプログラムするプログラム動作中に、デコーダ回路１２８４は、ビット線ドライバ回路を使用して、セルを成す単一のビット線にＶｐ／２の電圧を印加し得、ワード線ドライバ回路を使用して、セルを成すワード線（例えばワード線を含む垂直平面）に接続された導電延長部に−Ｖｐ／２の電圧を印加し得る。付加的な例として、このような実施形態において特定の電圧（例えばＶｒ）で検知動作を実行中に、デコーダ回路１２８４は、ビット線ドライバ回路を使用して、セルを成す単一のビット線にＶｒ／２の電圧を印加し得、ワード線ドライバ回路を使用して、セルを成すワード線に接続された導電延長部に−Ｖｒ／２の電圧を印加し得る。両例において、選択されなかったビット線及びワード線は、接地電圧でバイアスされた状態に留まり得る。
メモリアレイ１２８２が図１１Ａ〜図１１Ｅに関連して前述された３次元メモリアレイ１１５０である一実施形態では、デコーダ回路１２８４は、アレイの各導電プラグ１１５１に接続されたワード線ドライバ回路を含み得る。よって、デコーダ回路１２８４が一度に単一（例えば１つのみ）のワード線１１６０を選択できるように、アレイの各ワード線１１６０は、そのワード線が接続されたプラグを介して、ワード線ドライバ回路に接続され得る。さらに、このような一実施形態では、デコーダ回路１２８４は、アレイの各水平平面に（例えばアレイの各垂直平面のビット線に）接続されたビット線ドライバ回路を含み得る。よって、アレイの特定の水平平面のビット線１１５２のそれぞれは、ビット線ドライバ回路に共に接続され得、これにより、デコーダ回路１２８４は、その平面におけるビット線１１５２のそれぞれを同時に選択し得る。
一例として、このような実施形態（例えばメモリアレイ１２８２がアレイ１１５０である一実施形態）においてメモリアレイ１２８２のメモリセルを特定の電圧（例えばＶｐ）でプログラムするプログラム動作中に、デコーダ回路１２８４は、ビット線ドライバ回路を使用して、セルを成すビット線を含む水平平面内のビット線のそれぞれにＶｐ／２の電圧を印加し得、ワード線ドライバ回路を使用して、セルを成すワード線に接続された単一の導電プラグにのみ−Ｖｐ／２の電圧を印加し得る。付加的な例として、このような実施形態において特定の電圧（例えばＶｒ）で検知動作を実行中に、デコーダ回路１２８４は、ビット線ドライバ回路を使用して、セルを成すビット線を含む水平面内のビット線のそれぞれにＶｒ／２の電圧を印加し得、ワード線ドライバ回路を使用して、セルを成すワード線に接続された単一の導電プラグにのみ−Ｖｒ／２の電圧を印加し得る。両例において、選択されなかったビット線及びワード線は、接地電圧でバイアスされた状態に留まり得る。
図１２に示される実施形態は、本開示の実施形態を不明瞭にしないために図示されていない追加の回路、ロジック、及び／または構成要素を含み得る。例えば、メモリデバイス１２８０は、数ある動作の中でもデータの検知（例えば読み出し）、プログラム（例えば書き込み）、移動、及び／または消去動作といった動作を、メモリアレイ１２８２上で行うためのコマンドを送信するコントローラを含み得る。さらに、メモリデバイス１２８０は、Ｉ／Ｏ回路を通してＩ／Ｏコネクタを介して提供されるアドレス信号をラッチするアドレス回路を含み得る。さらに、メモリデバイス１２８０は、メモリアレイ（複数可）１２８２とは別個に、及び／またはメモリアレイ（複数可）１２８２に加えて、例えばＤＲＡＭまたはＳＤＲＡＭなどのメインメモリを含み得る。
本明細書では特定の実施形態が例示され説明されているが、同じ結果を達成するために計算された構成が、示された特定の実施形態と置き換えられ得ることが、当業者には理解されよう。本開示は、本開示の多数の実施形態の適応形態または変形形態を対象とすることを意図する。上記の説明は、例示的なものであり、限定的なものではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に記載されていない他の実施形態は、上記の説明を検討することで、当業者には明らかとなるであろう。本開示の多数の実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。従って、本開示の多数の実施形態の範囲は、添付の特許請求の範囲を参照し、添付の特許請求の範囲が権利を与えられる内容と同等物の最大範囲に沿って、特定されるべきである。
前述の発明を実施するための形態において、いくつかの特徴は、開示を簡素化するために、単一の実施形態にまとめられている。本開示のこの方法は、本開示の開示された実施形態が各請求項に明示的に列挙される特徴より多くの特徴を使用する必要があるという意図を反映するものとして、解釈されるべきではない。むしろ、下記の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴より少ない。従って、下記の特許請求の範囲は、本明細書では発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims (15)

  1. 絶縁材料により互いに分離された第１の複数の平面にある第１の複数の導電線と、
    前記第１の複数の導電線及び前記絶縁材料に対し略垂直に延びて且つこれらを貫通するように配置された第２の複数の導電線と、
    前記第１の複数の導電線と前記第２の複数の導電線との間に形成された記憶素子材料と、
    を備える３次元メモリアレイであって、
    前記記憶素子材料が、前記第１の複数の導電線のうちの各導電線の第１の部分と、前記第２の複数の導電線のうちの第１の導電線の一部分との間に存在し、且つこれらに直接接触するように、かつ、前記記憶素子材料が、前記第１の複数の導電線のうちの各導電線の第２の部分と、前記第２の複数の導電線のうちの第２の導電線の一部分との間に存在し、且つこれらに直接接触するように、前記第２の複数の導電線が前記第１の複数の導電線を貫通し、
    前記第２の複数の導電線は、前記第１の複数の平面と同じ配向を有し且つ追加の絶縁材料によって前記第１の複数の平面から分離された第２の複数の平面にあり、
    前記第２の複数の導電線は、複数の開口部を含み、
    前記追加の絶縁材料が前記複数の開口部の第１の側面上で前記第２の複数の導電線の第１の部分に直接接触するように、かつ、前記追加の絶縁材料が前記複数の開口部の第２の側面上で前記第２の複数の導電線の第２の部分に直接接触するように、前記追加の絶縁材料が前記複数の開口部内にあり、
    前記絶縁材料が前記複数の開口部内の前記追加の絶縁材料と直接接触し且つこれらの間に存在するように、前記絶縁材料が前記複数の開口部内にある、
    ３次元メモリアレイ。
  2. 前記３次元メモリアレイは複数のメモリセルを備え、
    各メモリセルは、
    前記第１の複数の導電線のうちの１つの導電線の一部分と、
    前記第２の複数の導電線のうちの１つの導電線の一部分と、
    前記記憶素子材料の一部分と、
    を含み、
    前記記憶素子材料の前記一部分は、その各メモリセルの前記第１の複数の導電線のうちの前記１つの導電線の前記一部分と、その各メモリセルの前記第２の複数の導電線のうちの前記１つの導電線の前記一部分との間に存在し、かつ、これらに直接接触し、
    各メモリセルは、その各メモリセルの前記第１の複数の導電線のうちの前記１つの導電線の前記一部分と略同一平面上に存在し、
    前記記憶素子材料は自己選択型記憶素子材料である、請求項１に記載の３次元メモリアレイ。
  3. 前記３次元メモリアレイは複数のメモリセルを備え、
    各メモリセルは、
    前記第１の複数の導電線のうちの１つの導電線の第１の部分及び第２の部分と、
    前記第２の複数の導電線のうちの第１の導電線の一部分と、
    前記第２の複数の導電線のうちの第２の導電線の一部分と、
    前記記憶素子材料の第１の部分であって、その各メモリセルの前記第１の複数の導電線のうちの前記１つの導電線の前記第１の部分と、その各メモリセルの前記第２の複数の導電線のうちの前記第１の導電線の前記一部分との間に存在し、かつ、これらに直接接触する、前記記憶素子材料の前記第１の部分と、
    前記記憶素子材料の第２の部分であって、その各メモリセルの前記第１の複数の導電線のうちの前記１つの導電線の前記第２の部分と、その各メモリセルの前記第２の複数の導電線のうちの前記第２の導電線の前記一部分との間に存在し、かつ、これらに直接接触する、前記記憶素子材料の前記第２の部分と、
    を含む、請求項１に記載の３次元メモリアレイ。
  4. 前記第１の複数の導電線の各導電線は、前記３次元メモリアレイの異なるデータ線であり、
    前記第２の複数の導電線の各導電線は、前記３次元メモリアレイの異なるアクセス線である、
    請求項１〜３のいずれか１項に記載の３次元メモリアレイ。
  5. ３次元メモリアレイを加工する方法であって、
    絶縁材料により互いに分離された複数の平面に第１の導電線材料を形成することと、
    前記複数の平面における前記第１の導電線材料を貫通する複数の開口部を形成することと、
    前記複数の開口部内に記憶素子材料を形成することであって、前記記憶素子材料が、前記複数の平面における前記複数の開口部の第１の側面上で前記第１の導電線材料の第１の部分に直接接触し、かつ、前記記憶素子材料が、前記複数の平面における前記複数の開口部の第２の側面上で前記第１の導電線材料の第２の部分に直接接触するように、前記記憶素子材料を形成することと、
    前記複数の開口部内に第２の導電線材料を形成することであって、前記第２の導電線材料が、前記複数の平面における前記複数の開口部内の前記記憶素子材料に直接接触し且つこれらの間に存在するように、前記第２の導電線材料を形成することと、
    前記複数の平面と同じ配向を有し且つ追加の絶縁材料によって前記複数の平面から分離された追加の平面に、前記第２の導電線材料を形成することと、
    前記追加の平面における前記第２の導電線材料に複数の開口部を形成することと、
    前記第２の導電線材料の前記複数の開口部内に前記追加の絶縁材料を形成することであって、前記追加の絶縁材料が、前記第２の導電線材料の前記複数の開口部の第１の側面上で前記第２の導電線材料の第１の部分に直接接触し、かつ、前記追加の絶縁材料が、前記第２の導電線材料の前記複数の開口部の第２の側面上で前記第２の導電線材料の第２の部分に直接接触するように、前記追加の絶縁材料を形成することと、
    前記第２の導電線材料の前記複数の開口部内に前記絶縁材料を形成することであって、前記絶縁材料が前記第２の導電線材料の前記複数の開口部内の前記追加の絶縁材料に直接接触し且つこれらの間に存在するように、前記絶縁材料を形成することと、
    を含む方法。
  6. 前記複数の平面は、水平に配向され、
    前記方法は、前記第２の導電線材料が単一方向に分路されるように、前記複数の開口部内に前記第２の導電線材料を形成することを含む、請求項５に記載の方法。
  7. 絶縁材料により互いに分離された第１の複数の平面にある第１の複数の導電線と、
    複数の垂直スタックと、
    を備える３次元メモリアレイであって、
    前記複数の垂直スタックの各垂直スタックは、
    前記第１の複数の導電線及び前記絶縁材料に対し略垂直に延びて且つこれらを貫通するように配置された第２の導電線と、
    前記第１の複数の導電線と前記第２の導電線との間に形成された記憶素子材料と、
    を含み、
    前記記憶素子材料が、前記第１の複数の導電線の各導電線の第１の部分と、前記第２の導電線の第１の部分との間に存在し、且つこれらに直接接触するように、かつ、前記記憶素子材料が、前記第１の複数の導電線の各導電線の第２の部分と、前記第２の導電線の第２の部分との間に存在し、且つこれらに直接接触するように、前記第２の導電線が前記第１の複数の導電線を貫通し、
    前記第２の導電線は、前記第１の複数の平面と同じ配向を有し且つ追加の絶縁材料によって前記第１の複数の平面から分離された第２の複数の平面にある第２の複数の導電線のうちの１つであり、
    前記第２の複数の導電線は、複数の開口部を含み、
    前記追加の絶縁材料が前記複数の開口部の第１の側面上で前記第２の複数の導電線の第１の部分に直接接触するように、かつ、前記追加の絶縁材料が前記複数の開口部の第２の側面上で前記第２の複数の導電線の第２の部分に直接接触するように、前記追加の絶縁材料が前記複数の開口部内にあり、
    前記絶縁材料が前記複数の開口部内の前記追加の絶縁材料と直接接触し且つこれらの間に存在するように、前記絶縁材料が前記複数の開口部内にある、
    ３次元メモリアレイ。
  8. 前記３次元メモリアレイは回路を含み、
    前記回路は、前記３次元メモリアレイ上でプログラム動作または検知動作が実行されている間、
    前記第１の複数の導電線のうちの単一の導電線を選択し、かつ、
    特定の垂直平面において、前記複数の垂直スタックのそれぞれ垂直スタックの前記第２の導電線を選択する、
    ように構成される、請求項７に記載の３次元メモリアレイ。
  9. 前記複数の垂直スタックの各スタックの前記第２の導電線は、前記第１の複数の導電線に略平行に延び且つ前記追加の絶縁材料により前記第１の複数の導電線から分離された複数の導電延長部のうちの１つに接続される、請求項７〜８のいずれか１項に記載の３次元メモリアレイ。
  10. 絶縁材料により互いに分離された第１の複数の平面にある第１の複数の導電線と、
    複数の垂直スタックと、
    を備える３次元メモリアレイであって、
    前記複数の垂直スタックの各垂直スタックは、
    第２の導電線及び第３の導電線であって、その両方が、前記第１の複数の導電線及び前記絶縁材料に対し略垂直に延びて且つこれらを貫通するように配置された、第２の導電線及び第３の導電線と、
    前記第１の複数の導電線と前記第２の導電線との間に形成され、かつ前記第１の複数の導電線と前記第３の導電線との間に形成された記憶素子材料であって、前記記憶素子材料が、前記第１の複数の導電線の各導電線の第１の部分と、前記第２の導電線との間に存在し、且つこれらに直接接触するように、かつ、前記記憶素子材料が、前記第１の複数の導電線の各導電線の第２の部分と、前記第３の導電線との間に存在し、且つこれらに直接接触するように、前記第２の導電線が前記第１の複数の導電線を貫通し、かつ、前記第３の導電線が前記第１の複数の導電線を貫通する、記憶素子材料と、
    を含み、
    前記第２の導電線は、前記第１の複数の平面と同じ配向を有し且つ追加の絶縁材料によって前記第１の複数の平面から分離された第２の複数の平面にある第２の複数の導電線のうちの１つであり、
    前記第２の複数の導電線は、複数の開口部を含み、
    前記追加の絶縁材料が前記複数の開口部の第１の側面上で前記第２の複数の導電線の第１の部分に直接接触するように、かつ、前記追加の絶縁材料が前記複数の開口部の第２の側面上で前記第２の複数の導電線の第２の部分に直接接触するように、前記追加の絶縁材料が前記複数の開口部内にあり、
    前記絶縁材料が前記複数の開口部内の前記追加の絶縁材料と直接接触し且つこれらの間に存在するように、前記絶縁材料が前記複数の開口部内にある、
    ３次元メモリアレイ。
  11. 前記３次元メモリアレイは回路を含み、
    前記回路は、前記３次元メモリアレイ上でプログラム動作または検知動作が実行されている間、
    前記第１の複数の導電線のうちの単一の平面を選択し、かつ、
    前記複数の垂直スタックのうちの単一の垂直スタックの前記第２の導電線または前記第３の導電線を選択する、
    ように構成される、請求項１０に記載の３次元メモリアレイ。
  12. 前記複数の垂直スタックの各垂直スタックは、第１の導電プラグと、第２の導電プラグとを含み、
    各垂直スタックの前記第１の導電プラグ及び前記第２の導電プラグのうちの一方は、その各スタックの前記第２の導電線と、その各スタックの前記第２の導電線に直接接触するその各スタックの前記記憶素子材料とに接続され、
    各垂直スタックの前記第１の導電プラグ及び前記第２の導電プラグのうちの他方は、その各スタックの前記第３の導電線と、その各スタックの前記第３の導電線に直接接触するその各スタックの前記記憶素子材料とに接続され、
    前記複数の垂直スタックのそれぞれの垂直スタックの前記第１の導電プラグ及び前記第２の導電プラグは、前記追加の絶縁材料により互いに分離され、
    前記複数の垂直スタックのそれぞれの垂直スタックの前記第１の導電プラグ及び前記第２の導電プラグは、前記追加の絶縁材料により前記第１の複数の導電線から分離される、請求項１０〜１１のいずれか１項に記載の３次元メモリアレイ。
  13. ３次元メモリアレイを加工する方法であって、
    第１の絶縁材料により互いに分離された複数の平面に第１の導電線材料を形成することと、
    前記複数の平面における前記第１の導電線材料を貫通する複数の開口部を形成することと、
    前記複数の開口部内に記憶素子材料を形成することであって、前記記憶素子材料が、前記複数の平面における前記複数の開口部の第１の側面上で前記第１の導電線材料の第１の部分に直接接触するように、かつ、前記記憶素子材料が、前記複数の平面における前記複数の開口部の第２の側面上で前記第１の導電線材料の第２の部分に直接接触するように、前記記憶素子材料を形成することと、
    前記複数の開口部内に第２の導電線材料を形成することであって、前記第２の導電線材料が、前記複数の平面における前記複数の開口部内の前記記憶素子材料に直接接触し且つこれらの間に存在するように、前記第２の導電線材料を形成することと、
    前記複数の開口部内に第２の絶縁材料を形成することであって、前記第２の絶縁材料が、前記複数の平面における前記複数の開口部内の前記第２の導電線材料に直接接触し且つこれらの間に存在するように、前記第２の絶縁材料を形成することと、
    前記複数の平面と同じ配向を有する追加の平面に、前記第２の絶縁材料を形成することと、
    前記追加の平面における前記第２の絶縁材料に複数の開口部を形成することと、
    前記第２の絶縁材料の前記複数の開口部内に第３の絶縁材料を形成することであって、前記第３の絶縁材料が、前記第２の絶縁材料の前記複数の開口部の第１の側面上で前記第２の絶縁材料の第１の部分に直接接触し、かつ、前記第３の絶縁材料が、前記第２の絶縁材料の前記複数の開口部の第２の側面上で前記第２の絶縁材料の第２の部分に直接接触するように、前記第３の絶縁材料を形成することと、
    前記第２の絶縁材料の前記複数の開口部内に第４の絶縁材料を形成することであって、前記第４の絶縁材料が、前記第２の絶縁材料の前記複数の開口部内の前記第３の絶縁材料に直接接触し且つこれらの間に存在するように、前記第４の絶縁材料を形成することと、
    を含む方法。
  14. 前記方法は、
    各開口部の底部が、第１の導電プラグの一部分及び第２の導電プラグの一部分により形成されるように、前記複数の平面における前記第１の導電線材料を貫通して前記複数の開口部を形成することと、
    前記複数の開口部内に前記記憶素子材料を形成することであって、前記複数の開口部の前記第１の側面上で前記第１の導電線材料の前記第１の部分に直接接触する前記記憶素子材料が、前記複数の開口部の前記底部で、前記第１の導電プラグ及び前記第２の導電プラグのうちの一方の導電プラグの前記一部分にも直接接触するように、かつ、前記複数の開口部の前記第２の側面上で前記第１の導電線材料の前記第２の部分に直接接触する前記記憶素子材料が、前記複数の開口部の前記底部で、前記第１の導電プラグ及び前記第２の導電プラグのうちの他方の導電プラグの前記一部分にも直接接触するように、前記記憶素子材料を形成することと、
    を含む、請求項１３に記載の方法。
  15. 前記方法は、前記第２の導電線材料が、前記複数の開口部の前記底部で、前記第１の導電プラグの前記一部分及び前記第２の導電プラグの前記一部分に直接接触するように、前記複数の開口部内に前記第２の導電線材料を形成することを含む、請求項１４に記載の方法。
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