KR101895134B1 - 메모리 타일의 액세스 및 선택 패턴 - Google Patents

메모리 타일의 액세스 및 선택 패턴 Download PDF

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Abstract

일 실시예에서, 메모리 디바이스와 같은 장치가 개시된다. 상기 장치는 다수의 메모리 타일과 선택 회로를 포함한다. 각 메모리 타일은 복수의 디지트 라인 전도체와 복수의 액세스 라인 전도체의 교차점에서 저장 소자의 어레이를 구비한다. 상기 선택 회로는 상기 저장 소자에 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체에 기초하여 메모리 타일의 저장 소자를 선택하는 라인 드라이버를 포함한다. 상기 선택 회로는 상이한 메모리 타일의 저장 소자를 선택하기 전에 연속적인 방식으로 메모리 타일의 2개 이상의 저장 소자를 선택할 수 있다.

Description

메모리 타일의 액세스 및 선택 패턴{MEMORY TILE ACCESS AND SELECTION PATTERNS}
본 발명의 실시예는 일반적으로 집적 회로에 관한 것으로, 보다 상세하게는 메모리 디바이스와 같은 집적 회로를 위한 메모리 타일(memory tile)의 액세스 및 선택 패턴에 관한 것이다.
특히 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 저항 메모리, 및 플래쉬 메모리를 포함하는 많은 상이한 유형의 메모리가 있다. 저항 메모리의 유형에는, 특히 위상 변화 메모리, 프로그래밍 가능한 전도체 메모리, 및 저항 랜덤 액세스 메모리(RRAM)를 포함한다. 메모리 디바이스는 높은 메모리 밀도, 높은 신뢰성, 및 전력 없이 데이터를 보유하는 것을 요구하는 광범위한 전자 분야에서 비-휘발성 메모리로 사용된다. 비-휘발성 메모리는, 예를 들어, 퍼스널 컴퓨터, 휴대용 메모리 스틱(memory stick), 솔리드 스테이트 드라이브(solid state drive: SSD), 디지털 카메라, 셀룰러 전화, 휴대용 뮤직 플레이어, 예를 들어, MP3 플레이어, 영화 플레이어, 및 다른 전자 디바이스에서 사용될 수 있다. 여러 저항 메모리 디바이스는 교차점 아키텍처(cross-point architecture)로 구성된 셀 어레이(cell array)를 포함할 수 있다. 이러한 아키텍처에서, 메모리 셀은 한 쌍의 전도성 라인들 사이, 예를 들어, 액세스 라인과 데이터/센싱 라인 사이에 선택 디바이스, 예를 들어, 스위칭 요소, 예를 들어, 오보닉 임계값 스위치(ovonic threshold switch: OTS) 또는 다이오드와 직렬로 연결된 저장 소자(storage component), 예를 들어, 위상 변화 요소를 포함하는 셀 스택(cell stack)을 포함할 수 있다. 메모리 셀은 워드 라인과 비트 라인과 같은 2개의 전도성 라인의 교차점(intersection)에 위치되고, 이에 적절한 전압을 인가하는 것에 의해 "선택"될 수 있다.
청구된 주제는 본 명세서의 결론 부분에 구체적으로 적시되고 구별되어 청구된다. 그러나, 본 발명의 목적, 특징 및/또는 장점과 함께 구성 및/또는 동작 방법은, 첨부 도면을 참조하여 이하의 상세한 설명을 참조하면 가장 잘 이해될 수 있을 것이다:
도 1은 메모리 타일의 예시적인 메모리 어레이의 일부 사시도;
도 2는 예시적인 메모리 어레이의 에지(edge)에서 워드 라인과 비트 라인을 드라이버에 연결하는 소켓 구역(socket region)을 도시하는 도면;
도 3은 예시적인 메모리 디바이스의 블록도;
도 4는 메모리 어레이의 메모리 위치를 선택하는 예시적인 공정을 도시하는 도면;
도 5는 메모리 어레이의 메모리 위치를 선택하는 다른 예시적인 공정을 도시하는 도면;
도 6은 액세스 패턴에 따라 메모리 어레이의 메모리 위치를 선택하는 공정을 도시하는 도면;
도 7은 메모리 타일의 메모리 위치를 선택하고 액세스하는 예시적인 액세스 패턴을 도시하는 도면;
도 8은 하나의 주소 공간으로부터 다른 주소 공간으로 주소를 변환하는 타일 매퍼(tile mapper) 또는 시퀀서(sequencer)(800)를 도시하는 도면.
이하의 상세한 설명에서는 본 명세서의 일부를 형성하는 첨부 도면을 참조하고, 전체 도면에 걸쳐 동일한 참조 부호는 동일한 부분을 나타내는데 사용되어 대응하거나 유사한 요소를 나타낸다. 도시를 간략화하고/하거나 명확화하게 하기 위해, 도면에 도시된 요소는 반드시 축척에 맞는 것은 아닌 것으로 이해된다. 예를 들어, 일부 요소의 치수는 명확화를 위해 다른 요소에 비해 과장되었을 수 있다. 나아가, 다른 실시예도 사용될 수 있는 것으로 이해된다. 나아가, 청구범위를 벗어남이 없이 구조적 및/또는 논리적 변경이 이루어질 수 있다. 또한 방향 및/또는 기준, 예를 들어, 위(up), 아래(down), 상부(top), 하부(bottom) 등은 도면을 설명하기 위하여 사용된 것일 뿐 청구범위를 제한하려고 의도된 것이 아닌 것으로 이해된다. 그러므로, 이하의 상세한 설명은 청구범위 및/또는 균등범위를 제한하려고 의도된 것이 아니다.
이하의 상세한 설명에서, 다수의 특정 상세들이 청구된 주제를 충분히 이해하기 위해 제시되었다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 청구된 주제가 이들 특정 상세 없이 실시될 수 있다는 것을 이해할 수 있을 것이다. 다른 경우에, 이 기술 분야에 통상의 지식을 가진 자에게 알려져 있을 수 있는 방법, 장치 및/또는 시스템은 청구된 주제를 불명확해지는 것을 회피하기 위해 상세히 설명되지 않았다.
개요
메모리 디바이스는 데이터를 효율적으로 저장하고 검색하는 교차점 어레이(cross-point array)를 포함하는 메모리 타일을 사용할 수 있다. 이 메모리 디바이스는 다수의 메모리 타일을 포함할 수 있고 여기서 하나의 메모리 타일 어레이는 어레이 구조물에 배열된 수 천 개의 저장 소자와 같은 다수의 저장 소자를 포함한다. 각 메모리 타일은 교차점 어레이를 포함할 수 있고, 주소 세트에 의해 한정될 수 있고, 여기서 하나의 주소는 메모리 타일의 하나의 저장 소자를 고유하게 식별한다. 메모리 타일의 저장 소자는 개별 저장 소자에 대응하는 디지트 라인 전도체와 액세스 라인 전도체에 전압을 인가하는 것에 의해 메모리 타일로부터 선택될 수 있다. 선택된 저장 소자는 저장 소자와 연관된 액세스 회로에 의해 액세스될 수 있다.
불운하게도, 메모리 타일에서 많은 교차점 어레이는 교란 효과(disturb effect)를 받는다. 교란 효과는 교차점 어레이의 하나의 저장 소자를 선택하고/하거나 액세스하는 것이 후속 시간 기간 또는 액세스 이벤트에서 동일한 교차점 어레이의 저장 소자를 성공적으로 선택하고/하거나 액세스하는 메모리 디바이스의 능력에 부정적으로 영향을 미치는 효과를 포함할 수 있다. 예를 들어, 교차점 어레이의 저장 소자가 부분적으로 칼코게나이드(chalcogenide)로 형성된 경우, 교차점 어레이는 저장 소자의 임계값이 실질적으로 초기 임계값 값으로 회복(recover)될 때까지 하나의 교차점 어레이의 저장 소자를 선택하는 것이 동일한 교차점 어레이의 동일한 디지트 또는 액세스 라인 전도체에 연결된 저장 소자를 선택하는 것을 방해하는 임계값 회복 효과(threshold recovery effect)를 나타낼 수 있다. 이전에 선택된 저장 소자의 상태는 선택된 레벨로부터 선택해제된 레벨로 전이하고 나서 동일한 디지트 또는 액세스 라인 전도체에 연결된 저장 소자가 성공적으로 선택될 수 있기 전의 시간 기간 동안 선택해제된 상태에 유지되어야 할 수 있다. 교란 효과의 다른 예로서, 하나의 교차점 어레이의 저장 소자를 선택하면 선택된 저장 소자 또는 및/또는 디지트 또는 액세스 라인 전도체의 거리 내에 있는 것과 동일한 교차점 어레이의 다른 저장 소자 및/또는 디지트 또는 액세스 라인 전도체와 결합 효과를 초래할 수 있다. 이 결합 효과는 저장 소자에 부적절한 선택을 초래하거나 또는 저장 소자에 부정확한 액세스를 초래할 수 있다. 교란 효과의 추가적인 예로서, 저장 소자의 선택은 국부적인 온도 증가를 일시적으로 야기할 수 있다. 이 온도는 하나 이상의 저장 소자의 적절한 선택과 동작에 영향을 미칠 수 있다.
메모리 타일의 교차점 어레이에서의 교란 효과를 관리하기 위해, 일부 메모리 디바이스는 하나의 메모리 타일의 하나의 저장 소자를 선택하고 액세스하고 나서, 상이한 메모리 타일의 하나의 저장 소자를 선택하고 액세스하는 것으로 이동한다. 이 메모리 디바이스는 종국적으로 이전에 액세스된 메모리 타일의 저장 소자에 액세스하는 것으로 리턴할 때까지 다수의 상이한 메모리 타일들의 하나의 저장 소자를 (예를 들어, 연속적인 하나 이상의 클록 펄스의 결과) 연속적으로 선택하고 이에 액세스하는 것을 계속한다. 그러나, 이 접근법은, 하나의 메모리 타일을 선택하고 액세스하는 것으로부터 그 다음 메모리 타일을 선택하고 액세스하는 것으로 전이하는 것이 오버헤드(예를 들어, 추가적인 회로 소자의 사용)와 메모리 액세스 레이턴시를 생성할 수 있기 때문에 메모리 디바이스의 효율과 성능을 제한할 수 있다. 나아가, 하나의 메모리 타일을 선택하고 액세스하는 것으로부터 그 다음 메모리 타일을 선택하고 액세스하는 것으로 전이하는 것은 에너지를 소비할 수 있다.
따라서, 본 발명의 일부 실시예에서, 단일 메모리 타일에서 (예를 들어, 하나 이상의 연속적인 클록 펄스의 결과) 연속적으로 선택하고 액세스하는 동작을 가능하게 하는 선택하고 액세스하는 시퀀스가 제공된다. 선택하고 액세스하는 시퀀스는 인접하지 않은 패턴, 예를 들어, 대각선 패턴을 따라 단일 메모리 타일의 저장 소자를 선택하고 액세스하는 것으로 정렬하는 것에 의해 고성능 메모리 디바이스 동작(예를 들어, 센싱, 리셋 펄스, 선행 조건(pre-condition) 펄스 등)을 촉진한다. 선택하고 액세스하는 시퀀스는 개별 저장 소자를 선택하고 액세스하는 것으로부터 초래되는 교란 효과를 나타내는 동안 단일 메모리 타일의 전체 커버리지를 달성하도록 선택될 수 있다. 단일 메모리 타일의 인접한 위치는 교란 효과로 인한 레이턴시 기간이 지나간 후 선택되고 액세스될 수 있다.
본 발명의 다른 실시예에서, 메모리 디바이스와 같은 장치가 개시된다. 상기 장치는 다수의 메모리 타일과 선택 회로를 포함한다. 각 메모리 타일은 복수의 디지트 라인 전도체와 복수의 액세스 라인 전도체의 교차점에서 저장 소자의 어레이를 구비한다. 상기 선택 회로는 상기 저장 소자에 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체에 기초하여 메모리 타일의 저장 소자를 선택하는 라인 드라이버를 포함한다. 상기 선택 회로는 상이한 메모리 타일의 저장 소자를 선택하기 전에 연속적인 방식으로 메모리 타일의 2개 이상의 저장 소자를 선택할 수 있다. 일부 구현에서, 상기 상이한 메모리 타일의 저장 소자는 상기 메모리 타일의 2개 이상의 저장 소자를 선택하는 것과 병렬로 선택될 수 있다.
본 발명의 추가적인 실시예에서, 메모리 디바이스와 같은 장치는, 제어기와, 메모리 주소를 저장하도록 구성된 메모리를 포함한다. 상기 제어기는 상기 저장 소자에 대한 디지트 라인 전도체 및 액세스 라인 전도체와 연관된 메모리 주소에 따라 다수의 메모리 타일의 저장 소자를 선택하도록 다수의 스위칭 디바이스를 스위칭한다. 각 메모리 타일은 복수의 디지트 라인 전도체와 복수의 액세스 라인 전도체의 교차점에서 고유하게 주소지정 가능한 저장 소자의 어레이를 구비한다. 상기 제어기는 이전에 선택된 메모리 주소에 적어도 부분적으로 기초하여 상기 다수의 스위칭 디바이스로 선택할 그 다음 메모리 주소를 결정하고 상기 그 다음 메모리 주소를 상기 메모리에 저장한다. 상기 제어기는 상이한 메모리 타일의 저장 소자를 선택하기 전에 메모리 타일의 2개 이상의 저장 소자를 연속적으로 선택할 수 있다.
본 발명의 또 다른 실시예에서, 메모리 디바이스를 동작시키는 방법이 개시된다. 상기 방법은 다수의 메모리 타일의 메모리 타일의 저장 위치(storage location)의 메모리 주소를 결정하는 단계를 포함한다. 각 메모리 주소는 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체를 구비하고, 각 메모리 타일은 복수의 디지트 라인 전도체와 복수의 액세스 라인 전도체의 교차점에서 저장 소자의 어레이를 포함한다. 나아가, 상기 방법은 상기 메모리 타일의 저장 위치에 액세스하기 위해 상기 저장 위치의 결정된 메모리 주소에 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체를 선택하는 단계를 포함한다. 메모리 타일의 적어도 2개 이상의 저장 소자는 상이한 메모리 타일의 저장 소자를 선택하기 전에 선택될 수 있다.
시스템 개요
집적 회로 메모리 디바이스와 같은 집적 회로는, 기판에 일반적으로 형성된 다수의 물질 층을 포함한다. 상기 물질 층은 회로 디바이스들을 상호 연결시키는 금속 레벨로도 알려진 전도성 금속 층을 포함한다. 집적 회로에서 금속 레벨의 세장형(elongate) 전도성 라인은 반도체 디바이스를 위한 전극으로 기능하는 전극뿐만 아니라 상호 연결부를 포함한다(예를 들어, 스위치 및/또는 메모리 저장 소자를 포함할 수 있는 메모리 셀을 주소지정하는 액세스 라인과 디지트 라인 - 액세스 라인과 디지트 라인은 워드 라인과 비트 라인이라고도 언급될 수 있다). 동일한 수직 레벨에 있는 층 또는 층들로 형성된 전도성 라인은 집합적으로 금속 레벨로 언급될 수 있고, 이 라인은 금속 라인 또는 배선으로 언급될 수 있으나, 물질은 도핑된 반도체 층(예를 들어, 폴리실리콘)과 같은 비-금속 전도체로 형성되거나 또는 금속 질화물, 금속 탄화물 및 금속 규화물과 같은 금속 합금으로 형성될 수도 있다. 금속 레벨들 사이에 형성된 접촉은 수직 커넥터로 언급될 수 있다. 이러한 수직 커넥터는 연결하는 전도성 라인과는 별개로 형성되거나, 또는 이중 다마신 공정(dual damascene process)에서 상부 전도성 라인과 동시에 형성될 수 있다.
본 명세서에서 메모리 "비트 라인"이라는 언급은 이진 메모리 저장으로 제한되지 않는 디지트 라인에, 보다 일반적으로 적용가능하다. 나아가, 비트 라인은 열 전극(column electrode)으로 언급될 수 있고, 본 명세서에서 비트 라인 드라이버와 드라이버 구역(driver region)이라는 언급은 열 드라이버(column driver)와 드라이버 구역에 적용가능하다. 유사하게, 액세스 라인 또는 워드 라인은 행 전극(row electrode)으로 언급될 수 있고, 본 명세서에서 워드 라인 드라이버와 드라이버 구역이라는 언급은 행 드라이버(row driver)와 드라이버 구역에 적용가능하다. 이 기술 분야에 통상의 지식을 가진 자라면 행 전극과 열 전극은 반드시 수직이어야 하는 것은 아니고; 오히려, 어레이는 행 전극과 열 전극이 수직이 아닌 각도로 서로 교차하는 방식으로 구성될 수 있다는 것을 이해할 수 있을 것이다.
메모리 디바이스는 어레이 포맷으로 배열된 메모리 셀을 포함할 수 있다. 메모리 어레이는 일반적으로 메모리 셀에 액세스(예를 들어, 프로그래밍과 판독)하기 위해 메모리 셀을 선택하는데 사용되는 액세스 라인(예를 들어, 워드 라인)과 디지트 라인(예를 들어, 비트 라인)이라고 언급되는 2개의 전도성 또는 반-전도성 교차(예를 들어, 직교) 라인을 포함할 수 있다. 워드 라인과 비트 라인은 메모리 셀을 위한 전극으로도 기능할 수 있어서, 전극 라인으로 언급되거나 또는 보다 단순히 전극으로 언급될 수 있다. 상이한 유형의 메모리 셀은 상이한 방식으로 액세스될 수 있으나, 워드 라인과 비트 라인은 일반적으로 또한 행 및 열 드라이버로도 알려진 각 워드 라인과 비트 라인 드라이버 회로에 연결된다. 본 명세서에 사용된 바와 같이, "기판"이라는 용어는 실리콘-온-절연체(silicon-on-insulator: SOI) 또는 실리콘-온-사파이어(silicon-on-sapphire: SOS) 기술, 도핑된 및 도핑되지 않은 반도체, 베이스 반도체 기초에 의해 지지되는 실리콘 에피텍시얼 층, 상보적 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS), 예를 들어, 금속 백엔드(back end)를 갖는 CMOS 프론트 엔드(front end), 및/또는 다른 반도체 구조물 및 기술을 포함할 수 있다. 예를 들어, 동작 메모리 어레이와 연관된 여러 회로, 예를 들어, 디코딩 회로는 기판 내에 및/또는 기판 상에 형성될 수 있다.
도 1은 메모리 타일의 메모리 어레이(100)의 일부 사시도를 도시한다. 이 예에서, 어레이(100)는 본 명세서에서 워드 라인으로 언급될 수 있는 제1 세트의 전도성 라인(102-0, 102-1, ..., 102-N), 예를 들어, 액세스 라인과, 본 명세서에서 비트 라인 또는 디지트 라인으로 언급될 수 있는 제2 세트의 전도성 라인(104-0, 104-1, ..., 104-M), 예를 들어, 데이터 라인의 교차점에 위치된 메모리 셀(106)을 포함하는 교차점 어레이를 포함할 수 있다. 좌표 축(101)은 이 예에서 비트 라인(104-0, 104-1, ..., 104-M)이 y-방향으로 배향되고 워드 라인(102-0, 102-1, ..., 102-N)이 x-방향으로 배향된 것을 나타낸다. 도시된 바와 같이, 워드 라인(102-0, 102-1, ..., 102-N)은 실질적으로 서로 평행하고, 실질적으로 서로 평행한 비트 라인(104-0, 104-1, ..., 104-M)에 실질적으로 직교하지만; 실시예는 이들로 제한되지 않고, 워드 라인과 비트 라인은 수직이 아닌 배향을 구비할 수 있다. 본 명세서에 사용된 바와 같이, "실질적으로"라는 용어는 변경된 특성이 절대적인 것이 아니라, 특성의 장점을 달성할 수 있을 만큼 충분히 근접한 것을 의도한다. 예를 들어, "실질적으로 평행한"은 절대적으로 평행한 것으로 제한되지 않고, 수직인 배향보다 평행한 배향에 적어도 더 근접한 배향을 포함할 수 있다. 유사하게, "실질적으로 직교하는"은 평행한 배향보다 수직인 배향에 더 근접한 배향을 포함할 수 있다. 나아가, 일부 구현에서, 교차점 어레이는 비트 라인과 워드 라인이 기판의 평면에 수직인 평면에 놓여 있거나 이 기판의 평면에 실질적으로 수직인 평면에 놓여 있을 수 있도록 수직 방향으로 배향될 수 있다.
교차점 어레이(100)는 어레이 구조물을 포함할 수 있다. 일례로서, 메모리 셀(106)은 다른 유형의 메모리 셀 중에서 위상 변화 랜덤 액세스 메모리(PCRAM) 셀, 저항 랜덤 액세스 메모리(RRAM) 셀, 전도성 브리지 랜덤 액세스 메모리(CBRAM) 셀, 및/또는 스핀 전달 토크 랜덤 액세스 메모리(STT-RAM) 셀을 포함할 수 있다. 여러 실시예에서, 메모리 셀(106)은 위상 변화 물질 또는 금속 산화물을 포함하는 저장 소자, 예를 들어, 저항 저장 소자에 직렬로 연결된 선택 디바이스, 예를 들어, 스위칭 디바이스를 포함하는 "스택" 구조물을 포함할 수 있다. 일례로서, 선택 디바이스는 다른 스위칭 요소 중에서 다이오드, 전계 효과 트랜지스터(FET), 바이폴러 접합 트랜지스터(bipolar junction transistor: BJT), 또는 오보닉 임계값 스위치(ovonic threshold switch: OTS)를 포함할 수 있다.
다수의 실시예에서, 선택 디바이스와, 각 메모리 셀(106)과 연관된 저장 소자는 직렬로 연결된 2-단자 디바이스를 포함할 수 있다. 예를 들어, 선택 디바이스는 한 쌍의 전극들 사이에 형성된 2-단자 오보닉 임계값 스위치(OTS), 예를 들어, 칼코게나이드 합금을 포함할 수 있고, 저장 소자는 한 쌍의 전극들 사이에 형성된 2-단자 위상 변화 저장 소자, 예를 들어, 위상 변화 물질(phase change material: PCM)을 포함할 수 있다. 다수의 실시예에서, 전극은 선택 디바이스와, 메모리 셀(106)의 저장 소자 사이에 공유될 수 있다. 또한, 다수의 실시예에서, 비트 라인(104-0, 104-1, ..., 104-M)과 워드 라인(102-0, 102-1, ..., 102-N)은 메모리 셀(106)에 대응하는 상부 전극과 하부 전극으로 기능할 수 있다.
본 명세서에 사용된 바와 같이, "저장 소자" 또는 "저장 요소"는 메모리 셀(106)의 프로그래밍 가능한 부분, 예를 들어, 상이한 데이터 상태로 프로그래밍 가능한 부분을 말할 수 있다. 예를 들어, PCRAM 및 RRAM 셀에서, 저장 소자는 인가된 프로그래밍 신호, 예를 들어, 전압 및/또는 전류 펄스에 응답하여 특정 데이터 상태에 대응하는 특정 레벨로 프로그래밍 가능한 저항을 가지는 메모리 셀의 일부를 포함할 수 있다. 저장 소자는, 위상 변화 물질과 같은, 예를 들어, 하나 이상의 저항 가변 물질을 포함할 수 있다. 일례로서, 위상 변화 물질은 다른 위상 변화 물질 중에서 칼코게나이드 합금, 예를 들어, 인듐(In)-안티몬(Sb)-텔루르(Te)(IST) 물질, 예를 들어, In2Sb2Te5, In1Sb2Te4, In1Sb4Te7 등, 또는 게르마늄(Ge)-안티몬(Sb)-텔루르(Te)(GST) 물질, 예를 들어, Ge8Sb5Te8, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7, Ge4Sb4Te7 등을 포함할 수 있다. 본 명세서에 사용된 바와 같이 하이픈으로 연결된 화학 조성 표기는, 특정 혼합물 또는 화합물에 포함된 요소를 나타내고, 지시된 요소를 수반하는 모든 화학양론을 나타내는 것으로 의도된다. 다른 위상 변화 물질은, 예를 들어, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다. 저항 가변 물질의 다른 예는 2개 이상의 금속, 예를 들어, 전이 금속, 알칼리 토금속, 및/또는 희토류 금속을 포함하는 전이 금속 산화물 물질 및/또는 합금을 포함할 수 있다. 실시예는 메모리 셀(106)의 저장 소자와 연관된 특정 저항 가변 물질 또는 물질들로 제한되지 않는다. 예를 들어, 저장 소자를 형성하는데 사용될 수 있는 저항 가변 물질의 다른 예는 다른 것 중에서 이진 금속 산화물 물질, 거대(colossal) 자기-저항 물질, 및/또는 여러 폴리머-기반 저항 가변 물질을 포함한다. 나아가, 일부 구현에서, "저장 소자"는 메모리 셀에 병합된 선택 디바이스를 더 포함할 수 있다. 도 1에 도시되지는 않았지만, 다수의 실시예에서, 어레이(100)는, 예를 들어, 다수의 어레이(100)들이 서로 수직으로 스택되어 있거나, 또는 다수의 어레이(100)들이 기판의 평면에 수직인 평면에서 나란히 스택되어 있는, 3차원(3D) 아키텍처의 일부로 구현될 수 있다.
나아가, 본 명세서에 사용된 바와 같이, "메모리 타일" 또는 "타일"은 그룹의 각 메모리 셀이 개별적으로 주소지정될 수 있는 메모리 셀 주소의 대응하는 세트를 구비하는 유한 개수의 메모리 셀의 그룹을 포함하는 하나 이상의 교차점 어레이를 말할 수 있다. 예를 들어, 단일 레벨 셀 메모리에서, 하나의 메모리 셀 주소를 사용하여 그룹의 하나의 메모리 셀을 선택하고 액세스할 수 있다. 다중 레벨 셀 메모리에서, 메모리 셀은 하나를 초과하는 데이터 비트를 보유할 수 있고, 각 셀이 고유한 물리적 주소에 대응할 수 있지만, 하나를 초과하는 논리적 주소가 개별 셀에 적용될 수 있다. 하나의 예에서, 메모리 타일은 1k 비트 크기인 워드 라인과 1k 비트 크기인 비트 라인에 의해 한정될 수 있다. 타일은 선택가능한 1K x 1K 비트를 구동하는데 사용되는 드라이버 그룹에 의해 고유하게 주소지정 가능한 메모리 셀의 세트를 포함한다. 따라서 타일은 단일 메모리 요소만큼 작은 입도로 데이터 동작(예를 들어, 판독과 기록)을 위해 선택될 수 있는 개별적으로-주소지정 가능한 메모리 요소의 매트릭스를 포함할 수 있다. 타일이 드라이버, 소켓, 또는 전극의 물리적 경계에 반드시 대응하는 것은 아닌 것으로 이해된다. 드라이버와 소켓은 분배될 수 있고, 전극은 드라이버 그룹 위치 및 대응하여 구동되는 메모리 셀 어레이의 위치를 둘러싸는 물리적으로 인접한 경계가 존재하지 않도록 오버랩될 수 있다.
도 2는 워드 라인 드라이버(204)들이 예를 들어, 메모리 셀 아래, 그리고 어레이의 주변 부근 메모리 어레이(202)의 풋프린트(footprint) 내에 실질적으로 위치되어 있는 메모리 어레이 아키텍처(200)의 간략화된 평면도이다. 어레이(202)는 도 2에서 대시 라인으로 윤곽 설정(outlined)되어 있다. 비트 라인 드라이버(206)는, 역으로, 어레이(202)의 풋프린트의 외부에 일반적으로 위치된다. 드라이버(204 또는 206)의 세트는 어레이(202)의 대향하는 측면들에 있는 2개의 인접한 회로 블록 내 어레이(202)의 에지 부근에 위치된다. 어레이(202)는 일부 실시예에서 메모리 타일을 예시할 수 있는 반면, 어레이(202)는 다른 실시예에서 타일의 패치(patch)와 같은 타일의 일부를 예시할 수 있다. 나아가, 하나 이상의 액세스 회로(미도시)는 선택된 메모리 셀에 액세스하기 위해 어레이(202)의 메모리 셀과 연관될 수 있다. 이 기술 분야에 통상의 지식을 가진 자라면 아키텍처의 일반적인 레이아웃에 설명의 초점을 맞추기 위하여 어레이와 드라이버 회로에 대한 회로 상세는 제공되지 않았다는 것을 이해할 수 있을 것이다.
도 3은 예시적인 메모리 디바이스(300)의 블록도를 도시한다. 메모리 디바이스(300)는 제어기(310), 라인 드라이버(320), 액세스 회로(330), 및 메모리 타일(340)을 포함한다. 메모리 디바이스(300)는 상이한 메모리 타일의 메모리 셀에 액세스하기 전에 단일 메모리 타일의 다수의 메모리 셀에 액세스하도록 구성될 수 있다. 예를 들어, 메모리 디바이스(300)는 본 명세서에 설명된 접근법 또는 시퀀스를 선택하고 액세스하는 것 중 하나 이상을 구현할 수 있다.
제어기(310)는 메모리 타일(340)의 메모리 셀을 선택하고 액세스하는 것을 관리한다. 제어기(310)는 저장 주소가 메모리 타일(340)의 특정 물리적 메모리 셀에 대응하는 경우 액세스할 메모리 타일(340)의 저장 주소를 결정할 수 있다. 제어기(310)는 특정 물리적 메모리 셀을 선택하기 위해 저장 주소를 나타내는 주소 선택 신호를 라인 드라이버(320)에 전달할 수 있다. 주소 선택 신호에 더하여, 제어기(310)는 예를 들어 메모리 셀을 판독하든지 또는 프로그래밍하든지 상관없이 액세스하는 명령과, 선택된 메모리 셀에 기록될 동반하는 데이터를 액세스 회로(330)에 전달할 수 있다. 액세스 명령과 주소 선택 신호에 응답하여, 제어기(310)는 메모리 셀의 성공적인 선택 및/또는 액세스의 컨펌, 또는 선택된 메모리 셀로부터 액세스된 데이터를 수신할 수 있다.
메모리(312)는 제어기(310)에 의해 주소를 저장하는데 사용될 수 있다. 메모리(312)는 하나 이상의 이전에 선택된 저장 주소 또는 제어기(310)에 의해 선택될 하나 이상의 그 다음 저장 주소를 포함할 수 있다. 제어기(310)는 메모리(312)에 주소를 저장하여, 라인 드라이버(320)를 통해 주소 선택 신호를 전달하고, 하나 이상의 이전에 선택되고 액세스된 주소에 기초하여 선택하고 액세스할 그 다음 주소를 결정할 수 있다. 일부 구현에서, 메모리(312)는 하나 이상의 메모리 타일을 선택하고 액세스하는 시퀀스를 제공하는 저장 주소의 순차 리스트를 포함하는 룩업 테이블(look-up table)을 저장한다. 추가적으로, 메모리(312)는 도시된 실시예에서 제어기(310)의 일부이지만, 메모리(312)는 일부 구현에서 제어기(310)와는 별개일 수 있다.
제어기(310)는 도 8에 대하여 설명된 타일 매퍼(800)와 같은 선택적인 타일 매퍼(314)를 더 포함한다. 타일 매퍼(314)는 제어기(310)에 의해 입력 저장 주소를 그 다음 저장 주소에 매핑하는데 사용되는 회로일 수 있다. 타일 매퍼(314)는 예를 들어 도 6 및 도 7에 대하여 설명된 바와 같이 액세스 패턴에 따라 주소를 생성할 수 있다.
메모리 타일 위치의 선택과 액세스
도 4는 교차점 어레이를 포함하는 메모리 어레이의 메모리 위치를 선택하는 예시적인 공정(400)을 도시한다. 공정(400)은 예를 들어 제어기(310), 라인 드라이버(320), 및/또는 메모리 타일(340) 상의 액세스 회로(330)에 의해 수행될 수 있다. 공정(400)을 통해 메모리 디바이스는 상이한 메모리 타일의 메모리 셀을 선택하고 액세스하기 전에 단일 메모리 타일의 메모리 셀을 연속적으로 선택하고 액세스할 수 있다.
블록(405)에서, 메모리 타일의 그 다음 메모리 위치가 타일의 이전의 메모리 위치에 기초하여 결정된다. 이전의 메모리 위치는 제어기(310), 라인 드라이버(320), 및/또는 액세스 회로(330)에 의해 이전에 선택되고 액세스되었을 수 있다. 이전의 메모리 위치의 선택과 액세스는 이후 교란 기간 동안 메모리 타일의 메모리 위치들 중 하나 이상의 위치에 교란 효과를 야기하였을 수 있다. 따라서, 그 다음 메모리 위치는 이 교란 기간 동안 제어기(310)에 의해 한번 이상 성공적으로 선택되고 액세스될 수 있는 메모리 타일의 메모리 위치로 결정될 수 있다. 예를 들어, 그 다음 메모리 위치는 이전의 메모리 위치와는 상이한 대응하는 디지트 및 액세스 라인 전도체를 구비하는 메모리 타일의 위치일 수 있다. 나아가, 그 다음 메모리 위치는 메모리 타일의 메모리 위치의 어레이에서 이전의 메모리 위치에 인접하지 않은 메모리 위치일 수 있다. 일부 구현에서, 그 다음 메모리 위치는 타일의 메모리 위치에 대한 하나 이상의 교란 효과 회복 시간에 따라 결정된다. 예를 들어, 그 다음 메모리 위치는 동일한 대응하는 디지트 또는 액세스 라인 전도체를 가지는 메모리 위치가 임계값 회복 시간의 만료 후 선택되도록 타일의 메모리 위치에 대한 임계값 회복 시간에 기초하여 결정될 수 있다. 다른 예로서, 그 다음 메모리 위치는 이전의 메모리 위치를 선택하고 액세스하는 것으로부터 초래되는 결합 효과에 의해 영향을 받는 거리에 따라 결정될 수 있다. 그 다음 메모리 위치는, 이전의 메모리 위치 또는 이 이전의 메모리 위치의 디지트 또는 액세스 라인 전도체로부터, 그 다음 메모리 위치가 성공적으로 선택되고 액세스될 수 있을 만큼 충분한 거리(예를 들어, 5, 10, 또는 20개의 라인 전도체)를 가지는 것으로 결정될 수 있다.
블록(410)에서, 타일의 그 다음 메모리 위치는, 예를 들어, 라인 드라이버(320)를 사용하여 제어기(310)에 의해 선택된다. 그 다음 메모리 위치는 메모리 디바이스의 하나 이상의 그 다음 클록 사이클 동안 그리고 이전의 메모리 위치의 선택과 액세스가 타일의 일부 메모리 위치에 계속 교란 효과를 야기하거나 초래하는 교란 기간 내에 선택될 수 있다. 그러나, 이전의 메모리 위치와 그 다음 메모리 위치, 대응하는 디지트 및 액세스 라인 전도체, 및/또는 이전의 메모리 위치와 그 다음 메모리 위치의 액세스 회로는, 메모리 위치를 선택하고 액세스하는 것으로부터 초래되는 교란 효과에 의해, 메모리 위치를 성공적으로 선택하고 액세스하는 것이 방해되지 않는 거리만큼 서로 분리되어 있기 때문에, 그 다음 메모리 위치는 판독 또는 기록 동작과 같은 데이터 동작 동안 성공적으로 선택되고 액세스될 수 있다.
도 5는 교차점 어레이를 포함하는 메모리 어레이의 메모리 위치를 선택하는 다른 예시적인 공정을 도시한다. 공정(500)은 예를 들어 제어기(310), 라인 드라이버(320), 및/또는 메모리 타일(340) 상의 액세스 회로(330)에 의해 수행될 수 있다. 공정(500)을 통해 메모리 디바이스는 상이한 메모리 타일의 메모리 셀을 선택하고 액세스하기 전에 단일 메모리 타일의 메모리 셀을 연속적으로 선택하고 액세스할 수 있다.
블록(505)에서, 메모리 타일의 메모리 위치는 예를 들어 제어기(310) 및/또는 라인 드라이버(320)를 사용하여 선택된다. 초기 메모리 위치와 같은 메모리 위치는, 판독 또는 기록 동작과 같은 데이터 동작을 위해 선택되고 액세스될 수 있다. 메모리 위치의 선택은 이후 교란 기간 동안 메모리 타일의 일부 메모리 위치에 대해 하나 이상의 교란 효과를 야기할 수 있다.
블록(510)에서, 타일의 그 다음 메모리 위치는 예를 들어 제어기(310)를 사용하여 결정된다. 이 결정은 하나 이상의 이전에 선택된 메모리 위치를 선택하고 액세스하는 것에 의해 야기된 교란 효과를 나타낼 수 있다. 그 다음 메모리 위치는, 타일의 이전에 선택되고 액세스된 메모리 위치, 그 대응하는 디지트 및 액세스 라인 전도체, 액세스 회로, 및 메모리 위치에 대해 하나 이상의 교란 기간 동안 선택되고 액세스된 경우 메모리 위치를 성공적으로 선택하고/하거나 액세스하는 것을 방지하는 교란 효과를 초래하지 않을 수 있는 메모리 위치일 수 있다. 일부 실시예에서, 그 다음 메모리 위치는, 타일의 메모리 위치를 센싱하거나 기록하는데 사용되는 기술과, 이 타일의 메모리 위치에 대한 바이어싱 레벨 중 하나 이상에 적어도 부분적으로 기초하여 결정된다. 나아가, 그 다음 메모리 위치는, 일부 경우에, 성공적으로 선택되고 액세스될 수 있는 메모리 위치의 범위 또는 그룹으로부터 선택될 수 있다. 다른 경우에, 그 다음 메모리 위치는 메모리(312)에 저장된 타일 매퍼(314) 또는 룩업 테이블에 의해 제공되는 선택 및 액세스 패턴과 같은 선택 및 액세스 패턴에 따라 선택될 수 있다.
블록(515)에서, 타일의 그 다음 메모리 위치는, 예를 들어, 제어기(310) 및/또는 라인 드라이버(320)를 사용하여 선택된다. 그 다음 메모리 위치는 메모리 디바이스의 하나 이상의 그 다음 클록 사이클 동안 선택되고, 하나 이상의 이전의 메모리 위치를 선택하고 액세스하는 것이 타일의 일부 메모리 위치에 계속 교란 효과를 야기하거나 초래할 때 이 교란 기간 내에 선택될 수 있다. 그러나, 하나 이상의 이전에 선택되고 액세스된 메모리 위치와 그 다음 메모리 위치 및/또는 대응하는 디지트와 액세스 라인 전도체 및 이 메모리 위치의 액세스 회로는 하나 이상의 이전의 메모리 위치를 선택하고 액세스하는 것으로부터 초래되는 교란 효과에 의해, 그 다음 메모리 위치를 성공적으로 선택하고 액세스하는 것이 방해되지 않을 만큼 서로 분리되기 때문에 그 다음 메모리 위치는 판독 또는 기록 동작과 같은 데이터 동작에 대해 성공적으로 선택되고 액세스될 수 있다.
블록(520)에서, 타일의 하나 이상의 추가적인 메모리 위치가 예를 들어 제어기(310)에 의해 처리되어야 하는지 여부가 결정된다. 일부 실시예에서, 선택 및 액세스 패턴을 사용하여 처리되는 타일의 메모리 위치의 퍼센트 또는 전부를 결정한다. 메모리 위치의 퍼센트 또는 전부가 처리될 때까지, 공정(500)은 블록(510)으로 계속 리턴하여 타일의 그 다음 메모리 위치를 결정한다. 메모리 위치의 퍼센트 또는 전부가 처리되었다면, 공정(500)이 종료한다. 일부 실시예에서, 메모리 액세스 요청을 사용하여 처리되는 타일의 메모리 위치를 결정한다. 다수의 또는 특정 요청된 메모리 위치가 처리될 때까지, 공정(500)은 계속 블록(510)으로 리턴하고 타일의 그 다음 메모리 위치를 결정한다. 다수의 또는 특정 요청된 메모리 위치가 처리되면, 공정(500)이 종료한다.
도 6은 액세스 패턴에 따라 메모리 어레이의 메모리 위치를 선택하는 공정을 도시한다. 공정(600)은 예를 들어 제어기(310), 라인 드라이버(320), 및/또는 메모리 타일(340) 상의 액세스 회로(330)에 의해 수행될 수 있다. 공정(600)을 통해 메모리 디바이스는 상이한 메모리 타일의 저장 소자를 선택하고 액세스하기 전에 단일 메모리 타일의 저장 소자를 연속적으로 선택하고 액세스할 수 있다.
블록(605)에서, 메모리 타일은 다수의 패치로 분할된다. 예를 들어, 타일은 2N개의 상이한 패치로 분할될 수 있고 여기서 N은 양의 정수이고 각 패치는 동일한 개수의 저장 소자를 포함한다. 일부 구현에서, 타일은 1개를 초과하는 임의의 정수 개의 패치로 분할될 수 있고, 일부 패치는 다른 패치보다 더 크거나 더 적은 개수의 저장 소자를 포함할 수 있다. 분할은 예를 들어 제어기(310), 타일 매퍼(314)에 의해 수행되거나, 또는 메모리(312)에 저장된 룩업 테이블에 따라 결정될 수 있다.
블록(610)에서, 다수의 패치는 다수의 서브패치로 분할된다. 예를 들어, 하나 이상의 패치는 2M개의 상이한 서브패치(subpatch)로 분할될 수 있고 M은 양의 정수이다. 일부 구현에서, 타일은 1개를 초과하는 임의의 정수 개의 서브패치로 분할될 수 있고, 일부 서브패치는 다른 서브패치보다 더 크거나 더 적은 개수의 저장 소자를 포함할 수 있다. 분할은 예를 들어 제어기(310), 타일 매퍼(314)에 의해 수행되거나, 또는 메모리(312)에 저장된 룩업 테이블에 따라 결정될 수 있다.
블록(615)에서, 다수의 서브패치의 저장 소자들 중 하나 이상이 하나 이상의 그룹에 할당된다. 예를 들어, 서브패치의 공통 물리적 위치에 위치된 일부 저장 소자는 하나의 그룹에 할당될 수 있고, 서브패치의 공통 물리적 위치에 위치된 다른 저장 소자는 상이한 그룹에 할당될 수 있다. 하나의 저장 소자를 선택하고 액세스하는 것으로부터 초래되는 교란 효과가 다른 저장 소자를 성공적으로 선택하고 액세스하는 것에 영향을 미침이 없이, 하나의 그룹의 저장 소자들이 서로 잇따라 선택되고 액세스될 수 있도록 저장 소자는 그룹으로 할당될 수 있다. 다른 예에서, 저장 소자는 제어기(310)에 의해 다른 구조를 랜덤하게 사용하거나 또는 메모리(312)에 저장된 룩업 테이블의 할당방식에 따라 그룹으로 할당될 수 있다. 나아가, 상이한 그룹을 선택하고 액세스하는 순서를 결정하기 위하여 그룹들은 그룹 시퀀스 또는 하나 이상의 시간 간격으로 더 할당될 수 있다. 이 선택하고 액세스하는 것은, 그 결과, 하나의 그룹의 저장 소자를 선택하고 액세스하는 것으로부터 초래되는 교란 효과가 그 다음 연속적인 그룹의 저장 소자를 성공적으로 선택하고 액세스하는 것에 영향을 미치지 않는 방식으로 수행될 수 있다. 나아가, 일부 실시예에서, 저장 소자들이 그룹으로 할당되도록 하나 이상의 메모리 주소 또는 대응하는 디지트 및/또는 액세스 라인 전도체를 그룹으로 할당하는 것에 의해 저장 소자들이 그룹으로 할당된다.
블록(620)에서, 하나 이상의 그룹의 저장 소자는, 예를 들어, 제어기(310) 및/또는 라인 드라이버(320)에 의해 액세스 패턴에 따라 선택된다. 액세스 패턴은 하나 이상의 그룹에 하나 이상의 저장 소자를 할당하는 방식에 종속할 수 있다. 예를 들어, 일부 그룹의 저장 소자는 다른 그룹의 저장 소자 전에 또는 후에 (예를 들어, 하나 이상의 연속적인 클록 펄스의 결과) 연속적인 방식으로 선택될 수 있다. 제1 그룹의 저장 소자는 연속적으로 개별적으로 선택될 수 있다. 제1 그룹의 저장 소자가 선택된 후, 제2 그룹의 저장 소자가 개별적으로 연속적으로 선택된다. 제2 그룹의 저장 소자가 선택된 후, 하나 이상의 추가적인 그룹이 동일한 방식으로 선택될 수 있다. 액세스 패턴을 사용하여 저장 소자를 선택하는 것은 메모리 타일의 저장 소자의 어레이에서 서로 여러 관계를 가지는 저장 소자를 선택하는 것을 초래할 수 있다. 예를 들어, 어레이의 대각선을 따라 및/또는 서로 등거리에 있는 일부 저장 소자는 연속적으로 선택될 수 있다. 나아가, 일부 구현에서, 선택 패턴의 대각선의 기울기(예를 들어, 이 기울기는 2개 이상의 연속적으로 선택된 저장 소자를 결합시키는 라인의 기울기를 말할 수 있다)는 타일의 저장 소자를 연속적으로 선택할 때 원하는 지연과 거리에 종속하여 변할 수 있다. 예를 들어, 선택 패턴의 기울기는 연속적으로 선택된 액세스 라인들 사이의 거리 또는 점프가 연속적으로 선택된 디지트 라인들 사이의 거리 또는 점프의 2배라는 것을 나타내는 2일 수 있다. 즉, 이전에 선택된 저장 소자로부터 기울기를 따라 선택된 그 다음 저장 소자는 디지트 라인을 따라 멀어지는 방향으로 K개의 위치이고, 이전에 선택된 저장 소자로부터 액세스 라인을 따라 멀어지는 방향으로 2·K개의 위치일 수 있다. 다른 예에서, 선택 패턴의 기울기는 1/4, 1/3, 1/2, 1, 2, 또는 3, 4 등일 수 있다. 도 7에서, 선택 패턴은 일부 연속적인 액세스들 사이에 1의 기울기를 가지는 것으로 도시된다.
선택과 액세스 패턴의 실시예
도 7은 메모리 타일의 메모리 주소의 콜렉션(700)을 선택하고 액세스하는 예시적인 액세스 패턴을 도시한다. 도 7의 예에서, 콜렉션(700)의 각 사각형은 타일의 대응하는 저장 소자의 메모리 주소를 나타낸다. 콜렉션(700)은 드라이버에 의해 타일에 대해 선택가능한 4,096개의 저장 소자에 대응하는 4,096개의 상이한 메모리 주소를 포함한다. 메모리 주소는 16개의 동일-사이즈의 패치로 분할된다. 각 패치는 256개의 선택가능한 메모리 주소에 대응한다. 패치(702)는 셰이드된다(shaded). 각 패치는 64개의 저장 소자에 대응하는 4개의 동일-사이즈의 서브패치(예를 들어, 좌상, 우상, 좌하, 및 우하 코너 서브패치)로 더 분할된다. 패치의 상부 2개의 서브패치는 상부 2개의 서브패치에 대응하는 저장 소자에 액세스하는 공유된 액세스 회로를 구비하고, 패치의 하부 2개의 서브패치는 하부 2개의 서브패치에 대응하는 저장 소자에 액세스하는 상이한 공유된 액세스 회로를 구비한다. 콜렉션(700)의 하나의 행을 따른 각 메모리 주소는 공통 액세스 라인을 공유할 수 있는 반면, 콜렉션(700)의 하나의 열을 따른 각 메모리 주소는 공통 디지트 라인을 공유할 수 있다. 콜렉션(700)이 16개의 동일-사이즈의 패치로 분할된 4,096개의 저장 소자에 대한 메모리 주소를 포함하지만, 다른 경우에, 타일에 대한 메모리 주소의 콜렉션은 더 작거나 또는 더 클 수 있고, 예를 들어, 수 만 개 또는 수 백 만 개의 저장 소자를 선택할 수 있다. 이러한 다른 경우에, 도 7에 대해 설명된 것과 유사한 할당방식, 선택, 및 액세스 접근법이 또한 적용될 수 있다.
콜렉션(700)의 일부 사각형은 0 내지 15의 숫자로 넘버링된다. 사각형의 숫자는 도 6의 블록(615)에 대해 설명된 바와 같이 메모리 주소의 할당된 그룹에 대응할 수 있다. 그룹의 하나의 저장 소자를 선택하고 액세스하는 것으로 초래되는 교란 효과가 동일한 그룹의 다른 저장 소자를 성공적으로 선택하고 액세스하는 것에 의해 영향을 미침이 없이 하나의 그룹의 저장 소자(예를 들어, 클록 사이클마다 또는 다수의 클록 사이클마다 하나의 저장 소자)들이 서로 잇따라 연속적으로 선택되고 액세스될 수 있도록 저장 소자는 그룹화될 수 있다. 예를 들어, 그룹의 저장 소자는 그룹의 다른 저장 소자와는 상이한 대응하는 디지트 및 액세스 라인 전도체와 상이한 액세스 회로를 구비할 수 있다.
도 7에서, 콜렉션(700)의 대각선을 따라 숫자 0으로 표시된 사각형은 저장 소자의 하나의 그룹을 형성할 수 있다. 0의 그룹은 콜렉션(700)에서 일부 서브패치의 대응하는 위치로부터 8개의 사각형을 포함한다. 특히, 4개의 상이한 패치의 좌상 서브패치와 우하 서브패치로부터 좌상 사각형은 0의 그룹에 포함된다. 숫자 3으로 표시된 사각형은 상이한 그룹을 형성할 수 있다. 3의 그룹은 0의 그룹을 형성하는 4개의 패치와는 상이한 4개의 패치의 좌상 서브패치와 우하 서브패치로부터 좌상 사각형을 포함하는 콜렉션(700)에서 일부 서브패치의 대응하는 위치로부터의 사각형을 포함한다. 콜렉션(700)은 0의 그룹으로부터 15의 그룹에 이르는 16개의 그룹을 전부 도시한다. 콜렉션(700)의 일부 사각형은 표현을 명확히 하기 위해 넘버링되어 있지 않지만, 이들 사각형 중 하나 이상이 그룹에 할당될 수도 있다.
콜렉션(700)의 메모리 주소의 그룹은 도 7의 예에서 타일의 대응하는 저장 소자를 선택하고 액세스하는 액세스 패턴을 제공할 수 있다. 예를 들어, 메모리 디바이스의 클록 신호에 따라, 시간 t=1에서, 콜렉션(700)의 좌상 코너 사각형에서 메모리 주소에 대응하는 저장 소자가 선택되고 액세스될 수 있다. 저장 소자에 대응하는 디지트 및 액세스 라인 전도체는 저장 소자를 선택할 수 있고, 저장 소자를 위한 액세스 회로는 저장 소자에 액세스(예를 들어, 데이터를 판독 또는 기록)할 수 있다. 클록이 시간 t=2로 증분되면, 선택하고 액세스할 그 다음 저장 소자는 0의 그룹의 그 다음 메모리 주소로 가는 대시 라인을 따라 가는 것에 의해 결정될 수 있다. 이 예에서, 0의 그룹에 있는 패치(702)의 제2 메모리 주소가 선택되고 액세스될 수 있다. 클록이 시간 t=3으로 증분되면, 선택하고 액세스할 그 다음 저장 소자는 다시 0의 그룹의 그 다음 메모리 주소로 가는 대시 라인을 따라 가는 것에 의해 결정될 수 있다.
이 액세스 패턴은 대시 라인을 따라 가서 대시 라인을 따라 있는 0의 그룹에서 그 다음 메모리 주소에 대응하는 저장 소자를 선택하고 액세스하는 것으로 계속될 수 있다. 클록이 시간 t=8로 증분되면, 0의 그룹의 8개의 메모리 위치가 선택되고 액세스되었다. 이후, 클록이 시간 t=9로 증분되면, 상이한 그룹의 저장 소자, 예를 들어, 콜렉션(700)의 상부 행에서 1 또는 2의 그룹에서 메모리 주소에 대응하는 저장 소자가 선택될 수 있다. 상이한 그룹의 저장 소자는 0의 그룹의 이전에 선택된 저장 소자와 동일한 디지트 또는 액세스 라인 전도체를 선택하고/하거나 액세스하는 것으로부터 초래되는 교란 효과가 지나가도록 더 선택될 수 있다. 클록 시간 t=10 내지 t=16에서, 상이한 그룹의 저장 소자는 클록이 시간 t=17로 증분될 때 다른 그룹의 저장 소자를 선택하고 액세스하기 전에 각 클록 사이클 후 화살표 방향과 라인을 따라 개별적으로 선택될 수 있다. 나아가, 일부 구현에서, 도 7의 하나의 라인을 따른 이 액세스 패턴은 카운터(예를 들어, 이 경우에 각 라인이 8개의 메모리 주소를 포함하기 때문에 3 비트 카운트)를 사용하여 인코딩될 수 있다. 나아가, 일부 실시예에서, 그룹의 메모리 주소는, 예를 들어, 어레이에서 랜덤 메모리 주소에서 시작하는 것에 의해 콜렉션(700)의 서브패치의 상부 행에 있는 메모리 주소에서 시작하는 것과는 상이한 순서로 액세스될 수 있다.
콜렉션(700)의 넘버링된 사각형은 하나 이상의 그룹 클래스(class)를 더 형성할 수 있다. 동일한 디지트 또는 액세스 라인 전도체를 선택하는 것으로부터 초래되는 교란 효과를 회피하는 방식으로 상이한 클래스 그룹이 연속적으로 선택되고 액세스될 때, 하나의 그룹의 저장 소자를 선택하고 액세스하는 것으로 초래되는 교란 효과가 다른 그룹의 저장 소자를 성공적으로 선택하고 액세스하는 것에 영향을 미치지 않도록 그룹 클래스가 결정될 수 있다. 일부 실시예에서, 클래스의 저장 소자는 동일한 대응하는 디지트 및 액세스 라인 전도체를 구비할 수 있으나, 서로 상이한 액세스 회로를 구비할 수 있다.
예를 들어, 0, 1, 2, 및 3의 그룹의 메모리 주소는 하나의 클래스를 형성할 수 있다. 유사하게, 4, 5, 6, 및 7의 그룹의 메모리 주소는 다른 클래스를 형성할 수 있고; 8, 9, 10, 및 11의 그룹의 메모리 주소는 또 다른 클래스를 형성할 수 있고; 12, 13, 14, 및 15의 그룹의 메모리 주소는 더 다른 클래스를 형성할 수 있다. 시간 t=1 내지 t=8에서 클록 사이클로부터, 0의 그룹의 메모리 주소가 선택되고 액세스될 수 있다. 시간 t=9 내지 t=16에서 클록 사이클로부터, 1의 그룹의 메모리 주소가 선택되고 액세스될 수 있다. 유사하게, 시간 t=17 내지 t=24 및 t=25 내지 t=32에서 클록 사이클 시간으로부터, 2 및 3의 그룹의 메모리 주소가 각각 선택되고 액세스될 수 있다. 클록 사이클 시간 t=33에서, 액세스 패턴은 하나의 클래스로부터 다른 클래스로 전이할 수 있다. 하나의 경우에, 4의 그룹에 대응하는 저장 소자가 그 다음에 선택되고 액세스될 수 있다. 이러한 경우에, 동일한 대응하는 디지트 또는 액세스 라인 전도체를 구비하는 저장 소자를 선택하는 것과 액세스하는 것 사이에 레이턴시는 8 클록 사이클이고, 다른 이전에 선택된 저장 소자에 인접한 저장 소자를 선택하는 것과 액세스하는 것 사이에 레이턴시는 32 클록 사이클이다. 다른 경우에, 인접한 저장 소자를 선택하는 것과 액세스하는 것 사이에 더 큰 레이턴시가 요구되는 경우, 예를 들어 12의 그룹에 대응하는 저장 소자가 그 다음에 선택되고 액세스될 수 있다. 이 구조를 계속하는 메모리 디바이스는 콜렉션(700)의 메모리 주소의 전체 커버리지를 제공하는 액세스 패턴을 따를 수 있다.
메모리 주소 및 대응하는 저장 소자를 그룹 및/또는 클래스에 할당하는 방식은 사용되는 기술이나 구현(예를 들어, 저장 소자의 조성, 사용되는 액세스 회로의 유형, 또는 메모리 타일의 치수/사이즈 등)에 부분적으로 종속할 수 있다. 나아가, 메모리 주소 및 대응하는 저장 소자를 할당하는 방식은 메모리 타일의 저장 소자의 선택 및/또는 메모리 타일의 저장 소자의 액세스에 의해 야기되는 교란 효과에 종속될 수 있다. 예를 들어, 상대적으로 더 긴 지속시간을 갖는 교란 효과를 가지는 기술 또는 구현에서, (1) 동일한 디지트 또는 액세스 라인 전도체의 선택 및/또는 (2) 동일한 액세스 회로에 의한 액세스 사이에 더 큰 레이턴시를 제공하는 액세스 패턴이 사용될 수 있다.
도 8은 하나의 주소 공간으로부터 다른 주소 공간으로 주소를 변환하는 타일 매퍼 또는 시퀀서(800)를 도시한다. 타일 매퍼(800)는 네이티브(native) 타일 선택 주소(A)를 입력(좌측)으로 수신하고, 도 7의 예에서 설명된 액세스 패턴과 같은 액세스 패턴에 따라 재매핑된 주소(DXA 및 DYA)(우측)를 출력한다. 인에이블 C_EN이 높은 경우, 네이티브 타일 선택 주소(A1)는 L개의 블록을 통해 DXA[8:5,2:0] 출력, DYA[7:4,1:0] 출력, 및 연결된 +1 블록으로 전달될 수 있다. ACLK1이 클록 신호의 클록 펄스를 수신한 것에 응답하여, +1 블록(예를 들어, 가산기 또는 카운터)은 연결된 L개의 블록 또는 다른 +1 블록으로부터 수신된 값을 증분할 수 있고, 2개의 비트 블록(예를 들어, 2-비트 카운터)은 2-비트 카운트를 증분할 수 있다. 2개의 비트 블록을 사용하여 수신된 클록 신호의 주파수를 제1 2 비트 블록 후에 4 (DIV4)로 분할하고 제2 2 비트 블록 후에 16 (DIV16)으로 분할하고, 일부 +1 블록과 같은 타일 매퍼(800)의 특정 소자를 제어할 수 있다. 그 결과, 타일 매퍼(800)를 사용하면, 선택하고 액세스할 그 다음 메모리 주소가 이전에 선택되고 액세스된 메모리 주소에 기초하여 메모리 타일의 그 다음 선택과 액세스를 위해 생성될 수 있다. 이에 의해, 타일 매퍼(800)는 제어기(310)에 의해 사용되어, 예를 들어, 메모리 타일에 대한 선택과 액세스 시퀀스를 결정할 수 있다.
결론
본 명세서에 설명된 메모리 디바이스를 포함하는 시스템은 메모리 디바이스의 로직 회로와 통신하는 하나 이상의 프로세서를 더 포함할 수 있다. 이러한 시스템은 컴퓨터, 모바일 폰, 전자 게임, 카메라, 뮤직 플레이어 등을 포함하나 이들로 제한되지 않는 전자 디바이스를 한정하는 소자를 더 포함할 수 있다.
본 명세서에 사용된 바와 같이 "및", "또는" 및 "및/또는"아라는 용어는 이러한 용어가 사용되는 상황에 적어도 부분적으로 종속하는 것으로 예상되는 여러 의미를 포함할 수 있다. 일반적으로, A, B 또는 C와 같은 리스트를 연관시키는데 사용된"또는"은 본 명세서에서 배타적인 의미로 사용된 A, B 또는 C뿐만 아니라 본 명세서에서 포함하는 의미로 사용된 A, B, 및 C를 포함하는 것으로 의도된다. 나아가, 본 명세서에 사용된 "하나 이상"이라는 용어는 단수의 임의의 특징, 구조물, 또는 특성을 나타내는데 사용되거나 또는 특징, 구조물 또는 특성의 복수의 또는 일부 다른 조합을 나타내는데 사용될 수 있다. 그러나, 이것은 단지 예시를 위한 것일 뿐, 청구되는 주제는 이 예로 제한되는 것은 아닌 것으로 이해된다.
상기 상세한 설명에서, 다수의 특정 상세는 청구되는 주제를 보다 상세히 이해하기 위해 제시된 것이다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 청구된 주제가 이들 특정 상세 없이 실시될 수 있다는 것을 이해할 수 있을 것이다. 다른 경우에, 이 기술 분야에 통상의 지식을 가진 자에게 알려진 방법 또는 장치는 청구된 주제를 불명확하게 하지 않게 하기 위해 상세히 설명되지 않았다.
예시적인 특징인 것으로 현재 고려되는 사항을 예시하고 설명하였으나, 이 기술 분야에 통상의 지식을 가진 자라면 여러 다른 변형이 이루어질 수 있고 청구범위를 벗어남이 없이 균등물이 사용될 수 있다는 것을 이해할 수 있을 것이다. 추가적으로, 본 명세서에 설명된 중심 개념을 벗어남이 없이 청구된 주제의 개시 내용을 특정 상황에 적응하도록 많은 변형이 이루어질 수 있을 것이다.
그러므로, 청구된 주제는 개시된 특정 예시로 제한되지 않고, 청구된 주제는 첨부된 청구범위와 그 균등 범위 내에 있는 모든 측면을 더 포함할 수 있는 것으로 의도된다.

Claims (26)

  1. 장치로서,
    제1 메모리 타일을 포함하는 복수의 메모리 타일(memory tile)로서, 상기 복수의 메모리 타일의 각 메모리 타일은 복수의 디지트 라인 전도체와 복수의 액세스 라인 전도체의 교차점(intersection)에 저장 소자의 어레이를 포함하는, 상기 복수의 메모리 타일; 및
    상기 저장 소자에 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체에 기초하여 상기 복수의 메모리 타일의 메모리 타일의 저장 소자를 선택하도록 구성된 라인 드라이버를 포함하는 선택 회로를 포함하되,
    상기 선택 회로는 상기 복수의 메모리 타일의 상이한 메모리 타일의 저장 소자를 선택하기 전에 연속적인 방식으로 상기 제1 메모리 타일의 2개 이상의 저장 소자를 선택하도록, 그리고 상기 제1 메모리 타일의 상기 2개 이상의 저장 소자에 대한 교란 효과 회복 시간에 적어도 부분적으로 기초하여 상기 제1 메모리 타일의 상기 2개 이상의 저장 소자를 선택하도록 구성되며,
    상기 제1 메모리 타일의 상기 2개 이상의 선택된 저장 소자는 상이한 대응하는 디지트 라인 전도체 및 상이한 대응하는 액세스 라인 전도체를 구비하는, 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 메모리 타일의 상기 2개 이상의 선택된 저장 소자는 상기 제1 메모리 타일의 상기 저장 소자의 어레이에서 서로 인접하지 않은, 장치.
  4. 제1항에 있어서, 상기 제1 메모리 타일의 상기 2개 이상의 선택된 저장 소자는, 상기 2개 이상의 저장 소자들 중 하나의 저장 소자에 저장된 데이터에 액세스하는 것이 상기 2개 이상의 저장 소자들 중 다른 저장 소자에 저장된 데이터에 성공적으로 액세스하는 것을 방해하지 않는 거리만큼 서로 분리된, 장치.
  5. 제4항에 있어서, 상기 선택 회로는 연속적인 클록 펄스에 응답하여 상기 저장 소자를 선택함으로써 연속적인 방식으로 상기 2개 이상의 저장 소자를 선택하도록 구성된, 장치.
  6. 삭제
  7. 제1항에 있어서, 상기 제1 메모리 타일의 상기 2개 이상의 선택된 저장 소자는 제1 저장 소자, 제2 저장 소자 및 제3 저장 소자를 포함하고, 상기 제1 저장 소자는 일정 거리만큼 상기 제2 저장 소자로부터 분리되며, 상기 제2 저장 소자는 상기 일정 거리만큼 상기 제3 저장 소자로부터 분리된, 장치.
  8. 제1항에 있어서, 상기 제1 메모리 타일의 상기 저장 소자에 액세스하도록 구성된 액세스 회로를 더 포함하고, 상기 선택 회로는 상기 제1 메모리 타일의 연속적으로 액세스된 저장 위치들(storage locations)이 상기 제1 메모리 타일의 저장 소자의 어레이에서 서로 대각선을 따르도록 상기 제1 메모리 타일의 상기 2개 이상의 저장 소자를 선택하도록 더 구성되며, 상기 2개 이상의 저장 소자는 상이한 액세스 회로에 의해 액세스 가능한, 장치.
  9. 제1항에 있어서, 상기 저장 소자는 적어도 2개의 저항 상태를 가지는 저항 메모리 요소를 포함하는, 장치.
  10. 제1항에 있어서, 상기 복수의 메모리 타일의 각 메모리 타일은 상기 선택 회로에 프로그래밍된 주소에 기초하여 개별적으로 주소지정 가능한, 장치.
  11. 장치로서,
    제어기와 메모리를 포함하되,
    상기 제어기는,
    복수의 메모리 타일의 저장 소자를 위한 디지트 라인 전도체와 액세스 라인 전도체와 적어도 연관된 메모리 주소에 따라 상기 저장 소자를 선택하도록 복수의 스위칭 디바이스를 스위칭하는 동작으로서, 상기 복수의 메모리 타일의 각 메모리 타일은 복수의 디지트 라인 전도체와 복수의 액세스 라인 전도체의 교차점에 고유하게 주소지정 가능한 저장 소자의 어레이를 포함하는, 상기 스위칭하는 동작, 및
    이전에 선택된 메모리 주소에 적어도 부분적으로 기초하여 상기 복수의 스위칭 디바이스로 선택할 그 다음 메모리 주소를 결정하는 동작을 수행하도록 구성되고;
    상기 메모리는 상기 그 다음 메모리 주소를 저장하도록 구성되며,
    상기 제어기는 상기 복수의 메모리 타일의 상이한 메모리 타일의 상기 저장 소자를 선택하기 전에 연속적인 방식으로 상기 복수의 메모리 타일의 메모리 타일의 2개 이상의 저장 소자를 선택하도록, 그리고 상기 메모리 타일의 상기 2개 이상의 저장 소자에 대한 교란 효과 회복 시간에 적어도 부분적으로 기초하여 상기 메모리 타일의 상기 2개 이상의 저장 소자를 선택하도록 구성되고,
    상기 메모리 타일의 상기 2개 이상의 선택된 저장 소자는 적어도 제1 저장 소자 및 제2 저장 소자를 포함하고, 상기 제1 및 제2 저장 소자는 상이한 대응하는 디지트 라인 전도체 및 상이한 대응하는 액세스 라인 전도체를 구비하는, 장치.
  12. 제11항에 있어서, 상기 제어기는 타일 매퍼(tile mapper)를 사용하여 상기 그 다음 메모리 주소를 선택하도록 더 구성되고, 상기 타일 매퍼는 입력 주소를 타일 액세스 패턴에 따라 출력 주소에 매핑하도록 구성된, 장치.
  13. 삭제
  14. 제11항에 있어서, 상기 메모리 타일의 상기 2개 이상의 선택된 저장 소자는 제3 저장 소자를 더 포함하고, 상기 제1 저장 소자, 제2 저장 소자 및 제3 저장 소자는 상기 메모리 타일의 상기 저장 소자의 어레이에서 서로 인접하지 않은, 장치.
  15. 제11항에 있어서, 상기 메모리 타일의 상기 2개 이상의 선택된 저장 소자는 제3 저장 소자를 더 포함하고, 상기 제1 저장 소자는 일정 거리만큼 상기 제2 저장 소자로부터 분리되고, 상기 제2 저장 소자는 상기 일정 거리만큼 상기 제3 저장 소자로부터 분리된, 장치.
  16. 제11항에 있어서, 상기 제어기는 룩업 테이블에 저장된 주소에 따라 상기 그 다음 메모리 주소를 결정하도록 더 구성된, 장치.
  17. 메모리 디바이스를 동작시키는 방법으로서,
    복수의 메모리 타일의 메모리 타일의 저장 위치의 메모리 주소를 결정하는 단계로서, 각 상기 메모리 주소는 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체를 구비하고, 상기 복수의 메모리 타일의 각 메모리 타일은 복수의 디지트 라인 전도체와 복수의 액세스 라인 전도체의 교차점에서 저장 소자의 어레이를 포함하는, 상기 결정하는 단계; 및
    상기 메모리 타일의 상기 저장 위치에 액세스하기 위해 상기 메모리 타일의 상기 저장 위치의 상기 결정된 메모리 주소에 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체를 선택하는 단계를 포함하되,
    상기 메모리 타일의 적어도 2개 이상의 저장 소자는 상기 복수의 메모리 타일의 상이한 메모리 타일의 상기 저장 소자를 선택하기 전에 선택되고,
    상기 메모리 타일의 상기 적어도 2개 이상의 저장 소자가 상기 메모리 타일의 상기 적어도 2개 이상의 저장 소자에 대한 교란 효과 회복 시간에 적어도 부분적으로 기초하여 선택되며,
    상기 메모리 타일의 상기 적어도 2개 이상의 선택된 저장 소자는 상이한 대응하는 디지트 라인 전도체 및 상이한 대응하는 액세스 라인 전도체를 구비하는, 메모리 디바이스를 동작시키는 방법.
  18. 제17항에 있어서, 상기 메모리 타일의 상기 저장 위치의 상기 메모리 주소를 결정하는 단계는 상기 메모리 타일의 제2 저장 위치에 제2 메모리 주소에 적어도 부분적으로 기초하여 상기 메모리 타일의 제1 저장 위치의 제1 메모리 주소를 결정하는 단계를 포함하고, 상기 제1 메모리 주소와 제2 메모리 주소는 상이한 대응하는 디지트 라인 전도체 및 상이한 대응하는 액세스 라인 전도체를 구비하는, 메모리 디바이스를 동작시키는 방법.
  19. 제18항에 있어서, 상기 대응하는 디지트 라인 전도체와 상기 대응하는 액세스 라인 전도체는, 상기 2개 이상의 저장 소자들 중 하나의 저장 소자에 저장된 데이터에 액세스하는 것이 상기 2개 이상의 저장 소자들 중 다른 저장 소자에 저장된 데이터에 성공적으로 액세스하는 것을 방해하지 않도록 선택되는, 메모리 디바이스를 동작시키는 방법.
  20. 제18항에 있어서, 상기 대응하는 디지트 라인 전도체와 상기 대응하는 액세스 라인 전도체는, 상기 메모리 타일의 2개의 연속적으로 액세스된 저장 위치들이 상기 메모리 타일의 저장 소자의 어레이에서 서로 인접하지 않도록 선택되는, 메모리 디바이스를 동작시키는 방법.
  21. 제20항에 있어서, 상기 대응하는 디지트 라인 전도체와 상기 대응하는 액세스 라인 전도체는, 상기 메모리 타일의 연속적으로 액세스된 저장 위치들이 상기 메모리 타일의 저장 소자의 어레이에서 서로 대각선을 따르도록 선택되고, 상기 연속적으로 액세스된 저장 위치들은 상기 메모리 타일의 상기 저장 소자에 액세스하도록 구성된 상이한 액세스 회로에 의해 액세스 가능한, 메모리 디바이스를 동작시키는 방법.
  22. 메모리 디바이스에 액세스하는 방법으로서,
    복수의 메모리 타일 중 제1 메모리 타일에서 이전에 선택된 제1 메모리 주소에 적어도 부분적으로 기초하여 상기 제1 메모리 타일에서 대응하는 디지트 라인 전도체 및 대응하는 액세스 라인 전도체를 구비하는 저장 위치의 제2 메모리 주소를 결정하는 단계; 및
    상기 제1 메모리 타일의 상기 저장 위치에 액세스하기 위해 상기 결정된 제2 메모리 주소의 상기 대응하는 디지트 라인 전도체 및 상기 대응하는 액세스 라인 전도체를 선택하는 단계를 포함하되,
    상기 제1 메모리 주소에 대응하는 제1 저장 소자 및 상기 제2 메모리 주소에 대응하는 제2 저장 소자는 상기 복수의 메모리 타일 중 상기 제1 메모리 타일과 상이한 제2 메모리 타일 내의 저장 소자가 선택되기 전에 선택되고,
    상기 제1 및 제2 저장 소자는 상이한 대응하는 디지트 라인 전도체 및 상이한 대응하는 액세스 라인 전도체를 포함하며,
    상기 결정된 제2 메모리 주소의 상기 대응하는 디지트 라인 전도체와 상기 대응하는 액세스 라인 전도체를 선택하는 단계는 상기 이전에 선택된 제1 메모리 주소의 임계값 회복 시간 전에 일어나는, 메모리 디바이스에 액세스하는 방법.
  23. 삭제
  24. 제22항에 있어서, 상기 저장 위치의 상기 제2 메모리 주소를 결정하는 단계는 매퍼 또는 룩업 테이블을 사용하여 상기 제2 메모리 주소를 결정하는 단계를 포함하는, 메모리 디바이스에 액세스하는 방법.
  25. 제22항에 있어서, 상기 저장 위치의 상기 제2 메모리 주소를 결정하는 단계는, 상기 이전에 선택된 제1 메모리 주소로부터 상기 제1 메모리 타일에서 대각선을 따라 상기 제2 메모리 주소를 결정하는 단계를 포함하는, 메모리 디바이스에 액세스하는 방법.
  26. 제22항에 있어서, 상기 결정된 제2 메모리 주소의 상기 대응하는 디지트 라인 전도체와 상기 대응하는 액세스 라인 전도체를 선택하는 단계는 상기 제2 메모리 타일의 저장 위치를 선택하기 전에 일어나는, 메모리 디바이스에 액세스하는 방법.
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