JP2012523649A - 垂直ビット線および片側ワード線アーキテクチャを有する再プログラミング可能な不揮発性メモリ素子の３次元アレイ - Google Patents

垂直ビット線および片側ワード線アーキテクチャを有する再プログラミング可能な不揮発性メモリ素子の３次元アレイ Download PDF

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Abstract

自分に印加された電圧差に応答して電気コンダクタンスのレベルを可逆的に変化させるメモリ素子に特に適する３次元アレイを開示する。半導体基板の上の別々の距離のところに位置する複数のプレーンにメモリ素子が形成される。全プレーンのメモリ素子が接続されるビット線の２次元アレイは、基板からその複数のプレーンを通って垂直に向けられる。片側ワード線アーキテクチャは、２行のメモリ素子の間で１つのワード線を共有する代わりにメモリ素子の各行のために唯１つのワード線を設け、これによりアレイ中のメモリ素子をワード線を横断させてつなぐことを回避する。メモリ素子の行は同様にローカルビット線の対応する行によりアクセスされるけれども、ローカルビット線の隣接する行間での結合の拡張はなく、従ってワード線を越えるリーク電流はない。

Description

本願の主題は、再プログラミング可能な不揮発性メモリセルアレイの構造、使用および製造であり、特に、半導体基板上に形成されたメモリ記憶素子の３次元アレイである。
フラッシュメモリを利用する再プログラミング可能な不揮発性大容量データ記憶システムの使用は、コンピュータファイルのデータ、カメラ画像、および他のタイプのホストにより生成されかつ／または使用されるデータを格納するために一般に普及している。フラッシュメモリの１つの普及している形は、コネクタを通してホストに取り外し可能に結合されるカードである。市販されている多くの異なるフラッシュメモリカードがあり、例として、ＣｏｍｐａｃｔＦｌａｓｈ（ＣＦ）、ＭｕｌｔｉＭｅｄｉａＣａｒｄ（ＭＭＣ）、Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ（ＳＤ）、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、Ｍｅｍｏｒｙ Ｓｔｉｃｋ、Ｍｅｍｏｒｙ Ｓｔｉｃｋ Ｍｉｃｒｏ、ｘＤ−Ｐｉｃｔｕｒｅ Ｃａｒｄ、ＳｍａｒｔＭｅｄｉａおよびＴｒａｎｓＦｌａｓｈという商標のもとで販売されているものが挙げられる。これらのカードは、それらの仕様に応じて独特の機械的プラグおよび／または電気的インターフェイスを有し、ホストの一部として設けられているかあるいはホストと接続されている差し込みレセプタクルに差し込まれる。
広く使用されているフラッシュメモリシステムの他の１つの形はフラッシュドライブであって、ホストのＵＳＢレセプタクルに差し込まれることによりホストと接続されるユニバーサルシリアルバス（ＵＳＢ）プラグを有する小型の細長いパッケージ内のハンドヘルドメモリシステムである。本願の譲受人であるサンディスク コーポレイションは、自社のＣｒｕｚｅｒ、ＵｌｔｒａおよびＥｘｔｒｅｍｅ Ｃｏｎｔｏｕｒという商標のもとでフラッシュドライブを販売している。他の１つの形のフラッシュメモリシステムでは、大量のメモリが、普通のディスクドライブ大容量データ記憶システムの代わりに、ノートブックコンピュータの中など、ホストシステムの中に永久的に据え付けられる。大容量データ記憶システムのこれら３つの形の各々は、一般的に、同じタイプのフラッシュメモリアレイを含む。これらは普通は各々それ自身のメモリコントローラおよびドライバを包含しているが、代わりに、そのメモリが接続されているホストによって実行されるソフトウェアによって少なくとも部分的に制御されるメモリオンリーシステムもある。そのフラッシュメモリは通例１つ以上の集積回路チップ上に形成され、コントローラは他の回路チップ上に形成される。しかし、コントローラを含む或るメモリシステムでは、特にホストに埋め込まれるものでは、メモリ、コントローラおよびドライバはしばしば単一の集積回路チップ上に形成される。
ホストとフラッシュメモリシステムとの間でデータを伝達する主な手法が２つある。その１つでは、システムにより生成されるかまたは受け取られたデータファイルのアドレスは、システムのために設定された１つの連続的な論理アドレス空間の別々の範囲にマッピングされる。アドレス空間の大きさは、通例、システムが取り扱うことのできるアドレスの範囲全体をカバーするのに充分である。一例として、磁気ディスク記憶ドライブは、そのような論理アドレス空間を通してコンピュータまたは他のホストシステムと通信する。ホストシステムは、自分のファイルに割り当てられた論理アドレスをファイルアロケーションテーブル（ＦＡＴ）により追跡し、メモリシステムは、それらの論理アドレスの、データが格納されている物理メモリアドレスへのマップを維持する。市販されている大抵のメモリカードおよびフラッシュドライブはこのタイプのインターフェイスを利用している。それは、ホストが一般的にインターフェイスする磁気ディスクドライブのものをエミュレートしているからである。
前述した２つの手法の２番目のものでは、電子システムによって生成されたデータファイルは一意に識別され、それらのデータはファイルの中でのオフセットにより論理的にアドレス指定される。これらのファイル識別子は、そのとき、メモリシステムの中で物理的メモリ位置に直接マッピングされる。両方のタイプのホスト／メモリシステムインターフェイスが、例えば、米国特許出願公開第２００６／０１８４７２０号（特許文献１）に記載され、また対比されている。
フラッシュメモリシステムは、通例、メモリセルのしきい値レベルをそれらに格納されるデータに従って制御する電荷をそれぞれ蓄積するメモリセルのアレイを有する集積回路を利用する。電導性フローティングゲートは最も一般的に電荷を蓄積するためにメモリセルの一部として設けられるが、代わりに誘電体電荷捕獲材料が使用される。大容量記憶システムのために使用されるメモリセルアレイのためにはＮＡＮＤアーキテクチャが一般的に好ましい。小容量メモリのためには、代わりにＮＯＲなどの他のアーキテクチャが通例使用される。フラッシュメモリシステムの一部としてのＮＡＮＤフラッシュアレイおよびその動作の例が、米国特許第５，５７０，３１５号（特許文献２）、第５，７７４，３９７号（特許文献３）、第６，０４６，９３５号（特許文献４）、第６，３７３，７４６号（特許文献５）、第６，４５６，５２８号（特許文献６）、第６，５２２，５８０号（特許文献７）、第６，６４３，１８８号（特許文献８）、第６，７７１，５３６号（特許文献９）、第６，７８１，８７７号（特許文献１０）、および第７，３４２，２７９号（特許文献１１）を参照することにより得られる。
メモリセルアレイに格納されるデータの各ビットのために必要な集積回路面積の量は多年にわたって顕著に低減されてきており、目標は依然としてこれをさらに低減することである。従って、結果として、フラッシュメモリシステムのコストおよびサイズは低減されつつある。ＮＡＮＤアレイアーキテクチャの使用はこれに貢献するけれども、メモリセルアレイのサイズを低減するために他のアプローチも採用されている。それらの他のアプローチの１つは、より代表的なシングルアレイの代わりに、半導体基板上で複数の２次元メモリセルアレイを別々のプレーンに重ねて形成することである。複数の積み重ねられたＮＡＮＤフラッシュメモリセルアレイのプレーンを有する集積回路の例が、米国特許第７，０２３，７３９号（特許文献１２）および第７，１７７，１９１号（特許文献１３）に示されている。
再プログラミング可能な不揮発性メモリセルの他の１つのタイプは、伝導状態または非伝導状態（あるいはそれぞれ低抵抗状態または高抵抗状態）に、或るものはさらに部分的伝導状態にセットされ、その後に初期状態にリセットされるまでその状態に留まることのできる可変抵抗性メモリ素子を使用する。可変抵抗性素子は、それぞれ２つの直交して延びる導体（通例、ビット線およびワード線）の間で、それらが２次元アレイにおいて互いに交差するところに接続されている。そのような素子の状態は、通例、交差する導体に掛けられた適切な電圧により変更される。それらの電圧は、多数の他の選択されていない抵抗性素子に対しても、それらが、プログラムされるかまたは読み出される選択された素子の状態と同じ導体に沿って接続されているので、必然的に印加されるから、それらを通って流れ得るリーク電流を減らすために一般的にダイオードが可変抵抗性素子と直列に接続される。多数のメモリセルに対して並行してデータの読み出し操作およびプログラミング操作を実行したいことの結果として、読み出し電圧またはプログラミング電圧が非常に多くの他のメモリセルに印加されることとなる。可変抵抗性メモリ素子および関連するダイオードのアレイの例が、米国特許出願公開第２００９／０００１３４４号（特許文献１４）に示されている。
米国特許出願公開第２００６／０１８４７２０号 米国特許第５，５７０，３１５号 米国特許第５，７７４，３９７号 米国特許第６，０４６，９３５号 米国特許第６，３７３，７４６号 米国特許第６，４５６，５２８号 米国特許第６，５２２，５８０号 米国特許第６，６４３，１８８号 米国特許第６，７７１，５３６号 米国特許第６，７８１，８７７号 米国特許第７，３４２，２７９号 米国特許第７，０２３，７３９号 米国特許第７，１７７，１９１号 米国特許出願公開第２００９／０００１３４４号 米国特許第５，１７２，３３８号 米国特許第６，２２２，７６２号 米国特許第６，５３８，９２２号 米国特許第７，２３７，０７４号 米国特許第７，３２４，３９３号
Kozicki et al., "Multi-bit Memory Using Programmable Metallization Cell Technology," Proceedings of the International Conference on Electronic Devices and Memory, Genoble, France, June 12-17, 2005, pp. 48-53 Schrogmeier et al., "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM" (2007 Symposium on VLSI Circuits)
本願は、メモリ素子の３次元アレイに向けられ、そのアレイのビット線は垂直に向けられている。すなわち、１つの共通半導体基板上に単に複数の既存の２次元アレイを積み重ね、各２次元アレイがそれ自身のビット線を有するようにする代わりに、ビット線を持たない複数の２次元アレイが、別々のプレーンにおいて互いに積み重ねられるけれども、プレーンを通って上に延びる共通ビット線を共有する。これらのビット線は、その電圧または電流が、メモリから読み出されるかあるいはメモリにプログラムされるデータに依存するものである。
３次元アレイに用いられるメモリ素子は、好ましくは可変抵抗性メモリ素子である。すなわち、個々のメモリ素子の抵抗（ひいては、逆数であるコンダクタンス）は、通例、その素子が接続されている直交方向に交差する導体に掛けられた電圧の結果として変更される。可変抵抗性素子のタイプに依存して、状態は、それに加わる電圧、それを通る電流のレベル、それに加わる電界の量、それに加わる熱のレベルなどに応じて変化し得る。或る可変抵抗性素子材料では、その伝導状態が変化する時とその変化が起こる方向とを決定するのは、電圧、電流、電界、熱などが素子に加えられる時間の量である。そのような状態変更操作の合間には、メモリ素子の抵抗は変化せず、従って不揮発性である。前に要約された３次元アレイアーキテクチャは、種々様々な性質および動作特性を有するそのような多様な材料から選択されたメモリ素子材料で実現され得る。
メモリ素子の抵抗、従ってその検出可能な記憶状態を、繰り返し、初期レベルから他のレベルにセットし、その後に逆に初期レベルにリセットすることもできる。或る材料に関して、その状態を一方向に変化させるために加えられる電圧、電流、電界、熱などの量または持続時間は、他の方向に変化させるために加えられるものとは異なる（非対称である）。２つの検出可能な状態では、各メモリ素子は１ビットのデータを記憶する。或る材料を用いる場合、抵抗の２つより多い安定したレベルをメモリ素子の検出可能な状態として指定することによって各メモリ素子に１ビットより多いデータを格納することができる。本願明細書中の３次元アレイアーキテクチャは、非常に変化に富む仕方で操作され得る。
この３次元アーキテクチャでは、他のアドレス指定（選択）されたメモリ素子に対して行われる読み出し操作およびプログラミング操作の間に望ましくないレベルの電圧が加えられるアドレス指定されていない（選択されていない）抵抗性メモリ素子の範囲および数を制限することもできる。アドレス指定されていないメモリ素子の状態を乱す危険と、アドレス指定されていない素子を通過するリーク電流のレベルとは、同じメモリ素子材料を用いる他のアレイにおいて経験されるものから著しく低減され得る。リーク電流は、アドレス指定されたメモリ素子から読み出される見かけ上の電流を変化させることがあり、これによりアドレス指定（選択）されたメモリ素子の状態を正確に読み出すことを困難にするので、望ましくない。リーク電流は、さらに、アレイにより引かれる総電力を増やし、従って、望ましくないことに、電源を所望より大きくせざるを得なくするので、望ましくない。アドレス指定されたメモリ素子のプログラミングおよび読み出しの間に電圧を加えられるアドレス指定されていないメモリ素子の範囲は割合に小さいので、本願明細書中の３次元アーキテクチャを有するアレイは、読み出しにエラーを持ち込まずにかつ穏当な電源能力を上回らずに遥かに多くのメモリ素子を含むようにされ得る。
さらに、本願明細書中の３次元アーキテクチャでは、可変抵抗性メモリ素子を、ダイオードまたは他の非線形素子を可変抵抗性素子と直列に接続することを必要とせずに、ビット線導体およびワード線導体の好ましくは直交の交差箇所で接続することができる。可変抵抗メモリ素子の現在のアレイでは、同線に接続されている選択されたメモリ素子に電圧をもたらすビット線またはワード線に選択されていないメモリ素子が接続されているときに生じるような、素子が選択されていないのにそれに電圧差が掛かっているときに素子を通るリーク電流を減らすために、一般的にダイオードが各メモリ素子に直列に接続される。ダイオードが不要であるので、アレイの複雑さ、従ってそれを製造するのに要する処理ステップの数が、顕著に減少する。
実際、本願明細書中の３次元アレイのメモリ素子の製造は、同じタイプのメモリ素子を用いる他の３次元アレイより遥かに簡単である。特に、アレイの各プレーンの素子を形成するのに要するマスクの数がより少ない。従って、３次元アレイを有する集積回路を形成するために必要な処理ステップの総数が、結果として生じる集積回路のコストと同じく、減らされる。
二重グローバルビット線アーキテクチャ
本発明の一態様に従って、３Ｄメモリは、ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンを用いて画定された３次元パターンを成して配置されたメモリ素子を含む。各プレーン内のメモリ素子は、複数のワード線および複数のグローバルビット線と直列に並んでいるローカルビット線によりアクセスされる。その複数のローカルビット線は、複数のプレーンを通ってｚ方向に存在し、ｘ方向の行およびｙ方向の列の２次元矩形アレイを成して配列されている。各プレーン内の複数のワード線は、ｘ方向に延び、それぞれのプレーンにおいて複数のローカルビット線の間で複数のローカルビット線から離され、ｙ方向に間隔を置いている。不揮発性の再プログラミングメモリ素子がワード線およびローカルビット線の交差箇所の近くに置かれてワード線およびビット線によりアクセス可能であり、メモリ素子の１つのグループは１つの共通ワード線と１行のローカルビット線とにより並行してアクセスされ得る。３Ｄメモリは、ｙ方向のその列の中の偶数ローカルビット線および奇数ローカルビット線のそれぞれの機能を果たす２つのグローバルビット線を有する二重グローバルビット線アーキテクチャをさらに含む。このアーキテクチャは、選択されたローカルビット線にアクセスするために１つのグローバルビット線がセンスアンプにより使用され、ｙ方向においてその選択されたローカルビット線に隣接する選択されていないローカルビット線にアクセスするために他方のグローバルビット線が使用されることを可能にする。このようにして、隣接するビット線間のリーク電流をなくすために、隣接する選択されていないローカル線は選択されたローカルビット線のものと同じ基準電圧に正確にセットされることができる。
片側ワード線アーキテクチャ
本発明の他の１つの実施形態に従って、３Ｄメモリは、ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンを用いて画定された３次元パターンを成して配置されたメモリ素子を含む。各プレーン内のメモリ素子は、複数のワード線および複数のグローバルビット線と直列に並んでいるローカルビット線によりアクセスされる。その複数のローカルビット線は、複数のプレーンを通ってｚ方向に存在し、ｘ方向の行およびｙ方向の列の２次元矩形アレイを成して配列されている。各プレーン内の複数のワード線は、ｘ方向に延び、それぞれのプレーンにおいて複数のローカルビット線の間で複数のローカルビット線から離され、ｙ方向に間隔を置いている。不揮発性の再プログラミングメモリ素子がワード線およびローカルビット線の交差箇所の近くに置かれてワード線およびビット線によりアクセス可能であり、メモリ素子の１つのグループは１つの共通ワード線と１行のローカルビット線とにより並行してアクセスされ得る。３Ｄメモリは、各ワード線が一行のメモリ素子に排他的に接続される片側ワード線アーキテクチャを有する。これは、２行のメモリ素子の間で１つのワード線を共有してアレイ中のメモリ素子をワード線を横断させてつなぐ代わりにメモリ素子の各行のために１つのワード線を設けることによって成し遂げられる。片側ワード線アーキテクチャは、２行のメモリ素子の間で１つのワード線を共有する代わりにメモリ素子の各行のために唯１つのワード線を設け、これによりアレイ中のメモリ素子をワード線を横断させてつなぐことを回避する。メモリ素子の行は同様にローカルビット線の対応する行によりアクセスされるけれども、ローカルビット線の隣接する行間での結合の拡張はなく、従ってワード線を越えるリーク電流はない。
片側ワード線アーキテクチャは、ｙ方向における複数のワード線を横断するローカルビット線間の結合を切り離すという利点を有する。従って、ローカルビット線間のリーク電流がなくされる。
革新的な３次元可変抵抗性素子のメモリシステムの種々の態様、利点、特徴および詳細は、その代表的な例についての次の記述に含まれ、この記述は添付の図面と関連して考慮されるべきである。
本願明細書において挙げられた全ての特許、特許出願、論文、他の刊行物、文書および事物は、あらゆる目的のためにその全体が本願明細書において参照により援用されている。その援用された刊行物、文書または事物のいずれかと本願との間での用語の定義または使用法における不一致または矛盾の外延まで、本願のものが優越するものとする。
垂直ビット線を有する、可変抵抗メモリ素子の３次元アレイの一部分の等価回路を示す。 図１のメモリセルアレイを利用する再プログラミング可能な不揮発性メモリシステムの略ブロック図であり、メモリシステムのホストシステムとの接続を示す。 図１の３次元アレイの２つのプレーンと基板との平面図を提供し、或る構造が付け加えられたものを示す。 図３のプレーンのうちの１つの一部分の拡大図であり、そこにデータをプログラムすることの効果を示すために注釈が付されているものを示す。 図３のプレーンのうちの１つの一部分の拡大図であり、そこからデータを読み出すことの効果を示すために注釈が付されているものを示す。 メモリ記憶素子の例を示す。 図１に示されている３次元アレイの一部分の、その第１の特定の実施例に従う等角図である。 図１に示されている３次元アレイの一部分の、その第２の特定の実施例に従う断面図である。 図８の３次元アレイの例を形成するプロセスを示す。 図８の３次元アレイの例を形成するプロセスを示す。 図８の３次元アレイの例を形成するプロセスを示す。 図８の３次元アレイの例を形成するプロセスを示す。 図８の３次元アレイの例を形成するプロセスを示す。 図８の３次元アレイの例を形成するプロセスを示す。 図１に示されている３次元アレイの一部分の、その第３の特定の実施例に従う断面図である。 図１および図３に示されている３Ｄメモリの複数のプレーンを横断する読み出しバイアス電圧および電流リークを示す。 ローカルビット線のセットへのアクセスを改良するための二重グローバルビット線アーキテクチャを有する３次元メモリを示す。 図１７の二重グローバル線アーキテクチャにおけるリーク電流の除去を示す。 片側ワード線アーキテクチャを概略的に示す。 片側ワード線アーキテクチャを有する３Ｄアレイの１つのプレーンおよび基板を示す。 図１９および２０の片側ワード線アーキテクチャを有する３Ｄアレイにおけるリーク電流の除去を示す。 図１９に示されている片側ワード線アーキテクチャを有する３Ｄアレイの一部分の等角図である。
最初に図１を参照すると、３次元メモリ１０のアーキテクチャが、そのようなメモリの一部分の等価回路の形で概略的にかつ一般的に示されている。これは、前に要約された３次元アレイの特定の例である。参考のために標準的な３次元直交座標系１１が使用され、ベクトルｘ、ｙおよびｚの各々の方向は他の２つと直交している。
内部のメモリ素子を外部のデータ回路と選択的に接続するための回路は、好ましくは半導体基板１３に形成される。この特定の例では、選択デバイスまたはスイッチングデバイスＱxyの２次元アレイが利用され、ここでｘはそのデバイスのｘ方向の相対位置を与え、ｙはそのｙ方向における相対位置を与える。例として、個々のデバイスＱxyは選択ゲートまたは選択トランジスタであり得る。グローバルビット線（ＧＢＬx ）は、ｙ方向に延び、下付き添え字により示されるｘ方向の相対的位置を有する。グローバルビット線（ＧＢＬx ）は、ｘ方向において同じ位置を有する選択デバイスＱのソースまたはドレインとそれぞれ接続可能であるけれども、読み出し中および通例プログラミング中には特定のグローバルビット線と接続されている１つの選択デバイスだけが一度にオンにされる。それぞれの選択デバイスＱのソースまたはドレインのうちの他方はローカルビット線（ＬＢＬxy）のうちの１つと接続されている。ローカルビット線は、垂直にｚ方向に延び、ｘ（行）およびｙ（列）方向に規則的な２次元アレイを形成する。
１セット（この例では、１行として指定される）のローカルビット線を対応するグローバルビット線と接続するために、制御ゲート線ＳＧy がｘ方向に延び、ｙ方向において共通の位置を有する単一行の選択デバイスＱxyの制御端子（ゲート）と接続する。従って、自分が接続されている選択デバイスをオンにする電圧をどの制御ゲート線ＳＧy が受け取っているかにより、選択デバイスＱxyはｘ方向の１行のローカルビット線（ＬＢＬxy）（ｙ方向において同じ位置を有する）を一度にグローバルビット線のうちの対応するもの（ＧＢＬx ）に接続する。残りの制御ゲート線は、それらに接続されている選択デバイスをオフに保つ電圧を受け取る。ローカルビット線（ＬＢＬxy）の各々と共に唯一の選択デバイス（Ｑxy）が使用されるので、半導体基板においてｘ方向およびｙ方向の両方におけるアレイのピッチを非常に小さくすることができ、従ってメモリ記憶素子の密度は大きくされ得るということが言及される。
メモリ記憶素子Ｍzxy は、基板１３の上でｚ方向に別々の距離のところに位置する複数のプレーンに形成される。２つのプレーン１および２が図１に示されているけれども、通例もっと多く、４、６またはそれ以上が存在し得る。距離ｚのところの各プレーンにおいて、ワード線ＷＬzyは、ｘ方向に延び、ローカルビット線（ＬＢＬxy）の間でｙ方向に間隔を置いている。各プレーンのワード線ＷＬzyは、それぞれ、ワード線の両側でローカルビット線ＬＢＬxyのうちの隣接する２つと交差する。それぞれのメモリ記憶素子Ｍzxy は、これらの個々の交差箇所に隣接する１つのローカルビット線ＬＢＬxyと１つのワード線ＷＬzyとの間に接続されている。従って、それぞれのメモリ素子Ｍzxy は、その間にメモリ素子が接続されているローカルビット線ＬＢＬxyおよびワード線ＷＬzyに適切な電圧を掛けることによってアドレス指定可能である。電圧は、メモリ素子の状態を現在の状態から所望の新しい状態に変化させるのに必要な電気的刺激を提供するように選択される。これらの電圧のレベル、持続時間および他の特性は、メモリ素子のために使用される材料に依存する。
３次元メモリセル構造の各「プレーン」は、伝導性ワード線ＷＬzyがその中に位置する１つと、プレーン同士を互いに電気的に絶縁する誘電性材料の他の１つとの、通例少なくとも２つの層から形成される。例えばメモリ素子Ｍzxy の構造に依存して、さらなる層が各プレーンに存在し得る。プレーンは半導体基板上で互いに積み重ねられ、ローカルビット線ＬＢＬxyは、ローカルビット線がそれを通って延びるところの各プレーンのメモリ素子Ｍzxy と接続される。
図２は、図１の３次元メモリ１０を使用することのできるメモリシステムの例のブロック図である。データ入出力回路２１は、アドレス指定されたメモリ素子Ｍzxy に格納されるデータを表すアナログ電気量を図１のグローバルビット線ＧＢＬx を介して並行して（プログラミング中に）提供し、（読み出し中に）受け取るように接続されている。回路２１は、通例、読み出し中にこれらの電気量をデジタルデータ値に変換するためのセンスアンプを包含し、それらのデジタル値は次に線２３を介してメモリシステムコントローラ２５に伝達される。逆に、アレイ１０にプログラムされるべきデータはコントローラ２５によりデータ入出力回路２１に送られ、これにより、そのデータを、適切な電圧をグローバルビット線ＧＢＬx に掛けることによって、アドレス指定されたメモリ素子にプログラムする。バイナリ操作のためには、通例、１つの電圧レベルがバイナリ「１」を表すためにグローバルビット線に掛けられ、他の１つの電圧レベルがバイナリ「０」を表すために掛けられる。メモリ素子は、それぞれのワード線選択回路２７およびローカルビット線回路２９によりワード線ＷＬzyおよび選択ゲート制御線ＳＧy に掛けられた電圧によって読み出しまたはプログラミングのためにアドレス指定される。図１の特定の３次元アレイでは、選択されたワード線と、１つの段階において選択デバイスＱxyを通してグローバルビット線ＧＢＬx に接続されているローカルビット線ＬＢＬxyのいずれかとの間にあるメモリ素子が、選択回路２７および２９を通して印加されている適切な電圧によりプログラミングまたは読み出しのためにアドレス指定され得る。
メモリシステムコントローラ２５は、通例、ホストシステム３１からデータを受け取り、ホストシステム３１にデータを送る。コントローラ２５は、普通、そのようなデータおよび操作情報を一時的に記憶するための１つの量のランダムアクセスメモリ（ＲＡＭ）３４を包含する。コマンド、ステータス信号および読み出されるかまたはプログラムされるデータのアドレスも、コントローラ２５とホスト３１との間で交換される。メモリシステムは種々様々のホストシステムと共に動作する。それらは、パーソナルコンピュータ（ＰＣ）、ラップトップおよびその他のポータブルコンピュータ、セルラー電話機、個人用携帯情報端末（ＰＤＡ）、デジタルスチールカメラ、デジタルムービーカメラおよびポータブルオーディオプレーヤを含む。ホストは、通例、１つ以上のタイプのメモリカードまたはフラッシュドライブのための、メモリシステムの差し込みメモリシステムプラグ３５を受け入れる内蔵レセプタクル３３を含むけれども、或るホストはメモリカードが差し込まれるアダプタの使用を必要とし、他のホストはそれらの間のケーブルの使用を必要とする。代わりに、メモリシステムは、ホストシステムに、その不可欠の部分として組み込まれ得る。
メモリシステムコントローラ２５は、ホストから受け取ったコマンドをデコーダ／ドライバ回路３７に伝える。同様に、メモリシステムにより生成されたステータス信号は回路３７からコントローラ２５に伝達される。回路３７は、コントローラがメモリ操作のほとんど全てを制御する場合には単純な論理回路であることができ、あるいは与えられたコマンドを実行するのに必要な繰り返しメモリ操作の少なくとも幾つかを制御するための状態マシンを含むことができる。コマンドを復号することから生じる制御信号は、回路３７からワード線選択回路２７、ローカルビット線選択回路２９およびデータ入出力回路２１に印加される。回路２７および２９には、ホストからのコマンドを実行するためにアレイ１０の中のアクセスされるべきメモリ素子の物理アドレスを伝えるコントローラからのアドレス線３９も接続されている。物理アドレスはホストシステム３１から受け取られた論理アドレスに対応し、その変換はコントローラ２５および／またはデコーダ／ドライバ３７によって行われる。その結果、回路２９は、選択されたローカルビット線（ＬＢＬxy）をグローバルビット線（ＧＢＬx）と接続するために選択デバイスＱxyの制御素子に適切な電圧を掛けることによって、アレイ１０内の指定された記憶素子を部分的にアドレス指定する。アドレス指定は、アレイのワード線ＷＬzyに適切な電圧をかける回路２７によって完成される。
図２のメモリシステムは図１の３次元メモリ素子アレイ１０を利用しているけれども、システムはそのアレイアーキテクチャの使用には限定されない。所与のメモリシステムは、代わりに、このタイプのメモリを、ＮＡＮＤメモリセルアレイアーキテクチャを有するフラッシュなどのフラッシュメモリ、磁気ディスクドライブまたは他の何らかのタイプのメモリを含む他のタイプと組み合わせることができる。この、他のタイプのメモリは、自分自身のコントローラを持つことができ、あるいは、場合によっては、特にその２タイプのメモリ間に操作レベルでの何らかの互換性がある場合には、コントローラ２５を３次元メモリセルアレイ１０と共有することができる。
図１のアレイ内のメモリ素子Ｍzxy の各々は、入ってくるデータに従ってその状態を変化させるかまたはその現在の記憶状態を読み出すために個々にアドレス指定され得るけれども、複数のメモリ素子を単位として並行してアレイをプログラムし読み出すことが確かに好ましい。図１の３次元アレイでは、１つのプレーン上の１行のメモリ素子が並行してプログラムされ読み出され得る。並行して操作されるメモリ素子の数は、選択されたワード線に接続されているメモリ素子の数に依存する。或るアレイでは、ワード線は、その全長に沿って接続されているメモリ素子の総数のうちの一部だけ、すなわち複数のセグメントのうちの選択された１つに接続されているメモリ素子だけが並行操作のためにアドレス指定され得るように、ワード線は分割され得る（図１には示されていない）。
以前にプログラムされ、そのデータが陳腐化しているメモリ素子を、アドレス指定して、以前にプログラムされた状態から再プログラムすることができる。従って、並行してプログラムされる複数のメモリ素子の状態が、それらの間で異なる開始状態を有するということは非常に良くあることである。これは多くのメモリ素子材料について容認できることであるけれども、普通、１グループのメモリ素子は、好ましくは、それらが再プログラムされる前に１つの共通の状態にリセットされる。この目的のために、メモリ素子をブロックを成すようにグループ分けすることができ、各ブロックのメモリ素子は、後にそれらをプログラムするための準備として、１つの共通状態、好ましくは複数のプログラミング済み状態のうちの１つに、同時にリセットされる。使用されるメモリ素子材料が、第１の状態から第２の状態へ、逆の第２の状態から第１の状態への変化に要する時間よりかなり短い時間で変化するという特徴を持っているならば、リセット操作は好ましくはより長い時間を要して行なわれる遷移を引き起こすように選択される。その後、プログラミングは、リセット動作より速く行われる。陳腐化したデータしか包含していないメモリ素子のブロックをリセットする動作は、通例、高い割合でバックグラウンドで成し遂げられ、従ってメモリシステムのプログラミング性能に悪い影響を与えないので、より長いリセット時間は普通問題にならない。
メモリ素子のブロックリセット操作を用いれば、可変抵抗性メモリ素子の３次元アレイは、現在のフラッシュメモリセルアレイと同様の仕方で操作され得る。１ブロックのメモリ素子を１つの共通の状態にリセットすることは、１ブロックのフラッシュメモリセルを消去済み状態に消去することに対応する。本願明細書のメモリ素子の個々のブロックをさらに記憶素子の複数のページに分割することができ、１ページのメモリ素子は一斉にプログラムされ読み出される。これは、フラッシュメモリにおけるページの使用に似ている。１つのページのメモリ素子は一斉にプログラムされ読み出される。もちろん、プログラムするとき、リセットされた状態により表されるデータを記憶するべきそれらのメモリ素子は、そのリセットされた状態から変更されない。ページ中のメモリ素子のうちの、それらに格納されるデータを表すために他の状態に変更されなければならないメモリ素子は、プログラミング操作によりその状態を変更される。
そのようなブロックおよびページの使用の一例が図３に示され、これは図１のアレイのプレーン１および２の略平面図を提供する。プレーンの各々を横断して延びる様々のワード線ＷＬzyとプレーンを通って延びるローカルビット線ＬＢＬxyとが２次元で示されている。個々のブロックは、プレーンのうちの１つにおいて１つのワード線、あるいはワード線が分割されている場合にはワード線の１つのセグメントの両側に接続されているメモリ素子から構成される。従って、アレイの各プレーンに非常に多くのそのようなブロックがある。図３に示されているブロックでは、１つのワード線ＷＬ12の両側に接続されているメモリ素子Ｍ114 、Ｍ124 、Ｍ134 、Ｍ115 、Ｍ125 およびＭ135 の各々がブロックを形成する。もちろん、ワード線の全長に沿って接続されているもっと多くのメモリ素子があるが、簡略化するためにそのうちの小数のものだけが示されている。各ブロックのメモリ素子は、単一のワード線とローカルビット線のうちの異なるものとの間に、すなわち図３に示されているブロックに関してはワード線ＷＬ12とそれぞれのローカルビット線ＬＢＬ12、ＬＢＬ22、ＬＢＬ32、ＬＢＬ13、ＬＢＬ23およびＬＢＬ33との間に接続されている。
図３にページも示されている。記述される特定の実施形態では、ブロックあたりに２ページがある。１ページはブロックのワード線の１つの側に沿うメモリ素子により形成され、他方のページはワード線の反対側に沿うメモリ素子により形成される。図３において印が付けられている例としてのページはメモリ素子Ｍ114、Ｍ124およびＭ134により形成される。もちろん、一度に大量のデータをプログラムし読み出せるように、ページは通例非常に多くのメモリ素子を有する。説明を簡単にするために、図３のページの記憶素子のうちの少数のものだけが含まれている。
図１および３のメモリアレイの、図２のメモリシステムでアレイ１０として操作されるときのリセット、プログラミングおよび読み出しの操作の例が次に記述される。これらの例に関して、メモリ素子Ｍzxy の各々は、メモリ素子に極性の異なる電圧（または電流）、または極性は同じだけれども大きさおよび／または持続時間の異なる電圧を印加することによって抵抗レベルの異なる２つの安定状態の間でスイッチングされ得る不揮発性メモリ材料を含むと解される。例えば、１つのクラスの材料は、素子を通して１方向に電流を流すことによって高抵抗状態にされ、素子を通して他方向に電流を流すことによって低抵抗状態にされ得る。あるいは、同じ電圧極性を用いるスイッチングの場合には、１つの素子は、より高い抵抗状態にスイッチングするためにより高い電圧とより短い時間とを必要とし、より低い抵抗状態にスイッチングするためにより低い電圧とより長い時間とを必要とし得る。これらは、１ビットのデータの記憶を示す個々のメモリ素子の２つの記憶状態であって、メモリ素子の状態に依存して「０」または「１」である。
メモリ素子のブロックをリセット（消去）するために、そのブロック内のメモリ素子は高抵抗状態にされる。この状態は、現在のフラッシュメモリアレイに用いられる規約に従って論理データ状態「１」と呼ばれるけれども、代わりに「０」であると称されてもよい。図３の例により示されているように、ブロックは１つのワード線ＷＬまたはそのセグメントに電気的に接続されている全てのメモリ素子を含む。ブロックは、一斉にリセットされるアレイ中のメモリ素子の最小単位である。それは数千のメモリ素子を含み得る。１つのワード線の１つの側のメモリ素子の行がそれらを例えば１，０００個含むならば、１つのブロックはそのワード線の両側の２つの行からの２，０００個のメモリ素子を持ち得る。
図３に示されているブロックを例として用いて、１つのブロックの全てのメモリ素子をリセットするために次のステップが行われ得る。
１．グローバルビット線の全て（図１および３のアレイにおいてＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 ）を、図２の回路２１により、ゼロボルトにセットする。
２．ｙ方向におけるワード線の各側のローカルビット線がそれらの選択デバイスを通してそれぞれのグローバルビット線に接続され、従ってゼロボルトにされるように、ブロックのその１つのワード線の両側の少なくとも２つの選択ゲート線をＨ’ボルトにセットする。電圧Ｈ’は、１〜３ボルトの範囲内の適切なもの、通例２ボルトのように、選択デバイスＱxyをオンにするために充分高くされる。図３に示されているブロックはワード線ＷＬ12を含むので、選択デバイスＱ12、Ｑ22、Ｑ32、Ｑ13、Ｑ23およびＱ33をオンにするために図２の回路２９によってそのワード線の両側の選択ゲート線ＳＧ2 およびＳＧ3 （図１）がＨ’ボルトにセットされる。これにより、ｘ方向に延びる２つの隣接する行の中のローカルビット線ＬＢＬ12、ＬＢＬ22、ＬＢＬ32、ＬＢＬ13、ＬＢＬ23およびＬＢＬ33の各々がグローバルビット線ＧＢＬ１、ＧＢＬ２およびＧＢＬ３のうちのそれぞれの１つに接続される。ｙ方向において互いに隣接するローカルビット線のうちの２つが単一のグローバルビット線に接続される。すると、これらのローカルビット線はグローバルビット線のゼロボルトにセットされる。残りのローカルビット線は好ましくは接続されないままであり、それらの電圧は浮いている。
３．リセットされるブロックのワード線をＨボルトにセットする。このリセット電圧値は、メモリ素子内のスイッチング材料に依存し、数分の一ボルトから数ボルトの間になり得る。選択されたプレーン１の他のワード線と他の選択されていないプレーン上の全ワード線とを含む、アレイの他の全てのワード線はゼロボルトにセットされる。図１および３のアレイでは、全て図２の回路２７により、ワード線ＷＬ12はＨボルトにされ、アレイ中の他の全てのワード線はゼロボルトにされる。
結果は、Ｈボルトがブロックのメモリ素子の各々に掛けられるということである。図３のブロック例では、これはメモリ素子Ｍ114 、Ｍ124 、Ｍ134 、Ｍ115 、Ｍ125 およびＭ135 を含む。例として使用されているタイプのメモリ材料について、結果として生じる、これらのメモリ素子を通る電流は、これらのうちの未だ高抵抗状態になっていないもののいずれをも、そのリセット状態にする。
唯一のワード線が非ゼロ電圧を有するので漂遊電流が流れないということに留意するべきである。ブロック１つのワード線に掛かっている電圧は、ブロックのメモリ素子だけを通して電流を接地に流れさせることができる。選択されていなくて電気的に浮いているローカルビット線のいずれかをＨボルトにすることのできるものは何もないので、ブロックの外側の他のどのアレイのメモリ素子にも電圧差は存在しない。従って、他のブロック内の選択されていないメモリ素子には、それらを偶発的にかく乱させたりリセットさせたりし得る電圧は掛からない。
ワード線および隣接する選択ゲートの任意の組み合わせをＨまたはＨ’にそれぞれセットすることによって複数のブロックを同時にリセットできるということにも留意するべきである。この場合、そのようにすることに伴う唯一の不便は、より多くのメモリ素子を同時にリセットするために必要な電流の量が増えることである。このことは、必要な電源のサイズに影響を及ぼす。
ページに属するメモリ素子は、メモリシステム動作の並列性を高めるために、好ましくは同時にプログラムされる。図３に示されているページの拡大バージョンが図４に提供され、プログラミング操作を説明するために注記が付されている。ページの個々のメモリ素子は、そのブロックの全メモリ素子が前もってリセットされているので、最初はそれらのリセット状態にある。リセット状態は、本願明細書では論理データ「１」を表すと解される。これらのメモリ素子のうちのいずれかが、ページにプログラムされる入来データに従って論理データ「０」を記憶するためには、それらのメモリ素子をその低抵抗状態やそのセット状態にスイッチングし、ページの残りのメモリ素子をリセット状態に留める。
ページをプログラムするために、１行の選択デバイスだけがオンに転換され、１行のローカルビット線だけがグローバルビット線に接続されるという結果をもたらす。この接続では、代わりに、ブロックの両方のページの記憶素子を２つの順次プログラミングサイクルでプログラムすることができ、これにより、そのとき、リセットユニットとプログラミングユニットとの中の記憶素子の数を等しくする。
図３および４を参照して、示されている１ページのメモリ素子Ｍ114 、Ｍ124 およびＭ134 の中でのプログラミング操作の例が次のように記述される。
１．グローバルビット線に掛けられる電圧は、プログラミングのためにメモリシステムにより受け取られるデータのパターンに従う。図４の例では、ＧＢＬ1 は論理データビット「１」を伝達し、ＧＢＬ2 は論理ビット「０」を伝達し、ＧＢＬ3 は論理ビット「１」を伝達する。ビット線は、示されているように対応する電圧Ｍ、ＨおよびＭにそれぞれセットされ、Ｍレベル電圧は高いけれどもメモリ素子をプログラムするのには不十分であり、Ｈレベルはメモリ素子を強制的にプログラムされた状態にするのに充分に高い。Ｍレベル電圧は、ゼロボルトとＨとの間で、Ｈレベル電圧の約二分の一であり得る。例えば、Ｍレベルは０．７ボルトで、Ｈレベルは１．５ボルトであり得る。プログラミングに使用されるＨレベルは、リセットまたは読み出しに使用されるＨレベルと同じであるとは限らない。この場合、受け取られたデータに従って、メモリ素子Ｍ114 およびＭ134 をそのリセット状態に留めるべきであるが、メモリ素子Ｍ124 はプログラムされる。従って、プログラミング電圧は、次に続くステップによって、このページのメモリ素子Ｍ124 にだけ印加される。
２．プログラムされるページのワード線、この場合には選択されたワード線ＷＬ12をゼロボルトにセットする。これは、ページのメモリ素子が接続されている唯一のワード線である。全てのプレーン上の他のワード線の各々はＭレベルにセットされる。これらのワード線電圧は図２の回路２７により印加される。
３．プログラムされるべき１つのページを選択するために、選択されたワード線の下の両側の選択ゲート線のうちの１つをＨ’電圧レベルにセットする。図３および４に示されているページについて、Ｈ’電圧は、選択デバイスＱ12、Ｑ22およびＱ32をオンにするために選択ゲート線ＳＧ2 に掛けられる（図１）。他の全ての選択ゲート線、すなわちこの例では線ＳＧ1 およびＳＧ3 は、それらの選択デバイスをオフに保つためにゼロボルトにセットされる。選択ゲート線電圧は、図２の回路２９によって印加される。これは、１行のローカルビット線をグローバルビット線に接続し、他の全てのローカルビット線を浮いたままにしておく。この例では、行のローカルビット線ＬＢＬ12、ＬＢＬ22およびＬＢＬ32が、オンにされた選択デバイスを通してそれぞれのグローバルビット線ＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 に接続され、アレイの他の全てのローカルビット線（ＬＢＬs ）は浮いたままにされる。
この操作の結果は、前に言及された例としてのメモリ素子材料について、メモリ素子Ｍ124 を通してプログラミング電流ＩPROGが送られるということであり、これによりそのメモリ素子はリセット状態からセット（プログラミング済み）状態に変化する。選択されたワード線ＷＬ12と、プログラミング電圧レベルＨが印加されているローカルビット線（ＬＢＬ）との間に接続されている他のメモリ素子（図示せず）に関しても同じことが起こる。
前に列挙されたプログラミング電圧を印加する相対タイミングの一例は、最初に全てのグローバルビット線（ＧＢＬ）、選択された選択ゲート線（ＳＧ）、選択されたワード線、および１ページ上の選択されたワード線の両側の２つの隣接するワード線を全て電圧レベルＭにセットする。その後、プログラムされるデータに従ってＧＢＬのうちの選択されたものが電圧レベルＨに高められ、同時に、プログラミングサイクルの持続時間の間、選択されたワード線の電圧をゼロボルトに下げる。図２の回路２７の一部であるワード線ドライバにより供給されなければならない電力を減らすために、プレーン１内の選択されたワード線ＷＬ12以外のワード線と、選択されていない他のプレーン内の全てのワード線とを、弱くＭ、或るより低い電圧にすることができ、あるいは浮いていることを許され得る。
選択された行以外の全てのローカルビット線（この例では、ＬＢＬ12、ＬＢＬ22およびＬＢＬ32以外の全て）を浮かせることにより、選択されたプレーン１の外側ワード線と、浮くことを許されている他のプレーンのワード線とに、浮いているローカルビット線と隣接するワード線との間に接続されているそれらの低抵抗状態（プログラムされている）にあるメモリ素子を通して、電圧が緩く結合され得る。これらの、選択されたプレーンの外側ワード線と、選択されていないプレーン内のワード線とは、浮くことを許されてはいるけれども、結局はプログラムされているメモリ素子の組み合わせを通して電圧レベルＭまで高められ得る。
選択されたワード線およびグローバルビット線を通して供給されなければならない電流を増大させ得る寄生電流がプログラミング操作中、通例存在する。プログラミング中、寄生電流の源が２つ、すなわち異なるブロック内の隣接するページへのものと、同じブロック内の隣接するページへのものとがある。第１のものの例は、プログラミング中に電圧レベルＨに高められているローカルビット線ＬＢＬ22からの、図４に示されている寄生電流ＩP1である。メモリ素子Ｍ123 は、その電圧と、そのワード線ＷＬ11の電圧レベルＭとの間に接続されている。この電圧差は、寄生電流−ＩP1を流れさせることができる。ローカルビット線ＬＢＬ12またはＬＢＬ32とワード線ＷＬ11との間にはそのような電圧差はないので、メモリ素子Ｍ113 またはＭ133 のいずれにもそのような寄生電流は流れず、これらのメモリ素子がプログラムされるデータに従ってリセット状態に留まることの結果である。
他の寄生電流は、同様に同じローカルビット線ＬＢＬ22から他のプレーン内の隣接するワード線に流れ得る。これらの電流の存在は、メモリシステムに含まれ得るプレーンの数を制限し得る。というのは、合計の電流がプレーンの数と共に増大し得るからである。プログラミングについての制限はメモリ電源の電流容量にあるので、プレーンの最大数は電源のサイズとプレーンの数との間のトレードオフである。大抵の場合に４〜８の数のプレーンが一般的に使用され得る。
プログラミング中の寄生電流の他の源は、同じブロックの中の隣接するページへのものである。浮いたままにされるローカルビット線（プログラムされるメモリ素子の行に接続されているもの以外の全て）は、任意のプレーン上の任意のプログラムされたメモリ素子を通して選択されていないワード線の電圧レベルＭの方へ駆動される傾向を有する。これは、選択されたプレーンにおいてＭ電圧レベルのこれらのローカルビット線からゼロボルトの選択されたワード線へ寄生電流を流れさせることがある。このことの一例は、図４に示されている電流ＩP2、ＩP3およびＩP4により与えられる。一般的に、これらの電流は選択されたプレーン内の選択されたワード線に隣接する伝導状態にあるメモリ素子だけを通って流れるので、これらの電流は、前に論じられた他の寄生電流ＩP1より遥かに少ない。
前述したプログラミング手法は、選択されたページがプログラムされること（Ｈにあるローカルビット線、０にある選択されたワード線）、および隣接する選択されていないワード線がＭにあることを保証する。前述したように、他の選択されていないワード線は、Ｍへ弱く駆動されるか、あるいは初めにＭへ駆動され、その後に浮いたままにされ得る。代わりに、選択されたワード線から遠く離れている（例えば、５ワード線よりもっと離れている）任意のプレーン内のワード線も充電されていない状態（接地）に留められるかあるいは浮いたままにされ得る。というのは、それらへ流れる寄生電流が、５個以上のＯＮデバイス（それらの低抵抗状態にあるデバイス）の直列結合を通って流れなければならないので、特定された寄生電流と比べて無視できるほど少ないからである。これは、多数のワード線を充電することに起因する電力消費を減少させ得る。
前の記述は、プログラムされるページの各メモリ素子がプログラミングパルスの１回の印加でその所望のＯＮ値に達するということを仮定しているけれども、ＮＯＲまたはＮＡＮＤフラッシュメモリ技術においてよく使われるプログラム−ベリファイ手法が代わりに使用され得る。このプロセスでは、所与のページのための完全なプログラミング操作は、各プログラミング操作の中でＯＮ抵抗のより小さな変化が起こる一連の個々のプログラミング操作を含む。各プログラミング操作の間に、個々のメモリ素子がメモリ素子にプログラムされるデータと矛盾しない抵抗またはコンダクタンスの所望のプログラミング済みレベルに達しているかを判定するベリファイ（読み出し）操作が置かれる。各記憶素子についてプログラミング／ベリファイのシーケンスは、それが抵抗またはコンダクタンスの所望の値に達しているとベリファイされると、終了させられる。プログラムされるメモリ素子の全てがそれらの所望のプログラミング済みの値に達しているとベリファイされた後、記憶素子のそのページのプログラミングは完了する。この手法の一例が、米国特許第５，１７２，３３８号（特許文献１５）に記載されている。
主として図５を参照して、メモリ素子Ｍ114 、Ｍ124 およびＭ134 などのメモリ素子のページの状態の並行読み出しが記載される。読み出しプロセスの例のステップは次のとおりである。
１．全てのグローバルビット線ＧＢＬおよび全てのワード線ＷＬを電圧ＶR にセットする。電圧ＶR は単に都合の良い基準電圧であって、任意の数の値であり得るけれども通例０と１ボルトとの間にある。一般的に、繰り返し読み出しが行われる動作モードについては、全ワード線を充電することを必要とするけれども、寄生読み出し電流を減らすためにアレイ中の全ワード線をＶR にセットするのが好都合である。しかし、１つの代案では、選択されたワード線（図５ではＷＬ12）、その他の各プレーン内の、その選択されたワード線と同じ位置にあるワード線、および全プレーン内の直ぐ隣のワード線をＶR に高めることが必要であるに過ぎない。
２．読み出されるべきページを明示するために、選択されたワード線に隣接する制御線に電圧をかけることによって１行の選択デバイスをオンにする。図１および５の例では、選択デバイスＱ12、Ｑ22およびＱ32をオンにするために制御線ＳＧ2 に電圧が印加される。これは、１行のローカルビット線ＬＢＬ12、ＬＢＬ22およびＬＢＬ32をそれらのそれぞれのグローバルビット線ＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 に接続する。これらのローカルビット線は、そのとき図２の回路２１の中に存在する個々のセンスアンプ（ＳＡ）に接続され、それらが接続されているグローバルビット線の電位ＶR を帯びる。他の全てのローカルビット線ＬＢＬは、浮くことを許される。
３．選択されたワード線（ＷＬ12）をＶR ±Ｖｓｅｎｓｅの電圧にセットする。Ｖｓｅｎｓｅの符号は、センスアンプに基づいて選択され、約０．５ボルトの大きさを有する。他の全てのワード線の電圧は同じままである。
４．時間Ｔの間、各センスアンプに流入（ＶR ＋Ｖｓｅｎｓｅ）または流出（ＶR −Ｖｓｅｎｓｅ）する電流を感知する。これらは、図５の例のアドレス指定されたメモリ素子を通って流れるように示されている電流ＩR1、ＩR2およびＩR3であり、これらは、それぞれのメモリ素子Ｍ114 、Ｍ124 およびＭ134 のプログラミング済み状態に比例する。メモリ素子Ｍ114 、Ｍ124 およびＭ134 の状態は、このとき、それぞれのグローバルビット線ＧＢＬ1 、ＧＢＬ2 およびＧＢＬ3 に接続されている回路２１内のセンスアンプのバイナリ出力により与えられる。これらのセンスアンプ出力は線２３（図２）を介してコントローラ２５に送られ、読み出されたデータをホスト３１に提供する。
５．ローカルビット線をグローバルビット線から切り離すために選択ゲート線（ＳＧ2 ）から電圧を除去することによって選択デバイス（Ｑ12、Ｑ22およびＱ32）をオフに転換させ、選択されたワード線（ＷＬ12）を電圧ＶR に戻す。
このような読み出し操作の間の寄生電流は、２つの望ましくない影響を有する。プログラミングの場合と同じく、寄生電流はメモリシステム電源に対する需要を増大させる。さらに、読み出されるアドレス指定されたメモリ素子を通る電流に誤って含まれる寄生電流が存在する可能性がある。従って、そのような寄生電流が充分に大きければ、間違った読み出し結果がもたらされる可能性がある。
プログラミングの場合と同様に、選択された行（図５の例ではＬＢＬ12、ＬＢＬ22およびＬＢＬ32）以外の全てのローカルビット線は浮いている。しかし、どのプレーンにおいても、浮いているローカルビット線の電位は、そのプログラミング済み（低抵抗）状態にあって、浮いているローカルビット線とＶR のワード線との間に接続されている、任意のメモリ素子によってＶR へ駆動され得る。データ読み出し中は、選択されたローカルビット線と隣接する選択されていないワード線との両方がどちらもＶR にあるので、プログラミングの場合（図４）におけるＩP1に相当する寄生電流は存在しない。しかし、寄生電流は、浮いているローカルビット線と選択されたワード線との間に接続されている低抵抗メモリ素子を通って流れることができる。これらは、図５においてＩP5、ＩP6およびＩP7として示されていて、プログラミング中の電流ＩP2、ＩP3、およびＩP4（図４）に相当する。これらの電流の各々は、大きさに関して、アドレス指定されたメモリ素子を通る最大読み出し電流と同等であり得る。しかし、これらの寄生電流は、電圧ＶR のワード線から電圧ＶR ±Ｖｓｅｎｓｅの選択されたワード線へ、センスアンプを通らずに流れている。これらの寄生電流は、センスアンプが接続されている選択されたローカルビット線（図５においてＬＢＬ12、ＬＢＬ22およびＬＢＬ32）を通って流れない。従って、これらは電力消費の一因とはなるけれども、これらの寄生電流は感知エラーをもたらさない。
隣接するワード線は、寄生電流を最小にするためにＶR にあるべきであるけれども、プログラミングの場合と同じく、これらのワード線を弱く駆動することあるいはそれらが浮くことを許すことさえもが望ましいかもしれない。１つの変形例では、選択されたワード線と隣接するワード線とが、ＶR にプリチャージされ、その後に浮くことを許され得る。センスアンプが付勢されるとき、これらの線の電位が（ワード線ドライバからの基準電圧とは対照的に）センスアンプからの基準電圧により正確にセットされるように、これらをＶR に充電することができる。これは選択されたワード線がＶR ±Ｖｓｅｎｓｅに充電される前に行われ得るけれども、この充電過渡事象が完了するまでセンスアンプ電流は測定されない。
普通のデータ操作（消去、プログラミング、または読み出し）のいずれかまたは全てを容易にするためにメモリアレイ１０の中に基準セルも含まれ得る。基準セルは、抵抗が特定の値にセットされるデータセルと構造的になるべく同一であるセルである。これらは、温度、プロセス不均一性、繰り返しプログラミング、時間または他のメモリの動作中に変化することのあるセル特性に関連するデータセルの抵抗ドリフトを削除または追跡するために役立つ。通例、それらは、１つのデータ状態（ＯＮ抵抗など）にあるメモリ素子の最高許容低抵抗値よりは高くて他の１つのデータ状態（ＯＦＦ抵抗など）にあるメモリ素子の最低許容高抵抗値よりは低い抵抗を有するようにセットされる。基準セルは、１つのプレーンまたはアレイ全体に対して「グローバル」であるか、あるいは各々のブロックまたはページに包含され得る。
１つの実施形態では、複数の基準セルが各ページに包含され得る。そのようなセルの数は、ほんの数個（１０未満）であるか、あるいは各ページ内のセルの総数の数パーセントに及び得る。この場合、基準セルは、通例、ページ内のデータとは無関係の別個の操作でリセットされ書き込まれる。例えば、工場で一度にセットされるか、あるいはメモリアレイの操作中に１回または複数回セットされ得る。前述したリセット操作中、グローバルビット線は全てローにセットされるけれども、これは、リセットされるメモリ素子と関連するグローバルビット線をロー値にセットするだけで、基準セルと関連するグローバルビット線が中間値にセットされ、これによりそれらがリセットされるのを抑止するように、修正され得る。あるいは、所与のブロックの中の基準セルをリセットするために、基準セルと関連するグローバルビット線はロー値にセットされ、データセルと関連するグローバルビット線は中間値にセットされる。プログラミング中、このプロセスは逆にされて、基準セルと関連するグローバルビット線は基準セルを所望のＯＮ抵抗にセットするためにハイ値に高められ、メモリ素子はリセット状態に留まる。通例、メモリ素子をプログラムするときより高いＯＮ抵抗に基準セルをプログラムするために、プログラミング電圧または時間は変更される。
例えば、各ページ内の基準セルの数がデータ記憶メモリ素子の数の１％であるように選択されれば、それらは、各ワード線に沿って、各基準セルがその隣のものから１００データセルだけ離され、基準セルの読み出しに関連するセンスアンプがその基準情報を、データを読み出す介在するセンスアンプと共有できるように、物理的に配置され得る。基準セルは、プログラミング中、データが充分なマージンを持ってプログラムされることを保証するために使用され得る。ページの中での基準セルの使用に関するさらなる情報は、米国特許第６，２２２，７６２号（特許文献１６）、第６，５３８，９２２号（特許文献１７）、第６，６７８，１９２号（特許文献１８）、および第７，２３７，０７４号（特許文献１９）に見出され得る。
１つの特定の実施形態では、アレイ内の寄生電流をほぼ削除するために基準セルが使用され得る。この場合、基準セル（単数または複数）の抵抗の値は、前に記載したようなリセット状態とデータ状態との間の値ではなくてリセット状態のものにセットされる。各基準セルにおける電流を、それに関連するセンスアンプにより測定することができて、この電流を隣接するデータセルから差し引くことができる。この場合、基準セルは、追跡するメモリアレイの領域を流れる、データ操作中にアレイのその領域を流れる寄生電流に類似する寄生電流を近似している。この補正は、２ステップ操作で（基準セルにおける寄生電流を測定し、その後にその値をデータ操作中に得られたものから差し引く）またはデータ操作と同時に適用され得る。同時操作が可能である１つの方法は、隣接するデータセンスアンプのタイミングまたは基準レベルを調整するために基準セルを使用することである。この一例が、米国特許第７，３２４，３９３号（特許文献２０）において示されている。
可変抵抗メモリ素子の在来の２次元アレイでは、交差するビット線およびワード線の間のメモリ素子と直列にダイオードが普通含まれる。ダイオードの主な目的は、メモリ素子をリセットし（消去し）、プログラムし、および読み出す間に寄生電流の数と大きさとを減少させることである。本願明細書の３次元アレイの重要な利点は、生じる寄生電流が他のタイプのアレイの場合よりも少数であり、従ってアレイの動作に及ぼす悪影響が減少するということである。
ダイオードは、寄生電流の数をさらに減少させるために、可変抵抗性メモリ素子の他のアレイにおいて現在行われているように、３次元アレイの個々のメモリ素子と直列に接続されることもできるけれども、そのようにすることには不利な点がある。主に、製造プロセスがより複雑になる。そのときには、追加のマスクと追加の製造ステップが必要である。さらに、シリコンｐ−ｎダイオードを形成するにはしばしば少なくとも１つの高温ステップが必要とされるから、そのときには、ワード線およびローカルビット線は、集積回路製造に良く使われるアルミニウムなどの、低い融点を有する金属からは作られ得ない。それは後の高温ステップ中に融けるかもしれないからである。金属、または金属を含む複合材料を用いることが好ましい。その導電率が、そのような高温にさらされるためにビット線およびワード線に通例使用される伝導性にドープされたポリシリコン材料より高いからである。個々のメモリ素子の一部として形成されたダイオードを有する抵抗性スイッチング記憶素子のアレイの例が、米国特許出願公開第２００９／０００１３４４号（特許文献１４）に示されている。
本願明細書の３次元アレイでは寄生電流の数が少なくなっているので、そのようなダイオードを使用せずに寄生電流の全体としての大きさが管理され得る。製造プロセスがより簡単であることに加えて、ダイオードが存在しないのでバイポーラ操作、すなわち、メモリ素子をその第１の状態からその第２の記憶状態へスイッチングさせるための電圧極性がメモリ素子をその第２の記憶状態からその第１の記憶状態へスイッチングさせるための電圧極性の逆である操作が可能である。ユニポーラ操作（メモリ素子をその第１の記憶状態から第２の記憶状態へスイッチングさせるために、その第２の記憶状態から第１の記憶状態へスイッチングさせるのと同じ極性電圧が使用される）に比べてバイポーラ操作の利点は、メモリ素子をスイッチングさせるための電力が減少することと、メモリ素子の信頼性が向上することである。バイポーラ操作のこれらの利点は、金属酸化物および固体電解質材料から作られたメモリ素子の場合のように、伝導性フィラメントの形成および破壊がスイッチングのための物理的メカニズムであるメモリ素子において見られる。
寄生電流のレベルは、プレーンの数と、各プレーンの中で個々のワード線に沿って接続されているメモリ素子の数と共に増大する。しかし、各プレーン上のワード線の数は寄生電流の量に著しい影響を及ぼさないので、プレーンはそれぞれ多数のワード線を含み得る。個々のワード線の全長に沿って接続されている多数のメモリ素子から生じる寄生電流は、ワード線をより少数のメモリ素子のセクションに分割することによってさらに管理され得る。そのとき、消去、プログラミングおよび読み出し操作は、ワード線の全長に沿って接続されている総数のメモリ素子の代わりに各ワード線の１つのセグメントに沿って接続されているメモリ素子に対して行われる。
本願明細書に記載されている再プログラミング可能な不揮発性メモリアレイは、多くの利点を有する。半導体基板単位面積当たりに格納され得るデジタルデータの量は多い。それは、より低い格納されているデータビット当たりコストで製造され得る。各プレーンのために別々のマスクのセットを必要とするのではなくて、プレーンのスタック全体のために数個のマスクが必要であるに過ぎない。基板とのローカルビット線接続部の数は、垂直ローカルビット線を使用しない他のマルチプレーン構造と比べると著しく少なくなっている。アーキテクチャは、各メモリセルが抵抗性メモリ素子と直列のダイオードを持つ必要性をなくし、これにより製造プロセスをさらに簡単化すると共に金属伝導線の使用を可能にする。さらに、アレイを操作するのに必要な電圧は、現在の市販のフラッシュメモリに使用されているものより遥かに低い。
各電流経路の少なくとも二分の一が垂直であるから、大きなクロスポイントアレイに存在する電圧降下は著しく減少している。垂直コンポーネントがより短いために電流経路の長さが短縮されているということは、各電流経路に約半数のメモリセルがあり、従ってデータプログラミングまたは読み出し操作中にかく乱される選択されていないセルの数が減少するようにリーク電流が減少するということを意味する。例えば、在来のアレイにおいて１つのワード線に関連するセルがＮ個あり、同等の長さのビット線に関連するセルがＮ個あるとすれば、どのデータ操作にも２Ｎ個のセルが関連するかまたは「関係する」。本願明細書に記載される垂直ローカルビット線アーキテクチャでは、ビット線と関連するセルはｎ個あるか（ｎはプレーンの数であって、通例４〜８などの小さな数である）、あるいは１つのデータ操作と関連するセルはＮ＋ｎ個ある。大きなＮについて、これは、データ操作の影響を受けるセルの数が在来の３次元アレイの場合の約半分であるということを意味する。
メモリ記憶素子のために有益な材料
図１のアレイの不揮発性メモリ記憶素子Ｍzxy のために使用される材料は、カルコゲナイド、金属酸化物、あるいはその材料に印加された外部電圧またはその材料に通された電流に応答して安定した可逆抵抗シフトを示す多くの材料のうちのいずれか１つであり得る。
金属酸化物は、最初に堆積されたときには絶縁性であるということを特徴とする。１つの適切な金属酸化物は酸化チタン（ＴｉＯx ）である。この材料を使用する以前に報告されたメモリ素子が図６に示されている。この場合、ほぼ化学式どおりのＴｉＯ2 バルク材料は、底部電極の近くに酸素不足層（あるいは酸素空孔のある層）を作るためにアニーリングプロセスで変化させられる。頂部プラチナ電極は、その高い仕事関数で、電子のための高電位Ｐｔ／ＴｉＯ2障壁を作る。その結果、適度の電圧（１ボルトより低い）で、非常に少ない電流が構造を通って流れる。底部Ｐｔ／ＴｉＯ2-x 障壁は、酸素空孔（Ｏ+2）の存在により低くされて、低抵抗接点（オーム接点）として振る舞う。（ＴｉＯ2 内の酸素空孔は、ｎ形ドーパントとして作用し、絶縁酸化物を電導性のドープされた半導体に変化させるということが知られている。）結果として生じた複合構造は非伝導性（高抵抗）状態にある。
しかし、構造に大きな負電圧（１．５ボルトなど）が印加されると、酸素空孔は頂部電極の方へドリフトし、その結果として、電位障壁Ｐｔ／ＴｉＯ2 が低減されて、割合に大きな電流が構造を通って流れることができる。すると、デバイスは、その低抵抗（伝導性）状態になる。他の人たちによって報告された実験は、ＴｉＯ2 のフィラメント状の領域において、おそらく粒子境界に沿って、伝導が生じることを示している。
伝導経路は、図６の構造に大きな正電圧を印加することによって破壊される。この正バイアスのもとで、酸素空孔は頂部Ｐｔ／ＴｉＯ2障壁の近くから遠ざかり、フィラメントを「破壊する」。デバイスは、その高抵抗状態に戻る。伝導状態および非伝導状態の両方が不揮発性である。およそ０．５ボルトの電圧を印加することによってメモリ記憶素子の伝導を感知すれば、メモリ素子の状態を容易に判定することができる。
この特定の伝導メカニズムは全ての金属酸化物には当てはまらないかもしれないけれども、グループとしては、それらは類似する挙動を有する。すなわち、適切な電圧が印加されると低伝導状態から高伝導状態への遷移が発生し、２つの状態は不揮発性である。他の材料の例は、ＨｆＯｘ、ＺｒＯｘ、ＷＯｘ、ＮｉＯｘ、ＣｏＯｘ、ＣｏａｌＯｘ、ＭｎＯｘ、ＺｎＭｎ2 Ｏ4 、ＺｎＯｘ、ＴａＯｘ、ＮｂＯｘ、ＨｆＳｉＯｘ、ＨｆＡｌＯｘを含む。適切な頂部電極は、接点において酸素空孔を生じさせるために金属酸化物と接触しているゲッター酸素にできる高い仕事関数（通例＞４．５ｅＶ）を有する金属を含む。幾つかの例は、ＴａＣＮ、ＴｉＣＮ、Ｒｕ、ＲｕＯ、Ｐｔ、Ｔｉに富むＴｉＯｘ、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＩｒＯ2 である。底部電極のための適切な材料は、Ｔｉ（Ｏ）Ｎ、Ｔａ（Ｏ）Ｎ、ＴｉＮおよびＴａＮなどの任意の伝導性の、酸素に富む材料である。電極の厚さは通例１ｎｍ以上である。金属酸化物の厚さは一般的に５ｎｍから５０ｎｍの範囲内にある。
メモリ記憶素子のために適切な他の１つのクラスの材料は固体電解質であるけれども、それらは、堆積されたときには電導性であるので、個々のメモリ素子が形成されて互いから絶縁されなければならない。固体電解質は金属酸化物に幾分類似し、伝導メカニズムは頂部電極と底部電極との間での金属性フィラメントの形成であると想定される。この構造では、フィラメントは、イオンを１つの電極（酸化可能な電極）からセルのボディ（固体電解質）に溶かしこむことによって形成される。一例では、固体電解質は銀イオンまたは銅イオンを含み、酸化可能な電極は、好ましくはＡx （ＭＢ２）1-x などの、遷移金属硫化物またはセレン化物材料に挿入された金属であり、ここでＡはＡｇまたはＣｕであり、ＢはＳまたはＳｅであり、ＭはＴａ、Ｖ、またはＴｉなどの遷移金属であり、ｘは約０．１から約０．７までにわたる。そのような組成は、不要な材料の固体電解質への酸化を最少にする。そのような組成の一例はＡｇx （ＴａＳ２）1-x である。代わりの組成材料はα−ＡｇＩを含む。他方の電極（無関係または中性の電極）は、良好な電気伝導体であるべきであり、同時に固体電解質材料に不溶性のままであるべきである。例は、Ｗ、Ｎｉ、Ｍｏ、Ｐｔ、金属シリサイド等の金属および化合物を含む。
固体電解質材料の例は、ＴａＯ、ＧｅＳｅまたはＧｅＳである。固体電解質セルとして用いるのに適する他の系は、Ｃｕ／ＴａＯ／Ｗ、Ａｇ／ＧｅＳｅ／Ｗ、Ｃｕ／ＧｅＳｅ／Ｗ、Ｃｕ／ＧｅＳ／Ｗ、およびＡｇ／ＧｅＳ／Ｗであり、ここで第１の材料は酸化可能な電極であり、中央の材料は固体電解質であり、第３の材料は無関係の（中性の）電極である。固体電解質の代表的な厚さは３０ｎｍと１００ｎｍとの間にある。
近年、不揮発性メモリ材料として炭素が広く研究されている。不揮発性メモリ素子として、炭素は普通２つの形、すなわち伝導性（あるいはグラフィーム様炭素）および絶縁性（あるいは非晶質炭素）で使用される。この２タイプの炭素材料の差異は、炭素化学結合の内容、いわゆるｓｐ2 およびｓｐ3 ハイブリダイゼーションである。ｓｐ3 配置では、炭素価電子は強い共有結合状態に保たれ、その結果としてｓｐ3 ハイブリダイゼーションは非伝導性である。ｓｐ3 配置が優勢である炭素フィルムは、通例テトラヘドラルアモルファスカーボンあるいはダイヤモンド状と一般的に呼ばれている。ｓｐ2 配置では、炭素価電子の全てが共有結合状態に保たれるわけではない。ウィークタイト電子（ファイ結合）は、大部分ｓｐ2 の配置を伝導性炭素材料にする電気伝導に寄与する。炭素抵抗性スイッチング不揮発性メモリの動作は、炭素構造に適切な電流（または電圧）パルスを加えることによってｓｐ3 配置をｓｐ2 配置に変化させることが可能であるという事実に基づいている。例えば、非常に短い（１〜５ｎｓ）大振幅電圧パルスが材料に加えられると、材料のｓｐ2 がｓｐ3 形に変化するのでコンダクタンスが大幅に減少する（「リセット」状態）。このパルスにより生成された局所的高温が材料内に無秩序を生じさせ、そしてパルスが非常に短ければ炭素が非晶質状態（ｓｐ3 ハイブリダイゼーション）に「クェンチ」するということが理論化されている。一方、リセット状態にあるとき、より低い電圧をより長い時間（〜３００ｎｓｅｃ）加えると、材料の一部がｓｐ2 形（「セット」状態）に変化する。炭素抵抗スイッチング不揮発性メモリ素子は、頂部電極および底部電極がＷ、Ｐｄ、ＰｔおよびＴａＮのような高温融点金属から成るキャパシタのような構造を有する。
近ごろ、不揮発性メモリ材料としてのカーボンナノチューブ（ＣＮＴ）の応用に著しい注意が払われている。（単一壁）カーボンナノチューブは、１炭素原子の厚さの通例巻かれた自閉シートである炭素の中空シリンダであり、約１〜２ｎｍの代表的な直径と数百倍大きい長さとを有する。そのようなナノチューブは非常に高い導電率を示すことができ、集積回路製造との両立性に関して種々の提案がなされている。ＣＮＴの織物を形成するために「短い」ＣＮＴを不活性の結合剤マトリックスの中に閉じ込めることが提案されている。これらはスピンオンコーティングまたはスプレーコーティングを用いてシリコンウェーハ上に堆積されることができ、付けられるときＣＮＴは互いに関してランダムな方向を有する。この織物に電界が印加されると、ＣＮＴは、織物の導電率が変化するように、曲がるかあるいは互いに整列する傾向を見せる。低抵抗から高抵抗への、そしてその逆のスイッチングのメカニズムは良く分からない。他の炭素ベース抵抗性スイッチング不揮発性メモリの場合と同じく、ＣＮＴベースのメモリは、前に言及されたものなどの高融点材料から成る頂部電極および底部電極を有するキャパシタのような構造を有する。
メモリ記憶素子に適するさらに他の１つのクラスの材料は、相転移材料である。相転移材料の１つの好ましいグループは、しばしば組成Ｇｅx Ｓｂy Ｔｅz のカルコゲナイドガラスを含み、ここで好ましくはｘ＝２、ｙ＝２およびｚ＝５である。ＧｅＳｂが有用であることも見出されている。他の材料はＡｇＩｎＳｂＴｅ、ＧｅＴｅ、ＧａＳｂ、ＢａＳｂＴｅ、ＩｎＳｂＴｅおよびこれらの基本要素の他の種々の組み合わせを含む。厚さは一般的に１ｎｍから５００ｎｍの範囲内にある。スイッチングのメカニズムについて一般的に受け入れられている説明は、材料の１つの領域を融かすために高エネルギーパルスが非常に短い時間加えられると材料は低伝導状態である非晶質状態に「クェンチ」するということである。温度が結晶化温度よりは高くて融点よりは低いままであるようにより低いエネルギーのパルスをより長い時間にわたって加えると、材料は結晶化して高導電率の多結晶相を形成する。これらのデバイスは、しばしば、ヒーター電極と一体化されたサブリソグラフィック柱を用いて製造される。しばしば、相転移を経験する局所化された領域は、ステップエッジ、すなわち材料が低熱伝導率材料にエッチングされたスロットを渡る領域の上の遷移に対応するように設計され得る。接触電極は、１〜５００ｎｍの厚さのＴｉＮ、Ｗ、ＷＮおよびＴａＮなどの任意の高溶融金属であってよい。
前述した例のほとんどにおけるメモリ材料は、その組成が特別に選択されている電極をその両側において利用するということに留意するべきである。ワード線（ＷＬ）および／またはローカルビット線（ＬＢＬ）がメモリ材料との直接接触によりこれらの電極をも形成する本願明細書の３次元メモリアレイの実施形態では、これらの線は、好ましくは、前述した伝導性材料から作られる。従って、２つのメモリ素子の電極のうちの少なくとも１つのために付加的な伝導性セグメントを用いる実施形態では、これらのセグメントは、メモリ素子の電極のための前述した材料から作られる。
ステアリング素子は、制御可能な抵抗タイプのメモリ記憶素子に一般的に組み込まれる。ステアリング素子はトランジスタまたはダイオードであり得る。本願明細書に記載されている３次元アーキテクチャの１つの利点は、そのようなステアリング素子が必要ではないということであるけれども、ステアリング素子を含むことが望ましい特定の構成もあり得る。ダイオードは、ｐｎ接合（必ずしもシリコンのものではない）、金属／絶縁物／絶縁物／金属（ＭＩＩＭ）、またはショットキー型の金属／半導体接点であり得るけれども、代わりに固体電解質素子であり得る。このタイプのダイオードの１つの特徴は、メモリアレイにおいて正しく動作するためには各アドレス操作中に「オン」および「オフ」にスイッチングされる必要があることである。メモリ素子がアドレス指定されるまで、ダイオードは高抵抗状態（「オフ」状態）にあって抵抗性メモリ素子をかく乱電圧から「保護」する。抵抗性メモリ素子にアクセスするためには、３つの異なる操作、ａ）ダイオードを高抵抗から低抵抗へ変化させること、ｂ）ダイオードに適切な電圧を印加するかあるいはダイオードに適切な電流を通すことによってメモリ素子をプログラムし、読み出し、あるいはリセット（消去）すること、およびｃ）ダイオードをリセット（消去）することが必要である。或る実施形態では、これらの操作のうちの１つ以上ｗｐ組み合わせて同じステップとすることができる。ダイオードを含むメモリ素子に逆電圧を印加することによってダイオードのリセットを成し遂げることができ、これによりダイオードフィラメントは崩壊し、ダイオードは高抵抗状態に戻る。
簡略化するために、前の記述は各セルに１つのデータ値を格納するという最も簡単な場合を考察しており、各セルはリセットまたはセットされて１ビットのデータを保持する。しかし、本願の技術は、この簡略化された場合に限定されない。種々の値のＯＮ抵抗を使用し、そのような値のうちの幾つかを識別できるようにセンスアンプを設計することにより、マルチレベルセル（ＭＬＣ）において各メモリ素子は複数ビットのデータを保持することができる。そのような操作の原理は、前に挙げられた米国特許第５，１７２，３３８号（特許文献１５）に記載されている。メモリ素子の３次元アレイに応用されるＭＬＣ技術の例は、Kozicki et al., "Multi-bit Memory Using Programmable Metallization Cell Technology," Proceedings of the International Conference on Electronic Devices and Memory, Genoble, France, June 12-17, 2005, pp. 48-53 という論文（非特許文献１）、およびSchrogmeier et al., "Time Discrete Voltage Sensing and Iterative Programming Control for a 4F2 Multilevel CBRAM" (2007 Symposium on VLSI Circuits)という論文（非特許文献２）を含む。
３次元アレイの特定の構造例
図１の３次元メモリ素子アレイを実現するための３つの代替の半導体構造が次に記載される。
図７に示されている第１の例は、初めて堆積されたときに非伝導性であるメモリ素子（ＮＶＭ）の使用のために構成されている。前に論じられたタイプの金属酸化物はこの特性を有する。図６に関して説明したように、材料の両側の電極の間に、これらの電極に掛けられた適切な電圧に応答して伝導性フィラメントが形成される。これらの電極は、アレイ内のビット線およびワード線である。材料は、さもなければ非伝導性であるので、ワード線およびビット線のクロスポイントにおいてメモリ素子を互いに絶縁させる必要はない。材料の単一の連続層によって数個のメモリ素子を実現することができ、それらは、図７の場合には、ｙ方向において垂直ビット線の両側に沿って垂直に向けられて全プレーンを通って上方に延びるＮＶＭ材料のストリップである。図７の構造の著しい利点は、１つのグループのプレーン内の全ワード線およびそれらの下の絶縁ストリップを単一のマスクを用いて同時に画定し、従って製造プロセスを非常に簡単化できることである。
図７を参照すると、３次元アレイの４つのプレーン１０１、１０３、１０５および１０７の小さな部分が示されている。図１の等価回路のものに対応する図７のアレイの要素は、同じ参照番号により特定されている。図７は、図１の２つのプレーン１および２に加えて、それらの上の２つの追加のプレーンを示していることが特筆される。全てのプレーンが、ゲート、誘電体およびメモリ記憶素子（ＮＶＭ）材料の同じ水平パターンを有する。各プレーンにおいて、金属ワード線（ＷＬ）はｘ方向に延び、ｙ方向に間隔を置いている。各プレーンは、そのワード線をその下のプレーンのワード線、またはプレーン１０１の場合にはその下の基板回路コンポーネントから絶縁させる絶縁誘電体の層を含む。各プレーンを通って、垂直ｚ方向に延びてｘ−ｙ方向において規則的アレイを形成する金属ローカルビット線（ＬＢＬ）「柱」の集団が延びている。
各ビット線柱は、基板内に形成された選択デバイス（Ｑxy）を通って柱間隔と同じピッチでｙ方向に延びるシリコン基板内のグローバルビット線（ＧＢＬ）のセットのうちの１つに接続され、それらのゲートは、同じく基板内に形成されているｘ方向に延びる選択ゲート線（ＳＧ）により駆動される。スイッチングデバイスＱxyは、在来のＣＭＯＳトランジスタ（または垂直ｎｐｎトランジスタ）であってよく、他の在来の回路を形成するために使用されるのと同じプロセスを用いて製造され得る。ＭＯＳトランジスタの代わりにｎｐｎトランジスタを用いる場合には、選択ゲート（ＳＧ）線は、ｘ方向に延びるベース接点電極線に取って代わられる。センスアンプ、入出力（Ｉ／Ｏ）回路、制御回路、および必要な他のどんな周辺回路も、基板内に製造されるけれど図７には示されていない。ｘ方向のローカルビット線柱の各行のために１つの選択ゲート線（ＳＧ）があり、各ローカルビット線（ＬＢＬ）のために１つの選択デバイス（Ｑ）がある。
不揮発性メモリ素子（ＮＶＭ）材料の各垂直ストリップは、垂直ローカルビット線（ＬＢＬ）と、全プレーンに垂直に積み重ねられた複数のワード線（ＷＬ）との間に挟まれている。好ましくは、ＮＶＭ材料はｘ方向においてローカルビット線（ＬＢＬ）間に存在する。メモリ記憶素子（Ｍ）は、ワード線（ＷＬ）とローカルビット線（ＬＢＬ）との各交差箇所に位置する。メモリ記憶素子材料について前に記載した金属酸化物の場合には、交差しているローカルビット線（ＬＢＬ）とワード線（ＷＬ）との間のＮＶＭ材料の小領域が、それらの交差している線に印加された適切な電圧によって制御可能に交互に伝導（セット）状態および非伝導（リセット）状態にされる。
ＬＢＬとプレーン間の誘電体との間に形成された寄生ＮＶＭ素子があってもよい。ＮＶＭ材料層の厚さ（すなわち、ローカルビット線とワード線との間隔）と比べて誘電体ストリップの厚さを大きく選択することにより、同じ垂直ワード線スタック内のワード線間の異なる電圧に起因する電界は、寄生素子が有意な量の電流を決して伝導しないように十分に小さくされ得る。同様に、他の実施形態では、非伝導ＮＶＭ材料は、隣接するＬＢＬ間の動作電圧がプログラミングしきい値より低く留まるならば、隣接するローカルビット線間の位置に残されてもよい。
図７の構造を製造するためのプロセスの概要は次のとおりである。
１．選択デバイスＱ、グローバルビット線ＧＢＬ、選択ゲート線ＳＧおよびアレイの周辺の他の回路を含む支援回路が在来の仕方でシリコン基板内に形成され、この回路の上面は、回路の上に置かれたエッチストップ材料の層を用いるエッチングによるなどして平坦化される。
２．誘電体（絶縁物）および金属の交互の層が、少なくとも基板の選択デバイスＱが形成される領域の上で、互いの上にシートとして形成される。図７の例では、そのようなシートが４つ形成される。
３．これらのシートは、ｘ方向に延びｙ方向に間隔を置いている複数のスリットを有する、これらの上に形成されたマスクを用いることによってエッチング（絶縁）される。ローカルビット線（ＬＢＬ）柱およびＮＶＭ材料が後に形成される図７に示されているトレンチを形成するために、材料の全てがエッチストップまで下って除去される。後に形成される柱の位置にある選択デバイスＱのドレインへのアクセスを許すために、トレンチの底でエッチストップ材料層を通る接点穴もエッチングされる。トレンチの形成により、ワード線（ＷＬ）のｙ方向における幅も定められる。
４．不揮発性メモリ（ＮＶＭ）材料が、これらのトレンチの側壁に沿ってトレンチの上の構造を横断して薄い層を成して堆積される。これにより、ＮＶＭ材料は、トレンチの各々の対向する側壁に沿って、トレンチの中に露出されているワード線（ＷＬ）表面と接触する状態で残される。
５．その後、金属が不揮発性メモリ（ＮＶＭ）材料と接触するようにこれらのトレンチ内に堆積される。属は、ｙ方向に複数のスリットのあるマスクを用いてパターニングされる。このマスクを通してエッチングすることによる金属材料の除去により、ローカルビット線（ＬＢＬ）柱が残る。柱間でｘ方向の不揮発性メモリ（ＮＶＭ）材料も除去され得る。ｘ方向における柱間のスペースは、その後に誘電体材料で満たされ、構造の頂部まで戻って平坦化される。
図７の構成の著しい利点は、プレーンの材料の全ての層を通るトレンチを一度に形成するために、単一のマスクを通しての唯一のエッチング操作が必要とされることである。しかし、プロセス制約は、このようにして一緒にエッチングされ得るプレーンの数を制限するかもしれない。全ての層の厚さの合計が大きすぎれば、トレンチは複数の連続するステップで形成されなければならないかもしれない。第１の数の層がエッチングされ、その第１の数のトレンチを有する層の上に第２の数の層が形成された後、上の層は、下の層内のトレンチと整列するトレンチをそれらの中に形成するために第２のエッチングステップにさらされる。非常に多くの層を有する実施形態のためにこのシーケンスをもっと多く繰り返すこともできる。
図１の３次元メモリセルアレイを実現する第２の例が図８に示され、この構造を形成するプロセスは図９〜１４に関して概説される。この構造は、前に記載したものなどの、構造上に堆積されたときに電導性または非電導性である、不揮発性メモリ記憶素子のための任意のタイプの材料を用いるように構成されている。ＮＶＭ素子は、ＬＢＬから絶縁され、底部金属電極とワード線との間に挟まれる。底部電極はＬＢＬと電気的に接触し、ワード線は絶縁物を通してＬＢＬから電気的に絶縁される。ローカルビット線（ＬＢＬ）およびワード線（ＷＬ）の交差箇所のＮＶＭ素子は、ｘ方向およびｚ方向において互いに電気的に絶縁される。
図８は、ローカルビット線（ＬＢＬ）の一方の側だけで、この第２の構造例の３つのプレーン１１１、１１３および１１５の各々の一部分を示す。２つのマスキングステップを用いて、プレーンが形成されるときに各プレーンにワード線（ＷＬ）およびメモリ記憶素子（Ｍxy）が画定される。ｚ方向においてグループの各プレーンと交差するローカルビット線は、グループ中の最後のプレーンが画定された後に全域で画定される。図８の構造の１つの顕著な特徴は、メモリ素子Ｍxyが、図７の例で行われているようにワード線（ＷＬ）と垂直ローカルビット線（ＬＢＬ）との間で絶縁体として働くのではなくて、それぞれのワード線の下にあることである。さらに、底部電極が、各メモリ素子Ｍxyの下面と連絡してｙ方向において横へローカルビット線（ＬＢＬ）まで延びている。メモリセルのうちの１つを通る伝導は、ビット線を通り、横に底部電極に沿い、垂直にｚ方向にメモリ素子Ｍxyのスイッチング材料（および存在するならば、オプションの障壁材料の層）を通って、選択されたワード線（ＷＬ）に至る。これにより、メモリ素子Ｍzxy のために伝導性スイッチング材料の使用が可能になり、これは図７の例では垂直方向において互いの上にある別々のプレーン内のワード線を電気的に短絡させる。図８に示されているように、ワード線（ＷＬ）は、ｙ方向においてローカルビット線（ＬＢＬ）までには至っていなくて、不揮発性メモリ（ＮＶＭ）材料を図７の場合のように同じｚ位置にあるワード線とローカルビット線との間に挟ませることはない。メモリ素子Ｍxyは同様にローカルビット線（ＬＢＬ）から間隔を置き、これに底部電極によって電気的に接続される。
メモリ素子Ｍzxy がｘ−ｙ方向において規則的なアレイを成している図８の３次元構造の１つのプレーンを形成するためのプロセスの概要は次のとおりである。
ａ．連続的な誘電体（絶縁物）層の上に、底部電極、スイッチング材料および（随意に）障壁金属のストリップを含むスタックの平行なセットを形成し、ここでスタックはｙ方向に延びてｘ方向において間隔を置いている。この中間構造は図９に示されている。この構造を形成するプロセスは、底部絶縁物の層（デバイスを層１１１においては基板から絶縁させ、層１１３および１１５においては下のプレーンから絶縁させる）、電気伝導性材料（例えば、チタン）の底部電極、スイッチングＮＶＭ材料層、頂部電極障壁金属（例えば、白金）、次にフォトレジスト材料の第１の層を順に堆積させることを含む。フォトレジストを、ｙ方向に延びる水平な線およびスペースのセットとしてパターニングする。スタック間のスペースが線の幅より大きくなるように、マスク材料の線の幅を減少させるためにフォトレジスト線の幅が減少させられる（フォトレジストが「細くされる」）。これは、異なるプレーン間に後に生じる可能性のあるスイッチング素子の行の位置ずれを補償すると共に共通の垂直ローカルビット線が全プレーンで同時に底部電極に接触できるようにするためである。これにより、スイッチング素子のサイズ（従って、電流）も減少する。フォトレジストをマスクとして用いて、スタックがエッチングされ、底部絶縁物層で止まる。その後、フォトレジストが除去され、行間のギャップが他の絶縁物（図９には示されていない）で満たされ、生じた構造が平坦化される。
ｂ．図１０〜１２を参照すると、ｙ方向において２つの隣接するメモリ素子を結合させる底部電極を各々包含する個々のメモリ素子のｘ−ｙアレイを形成するためにスタックが分離される。
１．誘電体（絶縁物）の層を構造の上に堆積させる。
２．ｘ方向に延びるフォトレジストの平行な線をパターニングし、頂部の絶縁物層を、この層から図１０に示されている平行な絶縁ストリップＩ１を形成するために、エッチングする。このエッチングは、障壁金属（または、障壁金属が存在しなければ、メモリ材料）と、スタック間のギャップを埋めている絶縁物（図示せず）との上で止められる。
３．このようにして形成されたアレイの露出している領域は絶縁物Ｉ１と異なるエッチング特性を有する第２の絶縁物Ｉ２で埋められ、その後平坦化される。その結果は図１１に示されている。
４．その後、残っている絶縁物Ｉ１の全てが、露出しているＩ２をマスクとして使用する選択的エッチングによって除去される。その後、図１２に示されているように、Ｉ２のエッジに沿ってスペーサが形成される。
５．スペーサおよびＩ２ストリップをマスクとして用いて、底部電極ストリップを含む平行なスタックを貫くエッチングが行われ、これにより、各ストリップが２つの隣接するメモリ素子Ｍzxy だけと連絡するように底部電極ストリップ同士をそれらの間のトレンチにより絶縁させる。エッチマスクの一部として用いられるスペーサを形成する代わりに、フォトレジストマスクが形成されてもよい。しかし、そのようなフォトレジストマスクの位置ずれの可能性があり、そのピッチはスペーサの使用で得られるほど小さくはないかもしれない。
６．その後、第３の絶縁物層が構造の上に、さらにエッチングされたばかりのトレンチの中に堆積され、第３の絶縁物層は露出しているスイッチング材料の高さより少し上までエッチバックされ、これにより第３の絶縁物Ｉ３が残る。その結果が、１つの底部電極線に沿ってｙ方向に描かれた断面図である図１２に示されている。
ｃ．その後、２つの隣接するメモリ素子にオーム接触するワード線が、露出している領域に形成される（これはダマシンプロセスである）。
１．スペーサが始めに除去される。その結果は図１３に（上向きの柱のような）メモリスタックの矩形ｘ−ｙアレイとして示され、ｙ方向において隣接する各２つのスタックは１つの共通の底部電極により接続されている。柱間の底部電極の上の領域を埋める絶縁物Ｉ２と、底部電極および隣接する柱同士を隔てるギャップの間のトレンチを埋める絶縁物Ｉ３とは、明瞭性を目的として図に示されていない。
２．その後、伝導性ワード線材料が堆積され、露出しているトレンチをそれが埋めるように、絶縁物Ｉ３および障壁金属（存在するならば）またはメモリ材料で止まるＣＭＰによって除去される。絶縁物Ｉ２は伝導性ワード線材料が画定されるトレンチを形成する（ダマシンプロセスとして）ということに留意するべきである。ワード線（ＷＬ）は絶縁物Ｉ３および２つの隣接するメモリスタックの上に位置する（ここでは障壁金属と共に示 されている）。生じた構造は図１４に示されている。
ｄ．前述した処理ステップは、プレーンのグループの中の各プレーンのために反復される。フォトリソグラフィの位置ずれのために１つのプレーン内のメモリ素子は他のプレーン内のメモリ素子と正確には整列しないであろうということに留意するべきである。
ｅ．全プレーンの回路素子が形成された後、垂直なローカルビット線が形成される。
１．頂部絶縁物が上のプレーンのワード線の上に堆積される。
２．フォトレジストマスクを用いて、個々のローカルビット線のためにｘ−ｙ「接点」パターンが開けられ、はるばる基板までプレーンのグループを貫いてエッチングが行われる。これらの開口部の行は、ｘ方向に沿ってワード線に並行に整列させられているけれどもｙ方向においてはワード線間のギャップの中ほどにあって間隔を置いている。これらの開口部のサイズはワード線間の間隔より小さくて各プレーンにおいて底部電極を突っ切るようにｘ方向に整列している。エッチングは、数個のプレーンの底部電極の各層を通って進行すると、底部電極を、各セグメントが唯一のメモリ素子とだけ連絡するように２つのセグメントに分ける。エッチングは、基板まで進み続け、ここで選択デバイスＱxyへの接点を露出させる。
３．これらの穴は、その後、ローカルビット線を形成するために金属で埋められ、各ローカルビット線が他のどのローカルビット線からも独立する（電気的に分離される）ように上面が平坦化される。このプロセスの一部として随意に障壁金属が堆積されてもよい。結果として生じる構造が図８の垂直断面図に示されている。
４．あるいは、ローカルビット線のためにｘ−ｙ「接点」パターンをエッチングする代わりに、ｘ方向に延びｙ方向に間隔を置いているスリットがＩ２酸化物領域にエッチングされる。エッチングがプレーンのグループを貫いてはるばる基板まで行われて、ローカルビット線柱が後に中に形成されるトレンチを形成する。
５．これらのトレンチを埋めるために、その後、金属が堆積される。堆積された金属は、全プレーン内のメモリ素子の底部電極と接触する。金属は、その後、ｘ方向のスリットを有するマスクを用いてパターニングされる。このマスクを通してのエッチングによって金属材料を除去すると、ローカルビット線柱が残る。ｘ方向の柱間のスペースは誘電体材料で埋められて構造の頂部まで戻って平坦化される。
第３の特定の構造例が図１５により示され、これは３つのプレーン１２１、１２３および１２５の小さな部分を示す。メモリ記憶素子Ｍzxy は同様に伝導性スイッチング材料から形成される。これは第２の例の１つの変形例であり、図１５のメモリ素子はそれぞれ底部電極の形状を取って、垂直ローカルビット線（ＬＢＬ）と連絡する。図８の例の底部電極は、図１５に示されている層から抜けている。
図１５に示されている構造は、第２の例について前に記載したものと本質的に同じプロセスにより作られる。主な相違は、第２の例での底部電極への言及がこの第３の例ではスイッチング材料に取って代わられること、および第２の実施形態のスイッチング材料への言及がこの第３の実施形態では用いられないことである。
図８の第２の構造例は、絶縁物または電気伝導体として堆積されるどんなスイッチング材料にも特に適する。図１５に示されている第３の構造例は、主として、電気伝導体として堆積されるスイッチング材料（相転移材料、炭素材料、カーボンナノチューブおよび似ている材料）に適する。スイッチング材料を、それが２つのスタックの間の領域に広がらないように絶縁させることによって、スイッチング素子間の伝導性短絡の可能性が除去される。
リーク電流が低減されている実施形態
従来、メモリアレイの可変抵抗性素子と直列に、それらを通って流れ得るリーク電流を減らすために、ダイオードが良く接続される。本発明において記述される非常にコンパクトな３Ｄ再プログラミング可能なメモリは、各メモリ素子と直列のダイオードを必要としないがリーク電流を少なく保つことのできるアーキテクチャを有する。これは、グローバルビット線のセットに選択的に結合される短いローカル垂直ビット線で可能となっている。このようにして、３Ｄメモリの構造は必然的に分割され、メッシュ内の個々の経路間の結合は低減される。
３Ｄ再プログラミング可能なメモリが電流リークの低減を可能にするアーキテクチャを持っているとしても、それらをさらに低減させることが望ましい。前に図５と関連して記述したように、読み出し操作中に寄生電流が存在することがあり、これらの電流は２つの望ましくない影響を有する。第１に、それらは、より大きな電力消費をもたらす。第２に、より深刻なことに、それらは感知されるメモリ素子の感知経路に発生して、感知される電流の間違った読みを引き起こすことがある。
図１６は、図１および図３に示されている３Ｄメモリの複数のプレーンを横断する読み出しバイアス電圧および電流リークを示す。図１６は、図１に示されているメモリの透視３Ｄ図の一部分のｘ方向に沿った４つのプレーンを横断する断面図である。図１が基板と２つのプレーンとを示しているのに対して、図１６が１プレーンから他のプレーンへの電流リークの影響をより良く示すために基板と４つのプレーンとを示していることは明らかである。
図５と関連して記述した一般的な原理に従って、図１６のメモリ素子２００の抵抗状態が判定されるべきときに、メモリ素子にバイアス電圧が印加されてその素子電流ＩELEMENT が感知される。メモリ素子２００は、プレーン４上に存在し、ワード線２１０（Ｓｅｌ−ＷＬｉ）とローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）とを選択することによってアクセス可能である。例えば、バイアス電圧を印加するために、選択されたワード線２１０（Ｓｅｌ−ＷＬｉ）は０ｖにセットされ、対応する選択されたローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）は、センスアンプ２４０によりオンに転換された選択ゲート２２２を介して０．５Ｖなどの基準にセットされる。全プレーン内の全ての他の選択されていないワード線も基準０．５Ｖにセットされ、全ての選択されていないローカルビット線も基準０．５Ｖにセットされると、センスアンプ２４０により感知される電流はちょうどメモリ素子２２０のＩELEMENT であり得る。
図１および図１６に示されているアーキテクチャは、選択されていないローカルビット線（ＬＢＬｊ＋１，ＬＢＬｊ＋２・・・）および選択されたローカルビット線（Ｓｅｌ−ＬＢＬｊ）全てにセンスアンプ２４０への同じグローバルビット線２５０（ＧＢＬｉ）を共有させる。メモリ素子２００の感知中、選択されていないローカルビット線は、単に、ゲート２３２などのそれらのそれぞれの選択ゲートをオフにすることによってセンスアンプ２４０から絶縁され得る。このようにして、選択されていないローカルビット線は浮いたままにされ、０．５Ｖになっている隣接するノードのおかげで基準０．５Ｖに結合する。しかし、隣接するノードは正確には基準０．５Ｖになっていない。これは、各ワード線（図１６の平面に垂直）における有限の抵抗の結果であり、０．５Ｖが印加されているワード線の一端から遠ざかるに従って増してゆく電圧降下をもたらす。これは、結局、浮いている隣接する選択されていないローカルビット線が、基準０．５Ｖと僅かに異なる電圧に結合するという結果をもたらす。この場合、図１６に断続流れ線により示されているように、選択されたローカルビット線と選択されていないローカルビット線との間にリーク電流が存在し得る。このとき、感知される電流は、ちょうどＩELEMENT ではなくてＩELEMENT ＋リーク電流である。この問題は、ワード線の長さおよび抵抗率が大きくなるにつれて悪くなる。
二重グローバルビット線アーキテクチャ
本発明の１つの態様に従って、１つの３Ｄメモリは、ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンを用いて画定された３次元パターンを成して配置されたメモリ素子を備える。各プレーン内のメモリ素子は複数のワード線と、複数のグローバルビット線と直列のローカルビット線とによりアクセスされる。複数のローカルビット線は、複数のプレーンを通ってｚ方向に存在して、ｘ方向の行とｙ方向の列との２次元矩形アレイを成して配置されている。各プレーン内の複数のワード線は、ｘ方向に延び、個々のプレーンにおいて複数のローカルビット線の間でｙ方向に間隔を置いて複数のローカルビット線から離されている。不揮発性の再プログラミング可能なメモリ素子はワード線とローカルビット線との交差箇所の近くに置かれてワード線およびビット線によりアクセス可能であり、１つの共通のワード線と１行のローカルビット線とによって１グループのメモリ素子が並行してアクセス可能である。３Ｄメモリは、ｙ方向の１つの列の中の偶数ローカルビット線と奇数ローカルビット線とのためにそれぞれ働く２つのグローバルビット線を有する二重グローバルビット線アーキテクチャをさらに含む。このアーキテクチャにより、一方のグローバルビット線を１つの選択されたローカルビット線にアクセスするために１つのセンスアンプにより使用することができ、他方のグローバルビット線をｙ方向において選択されたローカルビット線に隣接する１つの選択されていない複数のローカルビット線にアクセスするために使用することができる。このようにして、それらの隣接する選択されていないローカル線は、隣接するビット線間のリーク電流をなくすために、選択されたローカルビット線のものと同じ基準電圧に正確にセットされることができる。
図１７は、１セットのローカルビット線へのアクセスを改善するための二重グローバルビット線アーキテクチャを有する３次元メモリを示す。３次元メモリ１０’のアーキテクチャは、そのようなメモリの一部分の等価回路の形で大雑把に一般的に示されている。これは、前に要約された３次元アレイの１つの特定の例である。参照のために標準的な３次元直交座標系１１が使用され、ベクトルｘ、ｙおよびｚの各々の方向は好ましくは他の２つに直交し、ｚ方向に積み重ねられた複数の平行なプレーンを有する。ローカルビット線は、垂直に、ｚ方向に延び、ｘ（行）方向およびｙ（列）方向の規則的な２次元アレイを形成している。
メモリ記憶素子Ｍzxy は、基板１３の上にｚ方向に異なる距離に位置する複数のプレーンの中に形成されている。２つのプレーン１および２が図１７に示されているけれども、通例もっと多く、例えば４、６またはそれ以上のプレーンが存在し得る。距離ｚに位置する各プレーンにおいて、ワード線ＷＬzyはｘ方向に延び、ｙ方向においてローカルビット線（ＬＢＬxy）の間で間隔を置いている。各プレーンのローカルビット線ＬＢＬxyの各行は１対のワード線ＷＬzyおよびＷＬzy+1により挟まれている。１つのローカルビット線間でそれぞれ交差して１つのワード線が各プレーンにおいてローカルビット線がプレーンを横切るところに存在する。個々のメモリ記憶素子Ｍzxy はこれらの個々の交差箇所に隣接する１つのローカルビット線ＬＢＬxyと１つのワード線ＷＬzyとの間に接続されている。従って、個々のメモリ素子Ｍzxy は、そのメモリ素子が間に接続されているローカルビット線ＬＢＬxyおよびワード線ＷＬzyに適切な電圧を掛けることによってアドレス指定可能である。それらの電圧は、メモリ素子の状態を現在の状態から所望の新しい状態に変化させるために必要な電気的刺激を提供するように選択される。これらの電圧のレベル、持続時間および他の特性は、メモリ素子のために使用される材料に依存する。
３次元メモリセル構造の各「プレーン」は、通例、少なくとも２つの層、伝導性ワード線ＷＬzyが中に位置する層と、プレーン同士を互いから電気的に絶縁させる誘電体材料の他の１つの層とから形成される。例えばメモリ素子Ｍzxy の構造に依存して、各プレーンに追加の層も存在し得る。プレーンは半導体基板上で互いの上に積み重ねられ、ローカルビット線ＬＢＬxyは、ローカルビット線が貫通する各プレーンのメモリ素子Ｍzxy と接続される。
本質的に、図１７に示されている３次元メモリ１０’は、二重のグローバルビット線を有するグローバルビット線の構造を除いて、図１に示されている３Ｄメモリ１０と同様である。
内部のメモリ素子を外部のデータ回路と選択的に接続するための回路は、好ましくは半導体基板１３内に形成される。この特定の例では、選択デバイスまたはスイッチングデバイスＱxyの２次元アレイが利用され、ここでｘはデバイスのｘ方向における相対的位置を与え、ｙはそのｙ方向における相対的位置を与える。個々のデバイスＱxyは、例として、選択ゲートまたは選択トランジスタであり得る。
１対のグローバルビット線（ＧＢＬXA、ＧＢＬXB）は、ｙ方向に延びて、下付き添え字により示されるｘ方向における相対的位置を有する。個々のデバイスＱｘｙは、各々、１つのローカルビット線を１つのグローバルビット線に結合させる。本質的に、１行の中の各ローカルビット線は、対応する対のグローバルビット線のうちの１つに結合可能である。ローカルビット線の１つの列に沿って、偶数ローカルビット線は、対応する１対のグローバルビット線のうちの第１のものに結合可能であり、奇数ローカルビット線は対応する１対のグローバルビット線のうちの第２のものに結合可能である。
従って、ほぼｘ’位置にある１対のグローバルビット線（ＧＢＬx'A ，ＧＢＬx'B ）は、ｘ’位置にあってｙ方向に沿っているローカルビット（ＬＢＬｘ’ｙ）が交互に対のグローバルビット線（ＧＢＬx'A ，ＧＢＬx'B ）に結合し得るように、選択デバイスＱのソースまたはドレインとそれぞれ接続可能である。例えば、ｘ＝１位置でｙ方向の列に沿っている奇数ローカルビット線（ＬＢＬ11，ＬＢＬ13・・・）は、選択デバイス（Ｑ11，Ｑ13・・・）を介してｘ＝１の対のグローバルビット線のうちの第１のものＧＢＬ1Aにそれぞれ結合可能である。同様に、ｘ＝１位置で同じ列に沿っている偶数ローカルビット線（ＬＢＬ12，ＬＢＬ14・・・）は、選択デバイス（Ｑ12，Ｑ14・・・）を介してｘ＝１の対のグローバルビット線のうちの第２のものＧＢＬ1Bにそれぞれ結合可能である。
読み出しの間および通例プログラミングの間も、各グローバルビット線は、オンにされている対応する選択デバイスを通してアクセスすることによって１つのローカルビット線に通例結合される。このようにして、センスアンプは、その結合されたグローバルビット線を介してローカルビット線にアクセスすることができる。
１セット（この例では、１行として指定される）のローカルビット線を対応するセットのグローバルビット線と接続するために、制御ゲート線ＳＧy はｘ方向に延びて、ｙ方向において１つの共通の位置を有する単一行の選択デバイスＱxyの制御端子（ゲート）と接続する。このようにして、１セットまたはページのメモリ素子が並行してアクセスされ得る。従って、選択デバイスＱxyは、制御ゲート線ＳＧy のうちのどれが、自分が接続されている選択デバイスをオンにする電圧を受け取るかにより、一度にｘ方向の（ｙ方向において同じ位置を有する）１行のローカルビット線（ＬＢＬxy）をグローバルビット線のうちの対応するものに接続する。二重グローバルビット線アーキテクチャでは、ほぼ各々のｘ位置に１対のグローバルビット線がある。ｘ方向に沿っている１行のローカルビット線が対応するグローバルビット線の各対のうちの第１のものに結合可能であるならば、ｙ方向に沿って、隣接する１行のローカルビット線は、対応するグローバルビット線の各対のうちの第２のものに結合可能である。例えば、ｘ方向に沿っている１行のローカルビット線（ＬＢＬ11，ＬＢＬ21，ＬＢＬ31・・・）は、制御ゲート線ＳＧ１を介して選択デバイス（Ｑ11，Ｑ21，Ｑ31・・・）をオンにすることによって対応するグローバルビット線の各対のうちの第１のもの（ＧＢＬ1A，ＧＢＬ2A，ＧＢＬ3A・・・）に結合される。ｙ方向に沿って、隣接する１行の、ｘ方向に沿っているローカルビット線（ＬＢＬ12，ＬＢＬ22，ＬＢＬ32・・・）は、制御ゲート線ＳＧ2 を介して選択デバイス（Ｑ12、Ｑ22，Ｑ32・・・）をオンにすることによって対応するグローバルビット線の各対のうちの第２のもの（ＧＢＬ1B，ＧＢＬ2B，ＧＢＬ3B・・・）に結合される。同様に、次の隣接する行のローカルビット線（ＬＢＬ13，ＬＢＬ23，ＬＢＬ33・・・）は、各対のうちの第１のものと第２のものとで交互する仕方で、対応するグローバルビット線の各対のうちの第１のもの（ＧＢＬ1A，ＧＢＬ2A，ＧＢＬ3A・・・）に結合される。
１行のローカルビット線と隣接する行とに、対応するグローバルビット線の各対のうちの異なるものを用いてアクセスすることによって、その行および隣接する行のローカルビット線は別々に同時にアクセスされ得る。これは、ローカルビット線の１つの行とそれに隣接する行との両方が同じ対応するグローバルビット線を共有する図１に示されている単一グローバルビット線アーキテクチャの場合とは著しく異なる。
図１６と関連して論じられたように、隣接する行に起因するリーク電流は、電流リークを除去するために隣接するビット線が別々に基準電圧にセットされ得ないときには、充分に制御されない。
図１８は、図１７の二重グローバル線アーキテクチャ３Ｄアレイにおけるリーク電流の除去を示す。リーク電流の分析は、図１６に関して記述したものと同様である。しかし、二重グローバルビット線アーキテクチャでは、選択されたローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）は、基準電圧（例えば、０．５Ｖ）に保たれている、グローバルビット線の対のうちの第１のものＧＢＬiAを介してセンスアンプ２４０によりメモリ素子２００を感知することを可能にする。同時に、隣接するローカルビット線２３０は、グローバルビット線の対のうちの第２のものＧＢＬiBによって別にアクセスされ得る。これにより、その隣接するローカルビット線２３０は、同じ基準電圧にセットされ得る。選択されたローカルビット線２２０と、それに隣接するローカルビット線（ｙ方向に沿って）との両方が同じ基準電圧にあるので、互いに隣接するこれら２つのローカルビット線の間にはリーク電流は存在しない。
二重グローバルビット線アーキテクチャは、図１に示されているアーキテクチャに比べてメモリアレイ内のグローバルビット線の数を２倍にする。しかし、この不利な点は、メモリ素子間のリーク電流がより少ないメモリアレイを提供することにより相殺される。
片側ワード線アーキテクチャ
本発明の他の１つの実施形態に従って、１つの３Ｄメモリは、ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンを用いて画定された３次元パターンを成して配置されたメモリ素子を備える。各プレーン内のメモリ素子は、複数のワード線と、複数のグローバルビット線と直列のローカルビット線とによってアクセスされる。複数のローカルビット線は、複数のプレーンを通ってｚ方向に存在して、ｘ方向の行とｙ方向の列との２次元矩形アレイを成して配置されている。各プレーン内の複数のワード線は、ｘ方向に延び、個々のプレーンにおいて複数のローカルビット線の間でｙ方向に間隔を置いて複数のローカルビット線から離されている。不揮発性の再プログラミングメモリ素子はワード線とローカルビット線との交差箇所の近くに置かれてワード線およびビット線によりアクセス可能であり、１つの共通のワード線と１行のローカルビット線とによって１グループのメモリ素子が並行してアクセス可能である。３Ｄメモリは、各ワード線が唯１つの行のメモリ素子に接続される片側ワード線アーキテクチャを有する。これは、２行のメモリ素子の間で１つのワード線を共有してアレイ中のメモリ素子をワード線を横断させてつなぐ代わりにメモリ素子の各行のために１つのワード線を設けることによって成し遂げられる。メモリ素子の行は同様にローカルビット線の対応する行によりアクセスされるけれども、ローカルビット線の行についてはワード線を越える結合の拡張はない。
各ワード線が、対応する２行のローカルビット線と関連する２つの隣接する行のメモリ素子に接続され、１つの隣接する行がワード線の一方の側に沿い、他の１つの隣接する行が他方の側に沿う両側ワード線アーキテクチャを前に記述した。例えば、図１および図３に示されているように、ワード線ＷＬ12は、１つの側において、ローカルビット線（ＬＢＬ12，ＬＢＬ22，ＬＢＬ32・・・）とそれぞれ関連する第１の行（またはページ）のメモリ素子（Ｍ114 ，Ｍ124 ，Ｍ134 ・・・）に接続され、同様に他の１つの側において、ローカルビット線（ＬＢＬ13，ＬＢＬ23，ＬＢＬ33・・・）とそれぞれ関連する第２の行（またはページ）のメモリ素子（Ｍ115 ，Ｍ125 ，Ｍ135 ・・・）に接続されている。
図１９は、片側ワード線アーキテクチャを概略的に示す。各ワード線は、１つの側でだけ１行のローカルビット線と関連する１つの隣接する行のメモリ素子に接続されている。
図１に示されている両側ワード線アーキテクチャを有する３Ｄメモリアレイは、アレイのエッジにあるものを除いて各々のワード線が１対のワード線に取って代わられる片側ワード線アーキテクチャに改変され得る。このようにして、各ワード線は、唯１つの行のメモリ素子に接続する。従って、図１に示されているワード線Ｗ12は、図１９において、ワード線ＷＬ13およびＷＬ14の対に取って代わられている。ＷＬ１３は１行のメモリ素子（Ｍ114 ，Ｍ124 ，Ｍ134 ・・・）に接続され、ＷＬ１４は１行のメモリ素子（Ｍ115 ，Ｍ125 ，Ｍ135・・・）に接続されていることが分かる。前に記載したように、１行のメモリ素子は、並行して読み出されるかまたは書き込まれる１つのページを構成する。
図２０は、片側ワード線アーキテクチャを有する３Ｄアレイの１つのプレーンおよび基板を示す。図３の両側ワード線アーキテクチャから進んで、同様に、図３のＷＬ12は図２０の対（ＷＬ13，ＷＬ14）により取って代わられるなどである。図３では、１つの代表的な両側ワード線（例えば、ＷＬ12）が（ワード線の両側の）２行のメモリ素子に接続される。図２０では、各片側ワード線（例えば、ＷＬ13）が唯１つの行のメモリ素子に接続されている。
図２０は、同じ行のローカルビット線（例えば、ＬＢＬ12，ＬＢＬ22，ＬＢＬ32・・・）を共有する２行のメモリ素子（Ｍ113 ，Ｍ123 ，Ｍ133 ・・・）および（Ｍ114 ，Ｍ124 ，Ｍ134 ・・・）によって画定される１単位として消去可能なメモリ素子の１つの最小ブロックも示している。
図２１は、図１９および２０の片側ワード線アーキテクチャ３Ｄアレイにおけるリーク電流の除去を示す。リーク電流についての分析は、図１６に関して記載したものと同様である。しかし、片側ワード線アーキテクチャでは、選択されたローカルビット線２２０（Ｓｅｌ−ＬＢＬｊ）は、分離されているワード線２１０および２１２を横断して隣接するビット線２３０に結合されてはいない。従って、隣接するローカルビット線間にリーク電流は存在せず、グローバルビット線２５０およびローカルビット線２２０を通るセンスアンプ２４０内のセンス電流は、ちょうどメモリ素子の電流ＩELEMENT からのものである。
片側ワード線アーキテクチャは、図１に示されているアーキテクチャに比べてメモリアレイ内のワード線の数を２倍にする。しかし、この不利な点は、メモリ素子間のリーク電流がより少ないメモリアレイを提供することにより相殺される。
図２２は、図１９に示されている片側ワード線アーキテクチャを有する３Ｄアレイの一部分の等角図である。さらに、図７に示されている両側ワード線アーキテクチャのための等角図と同様に、図２２は片側ワード線アーキテクチャのための実施形態の１つの特定の例である。図７と比べて主な差異は、各ワード線が１行のメモリ素子の一方の側に接続されていることである。前に説明したように、このアーキテクチャは、ｙ方向において複数のワード線を横断するビット線間結合を切り離すという利点を有する。
３Ｄアレイは、始めに堆積されたときに非伝導性であるメモリ素子（ＮＶＭ）材料の使用に適するように構成されている。前に論じられたタイプの金属酸化物は、この特性を有する。図６に関して説明したように、材料の両側の電極間に、これらの電極に掛けられた適切な電圧に応答して、伝導性フィラメントが形成される。これらの電極は、アレイ内のビット線およびワード線である。そうでなければ材料は非伝導性であるので、ワード線とビット線とのクロスポイントにあるメモリ素子を互いに絶縁させる必要はない。数個のメモリ素子を単一の連続的な材料層により実現することができ、それは、図２２の場合には、ｙ方向に垂直ビット線の両側に沿って垂直に向けられて全プレーンを通って上に延びるＮＶＭ材料のストリップである。図２２の構造の１つの重要な利点は、１グループのプレーン内の全ワード線とそれらの下の絶縁ストリップとを単一のマスクの使用により同時に画定することができ、従って製造プロセスを大幅に簡単化できるということである。
図２２を参照すると、３次元アレイの４つのプレーン１０１、１０３、１０５および１０７の小さな部分が示されている。図２２のアレイの、図１９の等価回路のものに対応する要素は、同じ参照番号により特定されている。図２２が図１９の２つのプレーン１および２の他に２つの付加的なプレーンをそれらの上に示していることに留意するべきである。プレーンの全てが、ワード線、誘電体およびメモリ記憶素子（ＮＶＭ）材料の同じ水平パターンを有する。各プレーンにおいて、金属ワード線（ＷＬ）はｘ方向に延び、ｙ方向に間隔を置いている。各プレーンは、そのワード線を、その下のプレーンあるいはプレーン１０１の場合にはその下の基板回路コンポーネントのワード線から絶縁する絶縁誘電体の層を含む。垂直ｚ方向に延びてｘ−ｙ方向に規則的なアレイを形成する金属ローカルビット線（ＬＢＬ）「柱」の集合が各プレーンを通って延びている。
各ビット線柱は、基板内に形成された選択デバイス（Ｑxy）を通って柱間隔と同じピッチでｙ方向に延びるシリコン基板内のグローバルビット線（ＧＢＬ）のセットのうちの１つに接続され、それらのゲートは、同じく基板内に形成されているｘ方向に延びる選択ゲート線（ＳＧ）により駆動される。スイッチングデバイスＱxyは、在来のＣＭＯＳトランジスタ（または垂直ｎｐｎトランジスタ）であってよく、他の在来の回路を形成するために使用されるのと同じプロセスを用いて製造され得る。ＭＯＳトランジスタの代わりにｎｐｎトランジスタを用いる場合には、選択ゲート（ＳＧ）線は、ｘ方向に延びるベース接点電極線に取って代わられる。センスアンプ、入出力（Ｉ／Ｏ）回路、制御回路、および必要な他のどんな周辺回路も、基板内に製造されるけれど図２２には示されていない。ｘ方向のローカルビット線柱の各行のために１つの選択ゲート線（ＳＧ）があり、各ローカルビット線（ＬＢＬ）のために１つの選択デバイス（Ｑ）がある。
不揮発性メモリ素子（ＮＶＭ）材料の各垂直ストリップは、垂直ローカルビット線（ＬＢＬ）と、全プレーンに垂直に積み重ねられた複数のワード線（ＷＬ）との間に挟まれている。ＮＶＭ材料はｘ方向においてローカルビット線（ＬＢＬ）間に存在するのが好ましい。メモリ記憶素子（Ｍ）は、ワード線（ＷＬ）とローカルビット線（ＬＢＬ）との各交差箇所に位置する。メモリ記憶素子材料について前に記載した金属酸化物の場合には、交差しているローカルビット線（ＬＢＬ）とワード線（ＷＬ）との間のＮＶＭ材料の小領域が、それらの交差している線に印加された適切な電圧によって制御可能に交互に伝導（セット）状態および非伝導（リセット）状態にされる。
ＬＢＬとプレーン間の誘電体との間に形成された寄生ＮＶＭ素子があってもよい。ＮＶＭ材料層の厚さ（すなわち、ローカルビット線とワード線との間隔）と比べて誘電体ストリップの厚さを大きく選択することにより、同じ垂直ワード線スタック内のワード線間の異なる電圧に起因する電界は、寄生素子が有意な量の電流を決して伝導しないように十分に小さくされ得る。同様に、他の実施形態では、非伝導ＮＶＭ材料は、隣接するＬＢＬ間の動作電圧がプログラミングしきい値より低く留まるならば、隣接するローカルビット線間の位置に残されてもよい。
片側ワード線アーキテクチャは、メモリアレイ内のワード線の数を両側のものと比べてほとんど２倍にする。この不利な点は、より多く分割されたメモリアレイに記憶素子間のより少ないリーク電流を与えることによって相殺される。
好ましくは直交する軸を有する３Ｄ座標系を用いて代表的な実施形態を記述したけれども、ローカルビット線ＬＢＬ、ワード線ＷＬおよびグローバルビット線ＧＢＬが９０度と異なる角度で交差する他の実施形態も可能であると共に熟慮される。
結論
本発明の種々の態様をその代表的な実施形態に関して記述したけれども、本発明が、添付の特許請求の範囲の全範囲内でその権利が保護されるということを理解するべきである。

Claims (18)

  1. ｘ、ｙおよびｚ方向を有する直交座標により、ｚ方向に積み重ねられた複数の平行なプレーンを用いて画定された３次元パターンを成して配置されたメモリ素子を備えるデータメモリであって、
    複数のプレーンを通ってｚ方向に延びる、ｘ方向の行およびｙ方向の列の２次元矩形アレイを成して配置された複数の第１の伝導線と、
    個々のプレーンを横断してｘ方向に延びて個々のプレーン内で複数の第１の伝導線の間でｙ方向に間隔を置いて複数の第１の伝導線から離されている複数の第２の伝導線であって、前記第１および第２の伝導線が個々のプレーン内の複数の位置で互いに隣接して交差し、第２の伝導線の各隣接対がｘ方向の第１の伝導線の対応する行の周りに、もっぱらそれと協同するべく配置される複数の第２の伝導線と、
    複数の位置において前記第１の伝導線および第２の伝導線の間にそれらの交差箇所に隣接してそれぞれ接続された複数の不揮発性の再プログラミング可能なメモリ素子と、
    第１の伝導線の選択された行を複数の第３の伝導線にそれぞれ結合させるように配置された複数の選択デバイスと、
    を備えるデータメモリ。
  2. 請求項１記載のデータメモリにおいて、
    前記第３の伝導線は、ｙ方向に延び、
    前記選択デバイスは、前記第１の伝導線のうちのｙ方向に整列しているものを、複数の第３の伝導線のうちの選択されたものに接続可能にするように配置され、
    複数の制御線が、ｘ方向に整列している複数の第１の伝導線と前記第３の伝導線のうちの別々のものとの接続を可能にするためにｘ方向に延びて、ｘ方向に整列している複数の選択デバイスにそれぞれ接続されているデータメモリ。
  3. 請求項１または２記載のデータメモリにおいて、
    複数の選択デバイスおよび複数の第３の伝導線は半導体基板内に形成され、複数のプレーンは前記半導体基板の上にスタックとして形成されるデータメモリ。
  4. 請求項１または３記載のデータメモリにおいて、
    個々のメモリ素子は、前記メモリ素子が間に接続されている前記第１および第２の伝導線を通して印加された電気的刺激に応答して自分の電気コンダクタンスのレベルを少なくとも第１および第２の安定したレベルの間で可逆的に変化させる材料を含むことにより特徴付けられるデータメモリ。
  5. 請求項１記載のデータメモリにおいて、
    前記メモリ素子は、前記第１および第２の伝導線の交差箇所のうちのそれぞれのものに隣接するそれぞれの量の材料を含み、かつｘ、ｙおよびｚ方向の全てにおいて互いに分離されているデータメモリ。
  6. 請求項１記載のデータメモリにおいて、
    前記メモリ素子は、ｙ方向において前記第１の伝導線と連絡するようにさらに配置されているデータメモリ。
  7. 請求項１記載のデータメモリにおいて、
    個々のメモリ素子は、自分に印加された電気的刺激に応答して変化する電気コンダクタンスのレベルにより特徴付けられるデータメモリ。
  8. 請求項１記載のデータメモリにおいて、
    前記メモリ素子は、前記第１および第２の伝導線を通して自分に印加された電気的刺激により選択される少なくとも第１および第２の安定した電気的に検出可能な状態を有することにより特徴付けられるデータメモリ。
  9. 請求項１記載のデータメモリにおいて、
    前記メモリ素子のうちの選択されたものに電気的刺激を印加するために前記第１および第２の伝導線に接続された回路をさらに備え、電気的刺激は、前記メモリ素子をその第２の安定状態から第１の安定状態に転換させるために印加される電気的刺激と実質的に同じ大きさであり、かつ異なる極性を持って選択されたメモリ素子をその第１の安定状態から第２の安定状態に転換させるために印加されるデータメモリ。
  10. 請求項１記載のデータメモリにおいて、
    前記第３の複数の伝導線に接続されたデータ入出力回路をさらに備えるデータメモリ。
  11. 請求項１０記載のデータメモリにおいて、
    前記データ入出力回路は、データが前記メモリから読み出されるときに前記第３の伝導線により伝えられるデータのバイナリ表示を提供する仕方で前記第３の伝導線と接続されている複数のセンスアンプを含むデータメモリ。
  12. 請求項１０記載のデータメモリにおいて、
    前記データ入出力回路は、前記第３の伝導線のうちの選択されたものに、複数の選択デバイスを通してそれらに接続されている前記メモリ素子のうちの少なくとも幾つかにデータをプログラムするために、電圧を印加するデータプログラミング回路をさらに備えるデータメモリ。
  13. 再プログラミング可能な不揮発性メモリシステムを操作する方法であって、
    ｘ、ｙおよびｚ方向を有する直交座標により画定されるメモリ素子の３次元パターンを包含し、かつ
    半導体基板の上にｚ方向に積み重ねられた複数の平行なプレーンと、
    複数のプレーンを通ってｚ方向に延び、ｘ方向の行およびｙ方向の列の２次元矩形アレイを成して配置された複数の伝導性ローカルビット線と、
    それぞれのプレーンを横断してｘ方向に延び、それぞれのプレーンにおいて複数のローカルビット線の間でｙ方向に間隔を置いて複数のローカルビット線から離されている複数のワード線であって、前記ローカルビット線およびワード線がそれぞれのプレーンにおいて複数の位置で互いに隣接して交差し、複数のワード線の各隣接対がｘ方向のローカルビット線の対応する行の周りに、もっぱらそれと協同するべく配置されている複数のワード線と、
    複数の位置において前記ローカルビット線およびワード線の間にそれらの交差箇所に隣接してそれぞれ接続された複数の再プログラミング可能な不揮発性メモリ素子と、
    選択制御信号に応答して、ローカルビット線の選択された行を複数のグローバルビット線にそれぞれ結合させるように配置された複数の選択デバイスと、を備える少なくとも１つの集積回路を利用するステップと、
    ローカルビット線の選択された行を前記グローバルビット線のうちのそれぞれのものに接続するために複数の選択デバイスに選択制御信号を印加するステップと、
    複数のメモリ素子のうちの選択された１つ以上のものを、複数のメモリ素子のうちの選択された１つ以上のものが間に作用可能に接続されている前記ワード線およびグローバルビット線を通して第１および第２の刺激のうちの１つを印加することによって、それらの少なくとも第１および第２の状態の間で同時に変化させるステップと、
    を含む方法。
  14. 請求項１３の方法において、
    前記選択制御信号を印加するステップは、ｘ方向に延びる前記ローカルビット線の行を前記グローバルビット線に接続するために前記選択制御信号を複数の選択デバイスに印加することを含む方法。
  15. 請求項１４記載の方法において、
    前記複数のメモリ素子のうちの選択された１つ以上のものを、それらの少なくとも第１および第２の状態の間で同時に変化させるステップは、ローカルビット線の選択された行に接続されていてｙ方向のその両側に沿う２行のメモリ素子を、複数のグローバルビット線と、ローカルビット線の選択された行に隣接するその両側のワード線のうちの２つとに第２の電気的刺激を印加することによって、第１の状態に同時にリセットすることを含む方法。
  16. 請求項１４記載の方法において、
    前記複数のメモリ素子のうちの選択された１つ以上のものを、それらの少なくとも第１および第２の状態の間で同時に変化させるステップは、リセットされたメモリ素子の２行のうちの１つに、第１の電気的刺激を複数のグローバルビット線と、ローカルビット線の選択された行に隣接する前記ワード線のうちの、プログラムされる１行のメモリ素子側の１つとに印加することによって、後にデータをプログラムすることをさらに含む方法。
  17. 請求項１４記載の方法において、
    ローカルビット線の選択された行のｙ方向の１つの側に沿う行のメモリ素子の状態を、前記グローバルビット線に現れる電気的量から前記メモリ素子の状態が読み出されるように読み出し電気的刺激を前記グローバルビット線およびワード線に印加することによって、読み出すステップをさらに含む方法。
  18. 請求項１４記載の方法において、
    前記複数のメモリ素子のうちの選択された１つ以上のものを、それらの少なくとも第１および第２の状態の間で同時に変化させるステップは、第１および第２の刺激のうちの１つの複数のパルスを印加すると共に、連続するパルス間で、複数のメモリ素子のうちの１つ以上のものの状態をベリファイすることをさらに含む方法。
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