JP2006514393A - プログラマブル抵抗メモリ装置 - Google Patents

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Abstract

プログラマブル抵抗メモリ装置は、半導体基板と、前記半導体基板上に形成されて、印加電圧の極性に応じて決まる高抵抗状態又は低抵抗状態を不揮発に記憶するプログラマブル抵抗素子とある電圧範囲でのオフ抵抗値が選択状態のそれの１０倍以上であるアクセス素子の積層構造からなるメモリセルが配列された少なくとも一つのセルアレイと、前記半導体基板に前記セルアレイの下に位置するように形成された、前記セルアレイのデータ読み出し及び書き込みを行うための読み出し／書き込み回路とを有する。

Description

この発明は、電圧印加の極性を反転させることによって低抵抗状態と高抵抗状態の間のスイッチングが可能なプログラマブル抵抗を用いて、その抵抗値をデータとして不揮発に記憶するプログラマブル抵抗メモリ装置に関する。
近年、プログラマブル抵抗エレメントを用いたメモリ装置がいくつか提案されている。その一つは、メモリ材料の非晶質状態と結晶状態の間の相変化を利用する相変化メモリである（例えば、ＵＳＰ６，３１４，０１４Ｂ１）。相変化メモリでは、例えばカルコゲナイドからなるセルの電流をコントロールすることによって、その結晶状態（低抵抗状態）と非晶質状態（高抵抗状態）の間の可逆的スイッチングが行われる。セルを低抵抗状態に書き込むためには、大きな電流を供給してカルコゲナイドを溶融させた後、急冷すればよい。高抵抗状態に書き込むためには、カルコゲナイドを溶融状態にならない程度に加熱して結晶化させればよい。セルの低抵抗状態と高抵抗状態は不揮発に記憶される。従って、電気的に書き換え可能な不揮発性メモリ装置が得られる。
相変化メモリとは異なる原理によるプログラマブル抵抗メモリとしては、電圧印加の極性を反転させることによって低抵抗状態と高抵抗状態の間のスイッチングが可能なプログラマブル抵抗を用いるものが提案されている。例えば、金属を含むカルコゲナイドからなるイオン伝導体（固体電解質）を用いるもの（例えば、ＵＳＰ６，４１８，０４９Ｂ１）や、導電性粒子を分散させたポリマーを用いるもの（ＵＳＰ６，０７２，７１６）等である。これらはいずれも、電圧印加による固体内での導電性の樹枝状突起（デンドライト）の成長とその解消を利用する。低抵抗状態の書き込みは、セルのアノード・カソード間にアノードが正となる電圧を印加する。これにより、カソードからデンドライトが成長し、これがアノードに達することで、低抵抗状態となる。逆電圧を印加することによって、デンドライトは解消して、高抵抗状態に戻る。この抵抗変化は可逆的でありまた、低抵抗状態と高抵抗状態とは、不揮発に記憶される。
この様なプログラマブル抵抗を用いることにより、高密度の電気的書き換え可能な不揮発性メモリ装置を実現できる可能性は既に示唆されているが、具体的なセルアレイの構成法や読み出し／書き込み回路については、未だ提案がない。実際に高密度で高性能の不揮発性メモリを実現するためには、プログラマブル抵抗をどのような選択スイッチ素子とどのように組み合わせてセルアレイを構成するか、更にセルアレイとの関係で読み出し／書き込み回路をどのように構成するか等が重要な技術課題となる。
プログラマブル抵抗メモリ装置は、半導体基板と、前記半導体基板上に形成されて、印加電圧の極性に応じて決まる高抵抗状態又は低抵抗状態を不揮発に記憶するプログラマブル抵抗素子とある電圧範囲でのオフ抵抗値が選択状態のそれの１０倍以上であるアクセス素子の積層構造からなるメモリセルが配列された少なくとも一つのセルアレイと、前記半導体基板に前記セルアレイの下に位置するように形成された、前記セルアレイのデータ読み出し及び書き込みを行うための読み出し／書き込み回路とを有する。
図１は、この発明に用いられるプログラマブル抵抗（可変抵抗）ＶＲの原理構成を示している。プログラマブル抵抗ＶＲは、メモリ材料である抵抗膜３とこれを挟むカソード電極１及びアノード電極２により構成される。抵抗膜３は、例えば、銀，銅等のメタルイオンを含むカルコゲナイドからなるイオン伝導体（個体電解質）である。一例を挙げれば、Ｇｅ−Ｓ，Ｇｅ−Ｓｅ等のカルコゲナイドが用いられる。抵抗膜３がこの様なカルコゲナイドである場合、電極１，２にも銀を含む材料が用いられる。
抵抗膜３は、例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”として記憶する。このプログラマブル抵抗ＶＲでは、あるしきい値を超えた正のアノード・カソード間電圧（ＶＡＫ＞０）を与えることによって、“１”が書かれる。またあるしきい値を超えた負のアノード・カソード間電圧（ＶＡＫ＜０）を与えることによって、“０”が書かれる。“１”書き込み時は、ＶＡＫ＞０の電圧印加によって、図１に示すように抵抗膜３内にカソード電極１から導電性デンドライト４が成長し、これがアノード電極２に達する。これにより、抵抗膜３が低抵抗状態になる。逆電圧を印加すると、デンドライト４が消失或いは破壊して、高抵抗状態（データ“０”）になる。この低抵抗状態と高抵抗状態は、しきい値を超える電圧を印加しない限り安定に保持される。
抵抗膜３として、導電性粒子を分散させたポリマー（例えば、カーボンブラックを分散させたカーボンポリマー）を用いることができる。この場合も、同様の原理で低抵抗状態と高抵抗状態を可逆的に書き込むことができる。
上述のメモリ動作原理は、次のようなメカニズムによる。イオン伝導体やポリマーが非晶質であって、その中にはポテンシャル障壁がランダムに且つ固定的に形成されている。またそのポテンシャル障壁分布には、カソードからアノードまで連続するポテンシャルの谷が形成されている。この様な固体材料にある種の金属を分散させると、電界印加により金属イオンをポテンシャルの谷に沿って移動させることができる。アノード側が正の電圧を印加すると、金属イオンはカソード側に移動して、カソード電極から金属デンドライトが成長する。印加電界を逆にすると、デンドライトの金属は帯電してデンドライトを離れ、ポテンシャルの谷に沿ってカソード側に移動する。これにより、デンドライトは消失する。
このようなプログラマブル抵抗ＶＲのデータ読み出しは、デンドライトの形成や解消が生じない程度の電圧をプログラマブル抵抗ＶＲに与えて、その電流をモニターすればよい。或いは、大きな読み出し電圧であっても、それが読み出すべき“０”，“１”のデータ状態を加速する極性であれば、データを破壊することなく、読み出しができる。
図２は、実施の形態によるプログラマブル抵抗メモリの基本セルアレイ構成を、３×３セルマトリクスについて示している。複数本の第１の配線（以下、ビット線という）ＢＬが平行に配設され、これと交差して複数本の第２の配線（以下、ワード線という）ＷＬが配設される。これらのワード線ＷＬとビット線ＢＬの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは、前述したプログラマブル抵抗ＶＲとツェナーダイオードＺＤの直列接続回路である。ツェナーダイオードＺＤは、アノードがワード線ＷＬに接続されている。
非選択状態ではビット線ＢＬは高レベル電圧ＶＨに、ワード線ＷＬは低レベル電圧ＶＬに保持される。このときツェナーダイオードＺＤは逆バイアスされてオフ状態である。図２では、ツェナーダイオードＺＤの順方向特性を利用してセルを選択する場合を示している。即ち、破線で囲んだセルを選択するには、選択ワード線に高レベル電圧ＶＨを与え、選択ビット線に低レベル電圧ＶＬを与える。これにより、選択セルのツェナーダイオードＺＤのみが順方向にバイアスされてオンになり、プログラマブル抵抗体ＶＲにひとつの極性の電圧をかけることができる。
図３は、図２と同じセルアレイ構成でプログラマブル抵抗体ＶＲに逆電圧をかける場合を示している。この場合は、ツェナーダイオードＺＤのブレークダウンを利用する。ツェナーブレークダウンは、ダイオードのジャンクションのバンド間トンネリングによるもので、ブレークダウン開始電圧（ツェナー電圧）Ｖｚはダイオードの不純物濃度でコントロール可能である。図２の場合と同様に、非選択状態ではワード線ＷＬは低レベル電圧ＶＬに、ビット線ＢＬは高レベル電圧ＶＨに保持される。破線で囲んだセルを選択するには、対応するワード線を低レベル電圧ＶＬから更に低い低レベル電圧ＶＬＬに、対応するビット線は、高レベル電圧ＶＨからより高い高レベル電圧ＶＨＨにする。例えば、レベル変化分をΔとして、ＶＬＬ＝ＶＬ−Δとし、ＶＨＨ＝ＶＨ＋Δとする。これにより選択セルでは、ツェナーダイオードＺＤが大きな逆バイアスがかかってブレークダウンを起こす。この結果、図２の場合とは極性が逆の電圧をプログラマブル抵抗体ＶＲにかけることができる。
なお、上のレベル関係は、一例に過ぎない。例えば図２では、非選択ビット線と選択ワード線の高レベル電圧を同じＶＨとし、非選択ワード線の低レベル電圧と選択ビット線の低レベル電圧を同じＶＬとしているが、これらは同じである必要はない。また、図３の選択時に用いられるレベル変化分Δも、ビット線とワード線とで同じであることも必ずしも必要ではない。
この実施の形態においては、図２で説明したダイオードの順方向特性を利用したセル選択を、“０”書き込みと読み出しに用い、図３で説明したダイオードの逆方向ブレークダウンを利用したセル選択を“１”書き込みに利用する。具体的に、一つのメモリセルに着目して、読み出し、書き込みの特性を、図４と図５を参照して説明する。
図４は、読み出し電圧Ｖｒ、書き込み電圧Ｖｗとツェナーダイオードの電圧Ｖの関係を示している。プログラマブル抵抗ＶＲは、ビット線ＢＬにアノード（Ａ）が接続されている。読み出し電圧Ｖｒと書き込み電圧Ｖｗは、ワード線ＷＬとビット線ＢＬ間の電圧である。
図５は、ツェナーダイオードＺＤの電圧（Ｖ）−電流（Ｉ）特性と、その負荷直線としてのプログラマブル抵抗ＶＲのＶ−Ｉ特性によって、書き込み動作によるプログラマブル抵抗ＶＲの特性変化を示している。第１象限には、ツェナーダイオードＺＤの順方向バイアス特性曲線５０が示されており、これは、Ｉ＝Ｉ０｛ｅｘｐ（ｑＶ／ｋＴ）−１｝で表される。第３象限は、逆方向特性曲線５１ａ，５１ｂを示している。非選択状態では、セルにかかる電圧は、ＶＬ−ＶＨであり、ダイオードＺＤは曲線５１ａ上の高抵抗オフ状態を保つ。
図５の第１象限において、次のようにして“０”書き込みが行われる。即ち、ツェナーダイオードＺＤがオンする書き込み電圧Ｖｗ（０）＝ＶＨ−ＶＬを与えると、セルは低抵抗の“１”データ状態５３から高抵抗の“０”データ状態５４に書き込まれる。原理的には、この第１象限の特性を“０”書き込みに使うことも“１”書き込みに使うことも可能ではある。しかし、後に説明するように、セル情報の読み出しはこの象限を利用する必要があるので、第１象限で“０”書き込みを行う。これは言い換えれば、図２〜図４に示したセル接続関係において、プログラマブル抵抗ＶＲは、ビット線ＢＬ側をアノードとしていることになる。書き込み電圧Ｖｗ（０）の印加によって、“１”データ状態の負荷直線５３はプログラマブル抵抗体のデンドライトが解消されて抵抗が高くなる方向に変化し、矢印で示したように、“０”データ状態の負荷直線５４になる。
この様な変化を“１”データ状態のプログラマブル抵抗に生じさせるには、ある値以上の電圧がプログラマブル抵抗にかかる必要があり、これを“０”書き込みのしきい値ＶＴとして示してある。ＶＴはプログラマブル抵抗ＶＲにかかる電圧として、Ｖｗ（０）を基準として電圧軸の負方向にとってある。ツェナーダイオードＺＤの順方向特性曲線５０とプログラマブル抵抗の“１”データ状態の特性直線５３の交点Ｂ１が、Ｖｗ（０）−ＶＴよりも原点側にあれば、プログラマブル抵抗への“０”書き込みができる。この様に第１象限を“０”書き込みに使うことは、読み出しの際にプログラマブル抵抗に誤書き込みを生じにくいものとするが、その理由は後に詳しく説明する。
第３象限で“１”書き込みが行われる。このとき、図示のように逆方向バイアスを大きくすると、ツェナーダイオードはブレークダウンを生じ、ほぼ一定電圧Ｖｚを保ったまま電流を流しうる。図では、ブレークダウン電圧（ツェナー電圧）Ｖｚを越える書き込み電圧Ｖｗ（１）＝ＶＬＬ−ＶＨＨの印加により、プログラマブル抵抗ＶＲが“０”データの高抵抗状態５６から“１”データの低抵抗状態５５に変化する様子を示している。“０”，“１”状態を示す負荷直線５６，５５の傾きは抵抗値であるので、第１象限のそれ５３，５４と平行である。
この場合もプログラマブル抵抗に書き込みが行えるためには、プログラマブル抵抗体にしきい値ＶＴ以上の電圧をかける必要がある。即ち、ツェナーダイオードＺＤのブレークダウン特性曲線５１ｂとプログラマブル抵抗の“０”データ状態の特性直線５６の交点Ｂ２が、Ｖｗ（１）＋ＶＴよりも原点側にあれば、プログラマブル抵抗への“１”書き込みができる。プログラマブル抵抗に十分な電圧がかかるように、電圧ＶＬＬ，ＶＨＨ等が選択される。
“１”書き込み後のプログラマブル抵抗の抵抗値が低すぎると、大きな電流が流れてツェナーダイオードＺＤの熱破壊を生じるので、電流値には注意が必要である。従って、場合によっては、電流リミッタを挿入することが必要になる。
もし、第３象限を“０”書き込みに使うとすれば、書き込みによる負荷直線の変化が電流の減る方向であるので熱破壊のおそれはない。しかしその場合は、第１象限を“１”書き込みに利用することになり、読み出しの際の誤書き込みの可能性が出てくる。
図５には、図２及び図３に示したセルアレイでの選択書き込み時に、非選択セルのツェナーダイオードＺＤにかかる電圧変化Ｃ１〜Ｃ３を示している。Ｃ１は、図２に示す“０”書き込み時の選択ビット線及び選択ワード線に沿った非選択セルの電圧変化である。Ｃ２は、図３に示す“１”書き込み時の選択ビット線及び選択ワード線に沿った非選択セルの電圧変化を示している。Ｃ３は、あるセルでの図３の“１”書き込み動作において、他のセルで図２の“０”書き込みを行った場合についての選択ビット線及び選択ワード線に沿った非選択セルの電圧変化である。これらの電圧変化Ｃ１〜Ｃ３は、非選択セルのデータ破壊につながらないことが必要である。即ちこれらの電圧変化が、非選択セルのツェナーダイオードを順方向にオンさせ、或いは逆方向にブレークダウンさせないように、ＶＨ，ＶＨＨ，ＶＬ，ＶＬＬを選択することが必要となる。
図６は、第１象限を利用して行われる読み出し動作の特性を、“０”書き込み特性（破線）と共に示している。読み出しはプログラマブル抵抗体への誤書き込みが生じないように低い電圧で行う必要があり、このためこの実施の形態では、“０”書き込みと同じ第１象限を利用している。例えば、選択ワード線に高レベル電圧ＶＨを与え、選択ビット線には、“０”書き込み時の低レベル電圧ＶＬより高い低レベル電圧ＶＬｒを与える。これにより、図６に示すように、書き込み電圧Ｖｗ（０）に比べて低い読み出し電圧Ｖｒ（＝ＶＨ−ＶＬｒ）を選択セルに印加する。このとき、ツェナーダイオードの順方向特性曲線５０と、“０”，“１”データの負荷直線５８，５７との交点Ｓ０，Ｓ１の電圧又は電流の相違をセンスアンプで検出することにより、データが判定できる。
この読み出し動作では、プログラマブル抵抗体にかかる電圧で誤書き込みが生じないことが必要である。図６に示すように、“１”データセルの読み出し時、プログラマブル抵抗にかかる電圧がしきい値ＶＴ以下であれば、誤書き込みは生じない。図６の場合、“０”データセルの読み出し時、プログラマブル抵抗に、しきい値ＶＴをわずかに越える電圧がかかる状態を示している。しかしこれは、“０”書き込みモードである。即ち、“０”読み出し動作は同時に“０”の再書き込み動作となり、これも誤書き込みになることはない。
前述のように、第１象限を“１”書き込みに使うことも原理上は可能であるが、その場合には、“０”読み出しが弱い“１”書き込みモードになる。これを避けるために、第１象限を“０”書き込みに利用することが好ましいことになる。
以上要するに、図６の読み出し方式では、“１”データ読み出しについて、交点Ｓ１が、ＶｒとＶｒ−ＶＴの電圧範囲に入っていれば、誤書き込みは生じない。言い換えれば、読み出し電圧Ｖｒを、“０”データ読み出しの交点Ｓ０を考慮することなく設定することができる。これにより、センスマージンの向上やセンス速度の向上が可能になる。第３象限を読み出しに使うと、ツェナー電圧Ｖｚがほぼ一定電圧であるので、誤書き込み防止のためのセンスマージンをとることが困難となる。
以上のようにこの実施の形態では、プログラマブル抵抗体に逆極性の電圧をかけるためのアクセス素子としてツェナーダイオードを用い、その順方向特性と逆方向のブレークダウン特性を利用している。ツェナーダイオードの逆方向特性は、ツェナー電圧Ｖｚになるまではほぼ抵抗が無限大と見なせる電圧領域を持つ。これがこの発明でのプログラマブル抵抗体に対するアクセス素子に求められる重要な性質である。一般的にアクセス素子に要求されるのは、ある電圧範囲のオフ抵抗値が選択状態のそれの１０倍以上となることである。この点を考慮して、同様の電圧領域で高抵抗のオフ状態を保つものであれば、ＰＮ接合ダイオード、ショットキーダイオード、その他の素子をアクセス素子として用いることが可能である。また、プログラマブル抵抗体は、電圧極性に応じて流れる電流の向きが異なり、それにより抵抗値が異なるような他の物質で構成することもできる。
ここまで、基本セルアレイの構成と読み出し／書き込みの動作原理を説明したが、この実施の形態では、基板上に複数のセルアレイが積層された３次元セルアレイ構造を用いる。以下にそのような３次元セルアレイ構造を説明する。
図７及び図８は、４層のセルアレイＭＡ０〜ＭＡ３を積層した３次元（３Ｄ）セルアレイのレイアウトとそのＩ−Ｉ’断面図である。各層セルアレイの対応する部分には、“ａ”，“ｂ”，“ｃ”，“ｄ”を付け、共有部分には“ａｂ”，“ｂｃ”，“ｃｄ”を付けて区別した同じ番号を用いている。シリコン酸化膜等の絶縁膜１１で覆われたシリコン基板１０上に、互いに平行な複数本のビット線（ＢＬ０）１２ａが配列形成される。このビット線１２ａの上に、プログラマブル抵抗素子ＶＲとツェナーダイオードＺＤを積層した柱状のメモリセルＭＣが所定ピッチで配列形成される。これらのメモリセルＭＣの上端をビット線１２ａとは直交する方向に共通接続するワード線（ＷＬ０）１８ａｂが形成されて、第１層セルアレイＭＡ０が構成される。
プログラマブル抵抗素子ＶＲは、前述のように、ダイオードＺＤが順バイアスとなるようにワード線ＷＬに高レベル電圧、ビット線に低レベル電圧を与えることにより、“０”が書き込まれる。従って、プログラマブル抵抗素子ＶＲは、ワード線ＷＬにカソードが、ビット線にアノードが接続される極性をもって配置される。これは、積層される各セルアレイで同じである。
具体的にメモリセルＭＣは、プログラマブル抵抗素子層１３ａ、オーミック電極１４ａ、ｎ＋型シリコン層１５ａ及びｐ＋型シリコン層１６ａの積層膜をパターニングして形成される。プログラマブル抵抗素子層１３ａは、図１に示したように、特定の金属を含むイオン伝導体又はポリマー層がアノード，カソード電極により挟まれた構造を有する。メモリセルＭＣの周囲は層間絶縁膜１７で埋められて平坦化される。
第２層セルアレイＭＡ１は、第１層セルアレイＭＡ０とワード線（ＷＬ０）１８ａｂを共有して構成される。即ち、ワード線１８ａｂ上に、ｐ＋型シリコン層１６ｂ、ｎ＋型シリコン層１５ｂ、オーミック電極１４ｂ及び、プログラマブル抵抗素子層１３ｂの積層膜をパターニングして、ツェナーダイオードＺＤとプログラマブル抵抗素子ＶＲの積層体である円柱状のメモリセルＭＣが飛び飛びに形成される。そのメモリセルＭＣの配列は、第１層セルアレイＭＡ０と同じである。ワード線１８ａｂと直交する方向に配列されたプログラマブル抵抗素子層１３ｂを共通接続するように、ビット線（ＢＬ１）１２ｂｃがパターン形成される。メモリセルＭＣの周囲は層間絶縁膜１９で埋められて平坦化される。
以下、セルアレイＭＡ０，ＭＡ１の積層構造が同様に繰り返されて、第３層セルアレイＭＡ２，第４層セルアレイＭＡ３が積層される。第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の間でビット線（ＢＬ１）１２ｂｃが共有される。また、第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の間でワード線（ＷＬ１）１８ｃｄが共有される。最下層セルアレイＭＡ０のビット線（ＢＬ０）１２ａと最上層セルアレイＭＡ３のビット線（ＢＬ２）１２ｄはそれぞれ、単独に用意されている。図７のII−II’断面は示していないが、この断面でもメモリセルＭＣが連続するワード線ＷＬ上にビット線上と同じピッチで配列される。
図７に示すように、各セルアレイのビット線ＢＬとワード線ＷＬは、９０°回転したパターンをもって形成され、その各交差部にメモリセルＭＣが挟まれた形になる。例えば、ビット線ＢＬとワード線ＷＬを共に、ライン／スペース＝１Ｆ／１Ｆ（Ｆは最小加工寸法）として、単位セル面積４Ｆ２が実現できる。この場合、メモリセルＭＣのパターニング工程には、ビット線ＢＬ又はワード線ＷＬをパターニングする際の露光マスクを用いた２回の露光を利用することができる。即ち、メモリセルＭＣを形成するための積層膜に対するリソグラフィ工程では、露光マスクを互いに９０°回転した状態で２回露光を行う。そして、その積層膜を、２回の露光の重なり部を残すようにエッチングすることによって、ビット線ＢＬとワード線ＷＬの各交差部にメモリセルＭＣを配置することができる。
図８では、プログラマブル抵抗素子層１３がツェナーダイオードと共に、ビット線ＢＬとワード線ＷＬの各交差部にのみ残されている。これに対して、プログラマブル抵抗素子層１３のリーク電流が無視できる場合には、図９に示すように、プログラマブル抵抗素子層１３をパターニングすることなく残してもよい。このとき、プログラマブル抵抗素子層１３の中のダイオードＺＤとビット線又はワード線との間に挟まれた部分が実質的にプログラマブル抵抗素子ＶＲとして機能することになる。
図１０は、以上のように構成される３次元セルアレイの３次元的等価回路である。ビット線は相互干渉を防止するために、２本でペアを構成し且つ、各ビット線対の間に他のビット線が挟まれる状態にする。ＢＬ００，／ＢＬ００，ＢＬ０１，／ＢＬ０１，…は、第１層セルアレイＭＡ０のビット線対、ＢＬ１０，／ＢＬ１０，ＢＬ１１，／ＢＬ１１，…は、第２層セルアレイＭＡ１と第３層セルアレイＭＡ２の共有ビット線対、ＢＬ２０，／ＢＬ２０，ＢＬ２１，／ＢＬ２１，…は、第４層セルアレイＭＡ３のビット線対である。また、ＷＬ０（ＷＬ００〜ＷＬ０３）は、第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の共有ワード線であり、ＷＬ１（ＷＬ１０〜ＷＬ１３）は、第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の共有ワード線である。
以上のような３次元セルアレイとしてメモリセルが多数集積されると、その特性のばらつきが問題になる。具体的に、プログラマブル抵抗の抵抗値は、導電性デンドライトの成長と分解により決定されるので、履歴や環境によって変化する。図１１は、模式的に、データ“０”，“１”の抵抗値分布を示している。図示のように、データ“０”，“１”の抵抗値分布に重なりがなければ、リファレンス抵抗Ｒｆｅｒを用いることによって、“０”，“１”の判別は可能である。しかし、三次元セルアレイのようにメモリセル数が多くなると、その様なリファレンス抵抗Ｒｒｅｆの設定が困難になる。図１２は、その様な状況を模式的に示している。グループＡ，Ｂ，Ｃ，Ｄはそれぞれ、互いに近接する複数セルからなるものとする。各グループＡ，Ｂ，Ｃ，Ｄそれぞれに着目すれば、リファレンス抵抗Ｒｒｅｆの設定が可能であるとしても、セルアレイ全体についてはそれが困難又は不可能になる。
そこでこの実施の形態では、近接する二つのメモリセルをペアとして、その一方に“０”，他方に“１”という相補的データを記憶する。読み出しは、ペアを構成する二つのセルのセル電流の差を検出する。この様にすれば、３次元セルアレイ全体でセルの高抵抗値状態と低抵抗値状態の分布にたとえ一部重なりがある場合でも、確実にセルデータの読み／書きができる。
図１０には、代表的に二つのペアセルを示している。セルアレイＭＡ０内で、ワード線ＷＬ００を共有してビット線対ＢＬ００，／ＢＬ００に接続される二つのメモリセルの一方を真値セル（true cell）Ｔ−ｃｅｌｌ０、他方を相補セル（complementary cell）Ｃ−ｃｅｌｌ０として、ペアを構成する。同様に、セルアレイＭＡ１内で、ワード線ＷＬ００を共有してビット線対ＢＬ１０，／ＢＬ１０に接続される二つのメモリセルの一方を真値セルＴ−ｃｅｌｌ１、他方を相補セルＣ−ｃｅｌｌ１として、ペアを構成する。いずれも、真値セルＴ−ｃｅｌｌには、二値データの正論理値が、相補セルＣ−ｃｅｌｌには、負論理値が書き込まれるものとする。第２層，第４層セルアレイＭＡ２，ＭＡ３でも同様である。図１０には、各ペアセルの読み出し時のセル電流の向きを矢印で示している。
この様に２つのメモリセルでペアセルを構成した場合の読み出し、書き込み法を具体的に説明する。図１３は、ワード線ＷＬを共有して上下に隣接するセルアレイの中に構成される二つのペアセルを示している。これら二つのペアセルのデータ読み出しは、図１４に動作波形を示したように、同時に行うことが可能である。非選択状態では、ビット線とワード線間の電圧ＶＨ−ＶＬが、メモリセルを非選択状態即ち、ダイオードを逆バイアスの高抵抗状態に保持する保持電圧となる。
データ読み出しモードでは、図１４に示すように、非選択時低レベル電圧ＶＬが与えられているワード線ＷＬには、選択時に高レベル電圧ＶＨを与える。非選択時高レベル電圧ＶＨが与えられているビット線ＢＬ０，／ＢＬ０，ＢＬ１，／ＢＬ１には、選択時低レベル電圧ＶＬｒ（＞ＶＬ）を与える。言い換えれば、選択ワード線ＷＬと選択ビット線対ＢＬ０，／ＢＬ０及びＢＬ１，／ＢＬ１の間に、選択セルのダイオードを順バイアスする読み出し電圧Ｖｒ＝ＶＨ−ＶＬｒが印加される。これにより、図６で説明したように各メモリセルにはデータに応じたセル電流が流れる。ビット線対ＢＬ０，／ＢＬ０の間、ＢＬ１，／ＢＬ１の間でセル電流の差をセンスアンプで検出すれば、各ペアセルのデータを検出することができる。前述のようにペアセルは、近接する二つのメモリセルにより構成されて相補的データを記憶するから、確実なデータセンスが可能になる。
次に、ペアセルへのデータ書き込みを説明する。ペアセルは、一方に“０”、他方に“１”を記憶するが、“０”，“１”の書き込みは前述のようにワード線とビット線間に与える電圧が逆極性となる。従って、ワード線を共有する真値セルＴ−ｃｅｌｌと相補セルＣ−ｃｅｌｌに同時に書き込みを行うことはできない。そこで、ペアセルへの書き込みは、２回に分けて行うことが必要になる。
図１５は、ペアセルへの“０”書き込み（即ち、Ｔ−ｃｅｌｌ＝“０”，Ｃ−ｃｅｌｌ＝“１”）と、“１”書き込み（即ち、Ｔ−ｃｅｌｌ＝“１”，Ｃ−ｃｅｌｌ＝“０”）の動作波形を示している。まず、“０”書き込みでは、非選択時高レベル電圧ＶＨにあるビット線ＢＬ０（又はＢＬ１）に、低レベルパルス電圧ＶＬを与え、これと対をなすビット線／ＢＬ０（又は／ＢＬ１）には高レベル電圧ＶＨからより高い高レベルパルス電圧ＶＨＨを与える。このビット線選択の前半Ｔ１に、ワード線ＷＬに高レベル電圧ＶＨを与え、後半Ｔ２には非選択状態の低レベル電圧ＶＬより低い低レベル電圧ＶＬＬを与える。
これにより、前半Ｔ１では、ワード線ＷＬの高レベル電圧ＶＨとビット線ＢＬ０（又はＢＬ１）の低レベル電圧ＶＬによって、ペアセルの一方のＴ−ｃｅｌｌにはダイオードが順バイアスになる“０”書き込み電圧Ｖｗ（０）＝ＶＨ−ＶＬがかかり、“０”が書き込まれる。このとき、ペアセルの他方Ｃ−ｃｅｌｌにかかる電圧はＶＨ−ＶＨＨであり、ダイオードはオフであって、誤書き込みは生じない。
後半Ｔ２には、ワード線ＷＬの低レベル電圧ＶＬＬとビット線／ＢＬ０（又は／ＢＬ１）の高レベル電圧ＶＨＨによって、Ｃ−ｃｅｌｌにダイオードがブレークダウンする“１”書き込み電圧Ｖｗ（１）＝ＶＬＬ−ＶＨＨがかかり、“１”が書き込まれる。このとき、既に書き込まれたＴ−ｃｅｌｌにかかる電圧は、ＶＬＬ−ＶＬであって、ダイオードはオフであり、誤書き込みは生じない。
次に、ペアセルへの“１”書き込みでは、ビット線ＢＬ０（又はＢＬ１）を高レベル電圧ＶＨからより高レベル電圧ＶＨＨとし、これと対をなすビット線／ＢＬ０（又は／ＢＬ１）は高レベル電圧ＶＨから低レベル電圧ＶＬＬとする。このビット線選択の前半Ｔ１に、ワード線ＷＬに、“０”書き込みの場合と同様に、高レベル電圧ＶＨを与え、後半Ｔ２には低レベル電圧ＶＬＬを与える。
これにより、前半Ｔ１では、ワード線ＷＬの高レベル電圧ＶＨとビット線／ＢＬ０（又は／ＢＬ１）の低レベル電圧ＶＬによって、ペアセルの一方のＣ−ｃｅｌｌでダイオードが順バイアスになり、“０”が書き込まれる。後半Ｔ２には、ワード線ＷＬの低レベル電圧ＶＬＬとビット線ＢＬ０（又はＢＬ１）の高レベル電圧ＶＨＨによって、Ｔ−ｃｅｌｌでダイオードがブレークダウンして、“１”が書き込まれる。この“１”書き込みの前半，後半で非選択セルの誤書き込みがないことは、“０”書き込みと同様である。
図１５から明らかなように、ペアセルへの“０”，“１”書き込みは、ワード線には同じ電圧変化を与え、ビット線対の電圧を逆にすることにより選択できる。従って、ワード線を共有する二つのペアセルに対しても、同時書き込みが可能となる。
具体的に、図１６は、図１０に示すワード線ＷＬ００を共有して上下に隣接する二つのペアセル（Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０），（Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１）に同時に書き込みを行う場合の動作波形を示している。二つのペアセルのデータの組み合わせは、“００”，“０１”，“１０”，“１１”の４値である。図１６には、この４値データに対応して、各動作波形の上部に、Ｔ−ｃｅｌｌ１，Ｃ−ｃｅｌｌ１，Ｔ−ｃｅｌｌ０，Ｃ−ｃｅｌｌ０のビットデータを示してある。各ビット線対（ＢＬ００，／ＢＬ００），（ＢＬ１０，／ＢＬ１０）には、書き込むべきデータに応じて、高レベル電圧ＶＨＨと低レベル電圧ＶＬが与えられる。ワード線ＷＬ００に与える電圧変化は、４つのデータに共通であり、図１５で説明した通り、ビット線選択の前半と後半で高レベル電圧ＶＨと低レベル電圧ＶＬＬのレベル切り換えが行われる。これにより、二つのペアセルに対する同時書き込みができる。
以上の書き込み動作から、図７〜図９で説明した４層からなる３次元セルアレイのなかで、ワード線を共有する第１層セルアレイＭＡ０と第２層セルアレイＭＡ１の複数個ずつのペアセルに対する同時アクセスができることが理解される。同様に、ワード線を共有する第３層セルアレイＭＡ２と第４層セルアレイＭＡ３の複数個ずつのペアセルに対する同時アクセスができる。ただし、ビット線を共有する第２層セルアレイＭＡ１と第３層セルアレイＭＡ２は、同時にアクセスすることができない。
なおここまでは、３次元セルアレイの各セルアレイ内で横方向に近接する二つのメモリセルによりペアセルを構成する例を示したが、ペアセルの構成法はこれに限られない。図１７に示すように、ワード線ＷＬを共有して縦方向に隣接する二つのメモリセルＭＣを、真値セルＴ−ｃｅｌｌ，相補Ｃ−ｃｅｌｌセルとして選択することもできる。即ち、異なるセルアレイに属する二つのメモリセルによりペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌを構成することができる。この場合、異なるセルアレイに属するビット線ＢＬ１，ＢＬ０が、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに接続されるビット線対となる。
図１８は、上述した４層の３次元セルアレイとして構成されるセルブロック１００と読み出し／書き込み回路２００の積層状態と両者の間の配線接続関係を模式的に示している。３次元セルアレイは、必要に応じて適当な容量単位で複数のセルブロック１００を構成する。
図１８に示すように、二つのセルブロック１００のデータ読み出し及び書き込みを行う読み出し／書き込み回路２００は、セルブロック１００の下に位置する。読み出し／書き込み回路２００は、基板１０上のセルブロック１００が積層される領域として定義される矩形のセル配置領域２１０に主要部が収まるように配置される。セル配置領域２１０は、ビット線方向の２つの境界Ａ１，Ａ２と、ワード線方向の２つの境界Ｂ１，Ｂ２により区画される。
第１層セルアレイＭＡ０のビット線群ＢＬ０と第４層セルアレイＭＡ３のビット線群ＢＬ２は、第１の境界Ａ１側に引き出されて、第１の境界Ａ１に沿って配置された垂直配線（即ち、基板に垂直に走る配線）１０１により、読み出し／書き込み回路２００の第１の境界Ａ１に沿って配置されるビット線選択回路２０１に接続される。第２層セルアレイＭＡ１と第３層セルアレイＭＡ２が共有するビット線群ＢＬ１は、第２の境界Ａ２側に引き出されて、同様に垂直配線１０２により、読み出し／書き込み回路２００の第２の境界Ａ２に沿って配置されるビット線選択回路２０２に接続される。
ビット線群ＢＬ０，ＢＬ２が同じ方向に引き出されて垂直配線１０１により共通にビット線選択回路２０１に接続されるのは、これらのビット線群が同時に活性化されることはないためである。即ち、セルアレイＭＡ０，ＭＡ１はワード線ＷＬ０を共有して同時に活性化され、同様に、セルアレイＭＡ２，ＭＡ３はワード線ＷＬ１を共有して同時に活性化される。しかし、セルアレイＭＡ１，ＭＡ２は、ビット線群ＢＬ１を共有しているため、下部セルアレイＭＡ０及びＭＡ１と上部セルアレイＭＡ２及びＭＡ３とが同時に活性化されることはない。ビット線選択回路２０１，２０２は、ビット線デコーダとマルチプレクサ（ＢＬ−ＤＥＣ／ＭＵＸ）である。
ワード線群ＷＬ０，ＷＬ１は、共に第３の境界Ｂ１から引き出されて、それぞれ垂直配線１０３，１０４により、読み出し／書き込み回路２００の中の第３の境界Ｂ１に沿って配置されるワード線選択回路２０８に接続される。ワード線選択回路２０８は、ワード線デコーダとマルチプレクサ（ＷＬ−ＤＥＣ／ＭＵＸ）である。
読み出し／書き込み回路２００の中央部はこれをワード線方向に横切るように入出力データ線やパルス信号線が配設されるグローバルバス領域２０７となっている。このグローバルバス領域２０７と、二つのビット線選択回路２０１，２０２の間にはそれぞれ、センスアンプ列２０３，２０４が配置される。グローバルバス領域２０７に配設される信号線は二つのセンスアンプ列２０３，２０４で共有される。二つのセンスアンプ列２０３，２０４の各センスアンプはそれぞれ、ローカルバス領域２０５，２０６に配設される信号線を介して、ビット線選択回路２０１，２０２に接続される。従って、ビット線群ＢＬ０，ＢＬ２の中のビット線選択回路２０１で選択されたものが、センスアンプ列２０３に接続され、同様にビット線群ＢＬ１の中のビット線選択回路２０２で選択されたものが、センスアンプ列２０４に接続されることになる。
グローバルバス領域２０７に配設されるデータ線やパルス信号線は、セル配置領域２１０の第４の境界Ｂ２側から引き出される。そしてこの第４の境界Ｂ２に沿って、ビット線に供給される書き込みパルス信号を発生する書き込み回路（即ち書き込みパルス発生回路）２０９が配置される。
図１８で説明したように、セルアレイのビット線及びワード線は、垂直配線１０１〜１０４によって基板１０に形成された読み出し／書き込み回路２００に接続される。これらの垂直配線１０１〜１０４は、実際にはセルアレイの周囲に形成される層間絶縁膜に埋め込まれるコンタクトプラグである。その構造を具体的に、図１９及び図２０に示す。図１９は、セルアレイのビット線に沿った断面でビット線の読み出し／書き込み回路２００への接続状態を示し、図２０はワード線に沿った断面でワード線の読み出し／書き込み回路２００への接続状態を示している。
図１９及び図２０に示すように、読み出し／書き込み回路２００は、必要なトランジスタと、これを覆う層間絶縁膜１１ａ上に形成されたメタル配線を有する。この読み出し／書き込み回路２００上は層間絶縁膜１１ｂで覆われ、この上に４層のセルアレイが積層される。従って、図１９，２０における層間絶縁膜１１ａ，１１ｂは、図８，９に示した絶縁膜１１に相当する。
セルアレイ領域の境界Ａ１側に引き出されたビット線ＢＬ０，ＢＬ２をビット線選択回路２０１に接続する垂直配線１０１は、図１９に示すように、層間絶縁膜１１，１７，１９，２０，２１に埋め込まれたコンタクトプラグ１０１ａ〜１０１ｅにより構成される。同様に、セルアレイ領域の境界Ａ２側に引き出されたビット線ＢＬ１をビット線選択回路２０２に接続する垂直配線１０２は、層間絶縁膜１１，１７，１９に埋め込まれたコンタクトプラグ１０２ａ〜１０２ｃにより構成される。
セルアレイ領域の境界Ｂ１側に引き出されたワード線ＷＬ０をワード線選択回路２０８に接続する垂直配線１０３は、図２０に示すように、層間絶縁膜１１，１７に埋め込まれたコンタクトプラグ１０３ａ，１０３ｂにより構成される。ワード線ＷＬ０と同じ方向に引き出されたワード線ＷＬ１をワード線選択回路２０８に接続する垂直配線１０４は、層間絶縁膜１１，１７，１９，２０に埋め込まれたコンタクトプラグ１０４ａ〜１０４ｄにより構成される。
図１９及び図２０では、積層セルアレイの最下層コンタクトプラグ１０１ａ，１０２ａ，１０３ａ，１０４ａが読み出し／書き込み回路２００のメタル配線に接続されているが、これらはトランジスタの拡散層に直接コンタクトするようにしてもよい。また、図１９及び図２０では、コンタクトプラグとして、ビット線やワード線に用いるメタル配線材料を利用した例を示しているが、その製造工程は後に説明する。更にコンタクトプラグとして、ビット線やワード線とは別のメタルや多結晶シリコン等を用いることもできる。
図１８に示した一つのセルブロック１００が例えば、１セルアレイ当たり５１２ビット線（ＢＬ）×１２８ワード線（ＷＬ）であるとする。前述のようにこの実施の形態では、２つのメモリセルで１ビットデータを記憶するので、１セルブロック当たり、２５６Ｃｏｌｕｍｎ×１２８Ｒｏｗとなる。なおメモリ容量の増大は、配置するセルブロック数を増すことにより可能である。この様な大容量メモリで高速アクセスを実現するためには、多ビットデータの並列アクセスが必須になる。例えば、３２ビットが並列アクセスされるようにするには、１セルブロックを、ワード線ＷＬ方向に２分割、ビット線ＢＬ方向に３２分割して、６４個のセルユニットに分ける。これにより、１セルユニット単位で、３２ＩＯ×４Ｃｏｌ×４Ｒｏｗ×４の容量となり、グローバルバス領域２０７には、６４ＩＯ分のメインデータ線とパルス信号線を配設すればよい。
図２１は、上述のようなセルブロック構成としたときの、図１８に示す一つのセルブロック１００に着目した読み出し／書き込み回路２００の概略レイアウトを示している。図２１の右端に配置されたワード線選択回路（ＷＬ−ＤＥＣ／ＭＵＸ）２０８には、セルブロック１００の１２８×２本のワード線から上下の一本ずつを選択するためのロウアドレス（ＲＡ）信号線３０１が縦方向に走る。左端に配置された書き込みパルス発生回路２０９からは、書き込み時、選択されたビット線に供給される、高レベル電圧ＶＨＨ又は低レベル電圧ＶＬのパルスを発生する（図１５参照）。この書き込みパルス信号が転送される書き込みパルス信号線（ＷＰｉ）３０５は、グローバルバス領域２０７を横方向に走る。これと並行して、グローバルバス領域２０７には読み出しデータが転送されるメインデータ線３０４が配設される。
一つのセルブロック内では一つのセルユニットが選択され、各セルユニットでは、下部２層セルアレイ又は上部２層セルアレイのデータが同時にアクセスされる。従って、セルブロック当たり、データ線３０４は、３２ＩＯ×２＝６４ＩＯ分の信号線となる。書き込みパルス信号線３０５も同じ本数の信号線からなる。より具体的に説明すれば、読み出し時は、下部２セルアレイ（ＭＡ０，ＭＡ１）又は上部２セルアレイ（ＭＡ２，ＭＡ３）からそれぞれビット線選択回路２０１，２０２により選択された複数ずつのビット線のデータがセンスアンプ列２０３，２０４で同時にセンスされ、そのセンスデータが同時にデータ線３０４に転送される。書き込み時は、下部２セルアレイ（ＭＡ０，ＭＡ１）又は上部２セルアレイ（ＭＡ２，ＭＡ３）の複数ずつのビット線に供給されるべき書き込みパルス信号が書き込み回路２０９から書き込みパルス信号線３０５に出力され、これがビット線選択回路２０１，２０２により選択されて複数ずつのビット線に与えられる。
読み出し／書き込み回路２００の下端及び上端には、ビット線選択回路２０１，２０２が配置され、それぞれの領域を、ビット線を選択するカラムアドレス（ＣＡ）信号線３０２，３０３が横方向に走る。一方のビット線選択回路２０１は、上部２セルアレイの５１２ビット線対（＝６４ＩＯ×４Ｃｏｌ）から３２ビット線対を選択し、他方のビット線選択回路２０２は、下部２セルアレイの５１２ビット線対から３２ビット線対を選択する。従って、ローカルバス領域２０５，２０６には、各ビット線選択回路２０１，２０２で選択されたビット線に、パルス信号線３０５のパルス信号を供給するための、４カラム（＝８ビット線）分のデータに共通の６４対の電流パス線ＢＰ，／ＢＰがセンスアンプ列２０３，２０４を横切って配設される。ローカルバス領域２０５，２０７にはそれぞれ更に、４カラム分のデータに共通の６４対のローカルデータ線ＤＬ，／ＤＬが配設され、これがセンスアンプ列２０３，２０４の各センスアンプＳＡに接続される。
図２１の中に一点鎖線で示す４ロウ×２＝８ワード線につながる回路領域３１０と、４カラム＝８ビット線につながる回路領域３１２の具体的な構成を示すとそれぞれ、図２２及び図２３のようになる。
図２２に示す二つのマルチプレクサＭＵＸ０，ＭＵＸ１はそれぞれ、セルアレイＭＡ０，ＭＡ１が共有する下部ワード線ＷＬ０，セルアレイＭＡ２，ＭＡ３が共有する上部ワード線ＷＬ１の選択ゲート回路である。従って図２２のマルチプレクサＭＵＸ０に入る８本のワード線ＷＬは、図１８における下部２セルアレイのワード線ＷＬ０を示している。デコーダＤＥＣは、３２セルユニットの中の一つを選択するデコードゲートＧ１，Ｇ２，…により構成される。マルチプレクサＭＵＸ０は、選択信号Ｓ１０〜Ｓ１３によって、４本のワード線から１本を選択するように、ＮＭＯＳトランジスタＱＮ２１〜ＱＮ２４，ＱＮ２５〜ＱＮ２８により構成された選択ゲート回路４０１を有する。これらのトランジスタＱＮ２１〜２４，ＱＮ２５〜２８はそれぞれノードＮ１１，Ｎ２２に共通接続される。
ノードＮ１１，Ｎ１２には、デコードゲートＧ１，Ｇ２により選択駆動されるセルフブーストトランジスタＱＮ８１，ＱＮ８２を介して、ワード線駆動回路４０３が出力するワード線駆動信号Ｖｗｄｒｖが与えられる。ワード線駆動信号Ｖｗｄｒｖは、読み出し時は高レベル電圧ＶＨであり（図１４参照）、書き込み時には、前半で高レベル電圧ＶＨ、後半で低レベル電圧ＶＬＬとなる信号である（図１５参照）。トランジスタＱＮ８１，ＱＮ８２のゲートは、ＮＭＯＳトランジスタＱＮ８３，ＱＮ８４を介してデコードゲートＧ１１，Ｇ１２の出力に接続されており、デコードゲートＧ１１，Ｇ１２の出力により選択的に高レベルに充電される。ワード線駆動信号Ｖｗｄｒｖは、オンしたトランジスタＱＮ８１，ＱＮ８２を介してワードＷＬに供給される。ＮＭＯＳトランジスタＱＮ８３，ＱＮ８４は、ゲート・ソース間の容量カップリンクによりセルフブーストされる転送ゲートを構成しており、高レベル電圧ＶＨと低レベル電圧ＶＬＬの間で変化するワード線駆動信号Ｖｗｄｒｖが電圧降下なくワード線ＷＬに供給されるようになっている。
マルチプレクサＭＵＸ０はまた、選択時に“Ｌ”となる選択信号／Ｓ１０〜／１３により駆動されて、非選択ワード線を低レベル電圧ＶＬ＝Ｖｓｓの非選択状態に保持するためのＮＭＯＳトランジスタＱＮ１１〜ＱＮ１４，ＱＮ１５〜ＱＮ１８，…からなるリセット回路４０２を備えている。マルチプレクサＭＵＸ１もマルチプレクサＭＵＸ０と同様に構成される。
図２３に示すセンスアンプＳＡは、図２１に示す、３２個のセンスアンプからなるセンスアンプ列２０３の中の一つである。センスアンプＳＡにつながる８本のビット線ＢＬ０，／ＢＬ０〜ＢＬ３，／ＢＬ３は、図１０におけるビット線群ＢＬ０又はＢＬ２のいずれかから選ばれた８本（＝４対）ということになる。前述のように、セルブロック１００の下部２セルアレイＭＡ０，ＭＡ１と上部２セルアレイＭＡ２，ＭＡ３は同時には活性化はされないため、センスアンプＳＡは、下部２セルアレイＭＡ０，ＭＡ１と上部２セルアレイＭＡ２，ＭＡ３の間で共有される。
センスアンプＳＡは、活性化信号／ＳＥにより駆動される活性化用ＰＭＯＳトランジスタＱＰ３０を持つ、ＣＭＯＳフリップフロップ型電流検出アンプである。その二つのノードＮ１，Ｎ２は、グローバルデータ線３０４の中の一対ＧＢｉ，／ＧＢｉに直接接続される。センス用ＮＭＯＳトランジスタＱＮ６１，ＱＮ６２のドレインは、データセンス時に読み出し制御信号ＲによりオンになるＮＭＯＳトランジスタＱＮ３１，ＱＮ３２を介して、データ線ＤＬ，／ＤＬに接続される。データセンス時以外は、イコライズ用ＮＭＯＳトランジスタＱＮ７３によりノードＮ１，Ｎ２は短絡されている。データ線ＤＬ，／ＤＬは、ビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸにより選択されたビット線対に接続される。
センス用ＮＭＯＳトランジスタＱＮ６１，ＱＮ６２のドレインは、クロックＣＬＫにより制御されるＮＭＯＳトランジスタＱＮ７１，ＱＮ７２により、Ｖｓｓ又はフローティングとされる。これにより、データセンス時に選択されたビット線に、図１４の動作波形に示す低レベル電圧ＶＬｒ（＝Ｖｓｓ）を与えることができ、またセルデータがＮＭＯＳトランジスタＱＮ６１，ＱＮ６２に転送された後のセンスアンプＳＡの正帰還動作が可能とされている。
ビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸは、デコード信号Ｓ２０〜Ｓ２３により、４対のビット線から１対を選択してデータ線対ＤＬ，／ＤＬに接続する、ＮＭＯＳトランジスタＱＮ５１〜ＱＮ５４，ＱＮ５５〜ＱＮ５８からなる選択ゲート４０３を有する。ビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸはまた、非選択ビット線を高レベル電圧ＶＨ＝Ｖｄｄの非選択状態に保持するための、ＰＭＯＳトランジスタＱＰ５１〜ＱＰ５４，ＱＰ５５〜ＱＰ５８からなるリセット回路４０４を有する。
データ線対ＤＬ，／ＤＬは、書き込み制御信号ＷによりオンになるＮＭＯＳトランジスタＱＮ４１，ＱＮ４２を介し、信号線対ＢＰ，／ＢＰを介して、グローバルバス領域２０７に配置される書き込みパルス信号線３０５の中の一対ＷＰｉ，／ＷＰｉに接続されるようになっている。
この様な構成として、データ読み出し時は、選択ゲート回路４０１により選択されたワード線が“Ｈ”となり、選択ゲート回路４０３により選択されたビット線対が“Ｌ”となる。そのビット線対の選択された相補セルのセル電流は、データ線対ＤＬ，／ＤＬを介し、ＮＭＯＳトランジスタＱＮ３１，ＱＮ３２を介してセンスアンプＳＡのＮＭＯＳトランジスタＱＮ６１，ＱＮ６２のドレインに転送される。このとき、ＮＭＯＳトランジスタＱＮ７１，ＱＮ７２はオフである。その後、ＣＬＫ＝ＨになってＮＭＯＳトランジスタＱＮ７１，ＱＮ７２がオンし、センス用ＮＭＯＳトランジスタＱＮ６１，ＱＮ６２のドレインがＶｓｓにクランプされる。これによって、セル電流差によりノードＮ１，Ｎ２に生じる差電圧は正帰還されて、一方がＶｄｄ，他方がＶｓｓになるまで増幅される。増幅されたセルデータは、メインデータ線ＧＢｉ，／ＧＢｉに出力される。
データ書き込み時は、選択されたワード線には、前半に高レベル電圧ＶＨ、後半に低レベル電圧ＶＬとなる駆動信号Ｖｗｄｒｖが与えられる。選択ビット線対には、書き込みパルス信号線ＷＰｉ，／ＷＰｉを介して、書き込みデータに応じて、ＶＨＨ，ＶＨ，ＶＬ，ＶＬＬのの間で組み合わされた書き込みパルス信号がペアセルに与えられ、データ書き込みがなされる。
なお、一本のワード線は多数のペアセルに共通接続され、それらのペアセルに大きな電流を供給する必要がある。その電流値を考慮して、ワード線デコーダの駆動能力やワード線自体の抵抗、選択トランジスタの寸法等を設計することが必要である。図２２の８本のワード線選択を行うワード線マルチプレクサＭＵＸ０と、図２３の８本のビット線選択を行うビット線デコーダ／マルチプレクサＢＬ−ＤＥＣ／ＭＵＸとは、同様の回路構成となっている。従ってこれらの回路部は、図２５に示すように、同様のレイアウトにより実現することができる。
図２４には、図２２の回路におけるトランジスタＱＮ２１〜ＱＮ２８，ＱＮ１１〜ＱＮ１８、選択信号Ｓ１０〜Ｓ１３，／Ｓ１０〜Ｓ１３及び低レベル電源線Ｖｓｓが示され、これらに対応して、図２３の回路における対応するトランジスタＱＮ５１〜ＱＮ５８，ＱＰ５１〜ＱＰ５８、選択信号Ｓ２０〜Ｓ２３及び高レベル電源Ｖｄｄが括弧内に示されている。対応するトランジスタは導電型が異なる場合があるが、レイアウトは同じになる。
図２４の縦方向配線４１０は、選択信号線となるトランジスタのゲート配線及び、Ｖｄｄ，Ｖｓｓ等の電源線であり、これらは多結晶シリコン膜をパターニングして同時に形成される。図２４での電源線Ｖｓｓ，Ｖｄｄは、非選択のビット線やワード線をフローティングにならないように電位固定すればよい。従ってこれらは、それほどの低抵抗は要求されないため、ゲート電極と同じ多結晶シリコンを用い得る。横方向配線４１１は、模式的に直線で示しているが、トランジスタのソース，ドレインに接続されるメタル配線である。コンタクト部４１２は、メタル配線４１１をセルアレイのビット線やワード線に接続するための、図１８で説明した垂直配線１０１〜１０４、即ちコンタクトプラグが接続される部分である。
前述したセルアレイのビット線及びワード線は、好ましくは、ライン／スペース＝１Ｆ／１Ｆ（Ｆ：最小加工寸法）で形成される。そしてこれらのビット線及びワード線は、図１８に示すように、その配線ピッチを保ったまま、基板上の読み出し／書き込み回路２００まで接続される。このとき、図２４のメタル配線４１１もライン／スペース＝１Ｆ／１Ｆとなる。一方メタル配線４１１の途中に挿入されるトランジスタは、必要な電流を流すために、ある程度大きな面積を必要とする。そこで図２４では、各トランジスタのゲート幅は、メタル配線４１１の３ピッチ分としている。
この様にトランジスタ寸法とメタル配線ピッチが決められたとき、トランジスタを有効配置するために、選択信号線（Ｓ１０，／Ｓ１０）（Ｓ２０），（Ｓ１１，／Ｓ１１）（Ｓ２１），（Ｓ１２，／Ｓ１２）（Ｓ２２），（Ｓ１３，／Ｓ１３）（Ｓ２３）をアドレス順０，１，２，３ではなく、（Ｓ１０，Ｓ１０）（Ｓ２０），（Ｓ１２，／Ｓ１２）（Ｓ２２），（Ｓ１１，／Ｓ１１）（Ｓ２１），（Ｓ１３，／Ｓ１３）（Ｓ２３）の順に配置する。従って、選択信号線Ｓ１０（Ｓ２０）で選択されるトランジスタＱＮ２１（ＱＮ５１），ＱＮ２３（ＱＮ５３）の列と、選択信号線Ｓ１１（Ｓ２１）で選択されるトランジスタＱＮ２２（ＱＮ５２），ＱＮ２４（ＱＮ５４）の列の間に、選択信号線Ｓ１２（Ｓ２２）で選択されるトランジスタＱＮ２５（ＱＮ５５），ＱＮ２７（ＱＮ５７）の列が配置されるようにする。このようなトランジスタ配置により、小さいメタル配線ピッチの配線領域に、大きな寸法のトランジスタを無駄なく配置することができる。
次に、先に図１９及び図２０で説明したビット線及びワード線とその読み出し／書き込み回路２００へのコンタクトを、具体的にデュアルダマシーン法によって同時に形成する方法を、図２５〜図２７を参照して説明する。図２５は、読み出し／書き込み回路２００が形成された基板１０を覆う層間絶縁膜１１上にビット線ＢＬ０が形成された状態を示している。これらのビット線ＢＬ０と同時に、この上に積層形成されるワード線群ＷＬ０，ＷＬ１を読み出し／書き込み回路２００に接続するためのコンタクトプラグ１０３ａ，１０４ａがデュアルダマシーン法によって層間絶縁膜１１に埋め込み形成される。図２５では示していないが、ビット線ＢＬ０をその端部で読み出し／書き込み回路２００に接続するためのコンタクトプラグも同時に形成される。
この後、図２６に示すように、ビット線ＢＬ０上にプログラマブル抵抗素子とダイオードの積層構造からなるメモリセルＭＣを一定ピッチで配列形成する。次に、図２７に示すように、メモリセルＭＣが形成された面を層間絶縁膜１７で覆い、この層間絶縁膜１７にデュアルダマシーン法によって、ワード線群ＷＬ０を形成すると同時に、これらをコンタクトプラグ１０３ａに接続するためのコンタクトプラグ１０３ｂ、更にその上に積層されるワード線群ＷＬ１をコンタクトプラグ１０４ａに接続するためのコンタクトプラグ１０４ｂを埋め込み形成する。
図２８Ａ〜図２８Ｃは、図２７に示すワード線ＷＬ０とコンタクトプラグ１０３ｂ，１０４ｂの具体的な埋め込み工程を、ワード線ＷＬ０に沿った断面で示している。図２８Ａは、メモリセルＭＣが形成された面に層間絶縁膜１７を堆積して平坦化した状態である。この後、図２８Ｂに示すように、層間絶縁膜１７にメモリセルＭＣの上端を露出させるワード線埋め込み用の配線溝５０１をＲＩＥにより形成する。更にコンタクトプラグ１０３ａ，１０４ａの埋め込み位置に、配線溝５０１より深いコンタクト孔５０２をＲＩＥにより形成する。続いて、配線材料であるメタル層を堆積し、これをＣＭＰ処理する。これにより、図２８Ｃに示すように、ワード線ＷＬ０と同時にコンタクトプラグ１０３ｂ，１０４ｂが埋め込み形成される。
以下同様に、メモリセルの形成、層間絶縁膜の堆積、ダマシーン法による配線とコンタクトプラグ形成を繰り返す。これにより、図１９及び図２０で説明したように、４層セルアレイを、各層のビット線及びワード線を基板上の読み出し／書き込み回路に接続した状態で積層することができる。
以上この発明の実施の形態を説明したが、他の実施の形態や変形例も当業者には明らかである。従ってこの発明は、上記実施の形態に限られるものではなく、請求の範囲の精神と範囲のみにより制限されると解されるべきである。
［産業上の利用可能性］
この発明によると、プログラマブル抵抗素子とアクセス素子の積層構造からなるメモリセルを配列したセルアレイと、そのデータ読み出し及び書き込みを行う読み出し／書き込み回路を重ねて配置した高集積化プログラマブル抵抗メモリ装置を提供することができる。
図１は、この発明の実施の形態によるプログラマブル抵抗エレメントの書き込み原理を説明するための図である。
図２は、実施の形態による基本セルアレイとそのセル選択の一つの電圧印加モードを示す図である。
図３は、同基本セルアレイのセル選択の他の電圧印加モードを示す図である。
図４は、単位セルについて読み出し／書き込みの電圧関係を示す図である。
図５は、書き込み動作原理を説明するためのセル特性図である。
図６は、読み出し動作原理を説明するためのセル特性図である。
図７は、実施の形態の三次元セルアレイのレイアウトを示す図である。
図８は、図７の三次元セルアレイのＩ−Ｉ’断面図である。
図９は、三次元セルアレイの他の断面構造を示す図である。
図１０は、三次元セルアレイの三次元的等価回路である。
図１１は、メモリセルの抵抗値分布を示す図である。
図１２は、実施の形態の三次元セルアレイの抵抗値分布を示す図である。
図１３は、実施の形態によるペアセル構成法を示す図である。
図１４は、実施の形態のデータ読み出し動作波形を示す図である。
図１５は、実施の形態のデータ書き込み動作波形を示す図である。
図１６は、図１０の隣接する二つのセルアレイの２ペアセルに対するデータ書き込み動作波形を示す図である。
図１７は、他のペアセル構成法を示す図である。
図１８は、実施の形態による三次元セルアレイと読み出し／書き込み回路の積層構造を示す斜視図である。
図１９は、セルアレイのビット線の読み出し／書き込み回路への接続状態を示す断面図である。
図２０は、セルアレイのワード線の読み出し／書き込み回路への接続状態を示す断面図である。
図２１は、読み出し／書き込み回路のレイアウトを示す図である。
図２２は、読み出し／書き込み回路のワード線選択部の回路構成を示す図である。
図２３は、読み出し／書き込み回路のビット線選択部の回路構成を示す図である。
図２４は、図２２及び図２３の要部のトランジスタ回路レイアウトを示す図である。
図２５は、セルアレイのビット線が形成された状態を示す斜視図である。
図２６は、ビット線上にメモリセルが形成された状態を示す斜視図である。
図２７は、セルアレイのワード線が形成された状態を示す斜視図である。
図２８Ａ〜２８Ｃは、ワード線形成工程を説明するための断面図である。

Claims (23)

  1. 半導体基板と、
    前記半導体基板上に形成されて、印加電圧の極性に応じて決まる高抵抗状態又は低抵抗状態を不揮発に記憶するプログラマブル抵抗素子とある電圧範囲でのオフ抵抗値が選択状態のそれの１０倍以上であるアクセス素子の積層構造からなるメモリセルが配列された少なくとも一つのセルアレイと、
    前記半導体基板に前記セルアレイの下に位置するように形成された、前記セルアレイのデータ読み出し及び書き込みを行うための読み出し／書き込み回路と
    を有することを特徴とするプログラマブル抵抗メモリ装置。
  2. 前記プログラマブル抵抗素子は、アノード及びカソード電極により挟まれた、メタルイオンを含むイオン伝導体を有する
    ことを特徴とする請求項１記載のプログラマブル抵抗メモリ装置。
  3. 前記プログラマブル抵抗素子は、アノード及びカソード電極により挟まれた、導電性粒子を分散させたポリマーを有する
    ことを特徴とする請求項１記載のプログラマブル抵抗メモリ装置。
  4. 前記アクセス素子は、ツェナーダイオード、ＰＮ接合ダイオード、ショットキーダイオードのなかから選択されたダイオードである
    ことを特徴とする請求項１記載のプログラマブル抵抗メモリ装置。
  5. 前記セルアレイは、互いに平行に配列された複数のビット線、前記ビット線上に所定ピッチで配列されたメモリセル及び、前記メモリセルの上端を前記ビット線と交差する方向に共通接続する複数のワード線を有する
    ことを特徴とする請求項４記載のプログラマブル抵抗メモリ装置。
  6. 前記各メモリセルのプログラマブル抵抗素子とアクセス素子であるダイオードは、プログラマブル抵抗素子のアノードが前記ビット線に接続され、ダイオードのアノードがワード線に接続されて積層されている
    ことを特徴とする請求項５記載のプログラマブル抵抗メモリ装置。
  7. 複数層のセルアレイが、隣接する２セルアレイの間で前記ビット線又はワード線を共有して積層されている
    ことを特徴とする請求項６記載のプログラマブル抵抗メモリ装置。
  8. 前記セルアレイが積層されるセル配置領域を区画する前記ビット線方向の第１及び第２の境界に沿ってそれぞれ配置されて、隣接する２セルアレイのビット線をそれぞれ前記読み出し／書き込み回路に接続する第１及び第２の垂直配線と、
    前記セル配置領域を区画する前記ワード線方向の第３及び第４の境界の一方に沿って配置されて、前記各セルアレイのワード線を前記読み出し／書き込み回路に接続する第３の垂直配線とを有する
    ことを特徴とする請求項７記載のプログラマブル抵抗メモリ装置。
  9. 前記第１乃至第３の垂直配線は、前記セルアレイを取り囲む絶縁膜に埋め込まれたコンタクトプラグである
    ことを特徴とする請求項８記載のプログラマブル抵抗メモリ装置。
  10. 前記読み出し／書き込み回路は、選択されたメモリセルに、そのアクセス素子であるダイオードを順バイアスする第１の書き込み電圧を印加して、プログラマブル抵抗素子を低抵抗状態に書き込み、ダイオードをブレークダウンさせる前記第１の書き込み電圧と逆極性の第２の書き込み電圧を印加して、プログラマブル抵抗素子を高抵抗状態に書き込むように構成されている
    ことを特徴とする請求項４記載のプログラマブル抵抗メモリ装置。
  11. 前記読み出し／書き込み回路は、選択されたメモリセルに、そのダイオードを順バイアスする、前記第１の書き込み電圧より低い読み出し電圧を印加して、プログラマブル抵抗素子のデータ状態を検出するように構成されている
    ことを特徴とする請求項１０記載のプログラマブル抵抗メモリ装置。
  12. 前記読み出し／書き込み回路は、選択されたビット線とワード線を介して、これにより選択されたメモリセルのダイオードを順バイアスする第１の書き込み電圧を印加して、プログラマブル抵抗素子を低抵抗状態に書き込み、ダイオードをブレークダウンさせる前記第１の書き込み電圧と逆極性の第２の書き込み電圧を印加して、プログラマブル抵抗素子を高抵抗状態に書き込むように構成されている
    ことを特徴とする請求項６記載のプログラマブル抵抗メモリ装置。
  13. 前記読み出し／書き込み回路は、選択されたビット線とワード線を介して、選択されたメモリセルのダイオードを順バイアスする、前記第１の書き込み電圧より低い読み出し電圧を印加して、プログラマブル抵抗素子のデータ状態を検出するように構成されている
    ことを特徴とする請求項１２記載のプログラマブル抵抗メモリ装置。
  14. 前記読み出し／書き込み回路は、非選択状態で前記ビット線とワード線間に、メモリセルのダイオードを逆バイアスの高抵抗オフ状態に保持するための保持電圧を印加するように構成されている
    ことを特徴とする請求項１３記載のプログラマブル抵抗メモリ装置。
  15. 前記複数層のセルアレイ内で、近接する二つのメモリセルは、一方が高抵抗状態、他方が低抵抗状態である相補的データを記憶するペアセルを構成し、その相補的データがビット線対に１ビットデータとして読み出される
    ことを特徴とする請求項７記載のプログラマブル抵抗メモリ装置。
  16. 前記ペアセルを構成する二つのメモリセルは、前記複数層のセルアレイの各セルアレイ内で、ダイオードのアノードが前記ワード線の一つに共通接続され、プログラマブル抵抗素子のアノードがビット線の対に接続されて、横方向に隣接する
    ことを特徴とする請求項１５記載のプログラマブル抵抗メモリ装置。
  17. 前記ペアセルは、その相補的データが出力される前記ビット線の対の間に他のビット線が配置されるように選択される
    ことを特徴とする請求項１６記載のプログラマブル抵抗メモリ装置。
  18. 前記ペアセルを構成する二つのメモリセルは、前記複数層のセルアレイの隣接する２セルアレイ内で、ダイオードのアノードが前記２セルアレイが共有する前記ワード線の一つに共通接続され、プログラマブル抵抗素子のアノードが前記２セルアレイにそれぞれ配置されたビット線に接続されて縦方向に隣接する
    ことを特徴とする請求項１５記載のプログラマブル抵抗メモリ装置。
  19. 前記読み出し／書き込み回路は、
    前記セル配置領域の中央部を前記ビット線の方向に横切って配設された、読み出しデータが転送される複数のデータ線とビット線に書き込みパルス信号を転送する複数の書き込みパルス信号線を有するグローバルバス領域と、
    前記セル配置領域の前記第１及び第２の境界に沿ってそれぞれ配置されて、隣接する２セルアレイのビット線がそれぞれ接続される第１及び第２のビット線選択回路と、
    前記第１及び第２のビット線選択回路と前記グローバルバス領域の間にそれぞれ配置された、前記第１及び第２のビット線選択回路により選択されたビット線のデータをセンスする第１及び第２のセンスアンプ列と、
    前記セル配置領域の前記第３及び第４の境界の一方に沿って配置されて、前記隣接する２セルアレイの共有ワード線が接続されるワード線選択回路と、
    前記セル配置領域の前記第３及び第４の境界の他方に沿って配置されて、前記書き込みパルス信号線に供給される前記書き込みパルス信号を発生する書き込み回路とを有する
    ことを特徴とする請求項８記載のプログラマブル抵抗メモリ装置。
  20. 前記共有ワード線は、前記ワード線選択回路により選択された所定範囲が同時に活性化され、前記隣接する２セルアレイの各ビット線は、前記第１及び第２のビット線選択回路よってそれぞれ所定範囲が同時に選択されて、前記隣接する２セルアレイの複数ずつのメモリセルが同時にアクセスされる
    ことを特徴とする請求項１９記載のプログラマブル抵抗メモリ装置。
  21. 前記第１及び第２のセンスアンプ列は、前記隣接する２セルアレイから同時に選択される複数ずつのメモリセルのデータを同時にセンスするセンスアンプを有し、それらのセンスデータは、前記グローバルバス領域の前記データ線に同時に転送される
    ことを特徴とする請求項２０記載のプログラマブル抵抗メモリ装置。
  22. 前記書き込み回路は、前記隣接する２セルアレイから同時に選択される複数ずつのビット線に供給されるべき書き込みパルス信号を、前記グローバルバス領域に配置された前記書き込みパルス信号線に同時に出力するように構成されている
    ことを特徴とする請求項２０記載のプログラマブル抵抗メモリ装置。
  23. 前記各セルアレイ内で近接する二つのメモリセルは、その一方が高抵抗状態、他方が低抵抗状態の相補的データを記憶するペアセルを構成し、
    前記第１及び第２のセンスアンプ列は、前記ペアセルが接続されるビット線対に接続されて前記相補的データによるセル電流差を検出する差動型の電流検出アンプを配列して構成されている
    ことを特徴とする請求項１９記載のプログラマブル抵抗メモリ装置。
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