CN111164754A - 三维存储器阵列 - Google Patents

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Abstract

本发明包含三维存储器阵列。实施例包含：第一多个导电线，其通过绝缘材料彼此分离；第二多个导电线，其经布置以基本上垂直于所述第一多个导电线及所述绝缘材料而延伸且穿过所述第一多个导电线及所述绝缘材料；及存储元件材料，其形成于所述第一与第二多个导电线之间，其中所述第二多个导电线穿过所述第一多个导电线。所述存储元件材料介于所述第一多个导电线中的每一相应者的第一部分与所述第二多个导电线中的第一者的一部分之间并与其直接接触，且介于所述第一多个导电线中的每一相应者的第二部分与所述第二多个导电线中的第二者的一部分之间并与其直接接触。

Description

三维存储器阵列
技术领域
本发明大体涉及半导体存储器及方法，且更特定来说，涉及三维存储器阵列。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路及/或外部可移除装置。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据，且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等等。非易失性存储器可在未经供电时通过留存所存储的数据而提供持久数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)及可编程导电存储器)等等。
存储器装置可用作用于需要高存储器密度、高可靠性及低功率消耗的广泛范围的电子应用的易失性及非易失性存储器。非易失性存储器可用于(例如)个人计算机、便携式存储器棒、固态磁盘(SSD)、数码相机、蜂窝电话、便携式音乐播放器(例如MP3播放器)及电影播放器及其它电子装置。
电阻可变存储器装置可包含可基于存储元件(例如，具有可变电阻的电阻式存储器元件)的电阻状态存储数据的电阻式存储器单元。因而，电阻式存储器单元可经编程以通过改变电阻式存储器元件的电阻电平而存储对应于目标数据状态的数据。可通过施加电场或能量的源(例如正或负电脉冲(例如，正或负电压或电流脉冲))到电阻式存储器单元(例如，到所述单元的电阻式存储器元件)达特定持续时间而将所述单元编程到(例如对应于特定电阻状态的)目标数据状态。电阻式存储器单元的状态可通过响应于经施加询问电压感测通过电阻式存储器单元的电流而确定所述单元的状态。基于单元的电阻电平而变化的感测电流可指示单元的状态。
可针对电阻式存储器单元设置数个数据状态(例如，电阻状态)的一者。例如，单电平存储器单元(SLC)可经编程到两个不同数据状态中的标定者(其可通过二进单位1或0表示)且可取决于所述单元是否经编程到高于或低于特定电平的电阻。作为额外实例，一些电阻式存储器单元可经编程到两个以上数据状态(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110、及1110)中的标定者。此类单元可称为多状态存储器单元、多单位单元或多电平单元(MLC)。MLC可提供更高密度的存储器，而不增大存储器单元的数目，这是由于每一单元可表示一个以上数字(例如，一个以上位)。
附图说明
图1说明根据本发明的实施例的与形成三维存储器阵列相关联的处理步骤的视图。
图2A到2C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图3A到3C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图4A到4C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图5A到5E说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图6说明根据本发明的实施例的与形成三维存储器阵列相关联的处理步骤的视图。
图7A到7C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图8A到8C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图9A到9C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图10A到10C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图11A到11E说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图12是根据本发明的实施例的呈存储器装置的形式的设备的框图。
具体实施方式
本发明包含三维存储器阵列及其处理方法。数个实施例包含：第一多个导电线，其通过绝缘材料彼此分离；第二多个导电线，其经布置以基本上垂直于所述第一多个导电线及所述绝缘材料而延伸且穿过所述第一多个导电线及所述绝缘材料；及存储元件材料，其形成于所述第一多个导电线与所述第二多个导电线之间，其中所述第二多个导电线穿过所述第一多个导电线，使得所述存储元件材料介于所述第一多个导电线中的每一相应者的第一部分与所述第二多个导电线中的第一者的一部分之间并与其直接接触，且所述存储元件材料介于所述第一多个导电线中的每一相应者中的第二部分与所述第二多个导电线中的第二者的一部分之间并与其直接接触。
根据本发明的三维存储器阵列的存储器单元的密度可大于先前三维存储器阵列的存储器单元的密度。例如，根据本发明的三维存储器阵列的存储器单元可以比先前三维存储器阵列的存储器单元更紧凑的方式布置。因而，与先前三维存储器阵列相比，根据本发明的三维存储器阵列每单位面积可具有更大数目个存储器单元。
此外，相较于先前三维存储器阵列的存储器单元，根据本发明的三维存储器阵列的存储器单元可具有单元的存储元件与单元的导电线(例如，数据线及存取线)之间的减小的接触面积。相较于先前三维存储器阵列的性能，此接触面积减小可提高根据本发明的三维存储器阵列的性能(例如，包含此类阵列的存储器装置的性能)。
例如，相较于用于编程先前三维存储器阵列的单元的编程电流，接触面积减小可降低用于将单元编程到其目标数据状态的编程电流。作为额外实例，接触面积减小可改进单元的存储元件的电压阈值窗，此可相较于先前三维存储器阵列的单元而增强用于确定单元状态的感测窗。
如本文使用，“一(a或an)”可指代某物中的一或多者且“多个”可指代一个以上此类事物。例如，存储器单元可指代一或多个存储器单元，且多个存储器可指代两个或两个以上存储器单元。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式图号且剩余数字识别图式中的元件或组件。可通过使用类似数字识别不同图之间的类似元件或组件。例如，102可参考图1中的元件“02”且类似元件可参考为图2A到2C中的202。
图1说明根据本发明的实施例的与形成三维存储器阵列(图1中称为100)相关联的处理步骤的视图。例如，图1说明处理步骤的示意性横截面视图。
图1展示通过绝缘材料104彼此垂直分离的多个水平定向平面中的导电线材料102的形成(例如，沉积)。例如，如在图1中展示，可在绝缘材料(例如，衬底)103上方形成第一导电线材料102，接着可在第一导电线材料上形成第一绝缘材料104，接着可在第一绝缘材料上形成第二导电线材料102，接着可在第二导电线材料上形成第二绝缘材料104，且导电线材料102及绝缘材料104的形成可以此交替方式继续，其中在最后(例如，顶部)导电线材料102上形成绝缘材料105。
导电线材料102可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料等)(例如，由金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料等)形成)。绝缘材料103、104及105可(例如)为电介质材料，例如(举例来说)氧化硅、氮化硅或氮氧化硅。在实施例中，绝缘材料103、104及/或105可包括相同电介质材料。在额外实施例中，绝缘材料103、104或105可各自包括不同电介质材料。
多个平面的每一相应者可处于(例如，形成)三维存储器阵列的不同层级，例如(举例来说)阵列的不同高度、层面或平面。例如，每一相应导电线材料102可为阵列的不同(例如，单独)数据线(例如，位线)。虽然在图1中说明的实施例中展示四个此类层级，但本发明的实施例不限于此数量。
图2A到2C说明根据本发明的实施例的与形成三维存储器阵列(图2A到2C中称为200)相关联的后续处理步骤的各种视图。例如，图2A说明在后续处理步骤之后图1中展示的结构沿着图2B及2C中展示的切割线W-W的示意性横截面视图。此外，图2B说明在后续处理步骤之后图1中展示的结构沿着图2A及2C中展示的切割线B-B的示意性横截面视图。此外，图2C说明在后续处理步骤之后图1中展示的结构沿着图2A及2B中展示的切割线P-P的俯视图。
如在图2A到2C中展示，多个开口(例如，通孔或孔)206可经形成(例如，蚀刻及/或图案化)穿过绝缘材料205、交替导电线材料202及绝缘材料204，且到绝缘材料203中，使得绝缘材料203形成每一相应开口的底部，且绝缘材料205与交替导电线材料202及绝缘材料204形成每一相应开口的侧壁。例如，多个开口206可经形成穿过交替导电线材料202及绝缘材料204，使得每一相应开口206的至少一部分穿过每一相应导电线材料202及绝缘材料204(例如，穿过阵列的相应平面)，如在图2A到2C中说明。通过形成开口206，可移除导电线材料202的部分，使得导电线材料202的所得区域可排除在形成开口206中移除的区域。
可同时形成多个开口206中的每一者。例如，可使用单个掩模在单个蚀刻及/或图案化中形成多个开口206中的每一者。虽然在图2A到2C中说明的实施例中展示五个此类开口，但本发明的实施例不限于此数量。
如在图2A到2C中展示，每一相应开口206可以相同形状及大小形成。例如，在图2A到2C中说明的实施例中，每一相应开口206可为矩形形状。然而，本发明的实施例不受限于开口206的特定形状及/或大小。例如，圆形、椭圆形及/或成角度形开口等可经形成具有尖角或圆角。
图3A到3C说明根据本发明的实施例的与形成三维存储器阵列(图3A到3C中称为300)相关联的后续处理步骤的各种视图。例如，图3A说明在后续处理步骤之后图2A到2C中展示的结构沿着图3B及3C中展示的切割线W-W的示意性横截面视图。此外，图3B说明在后续处理步骤之后图2A到2C中展示的结构沿着图3A及3C中展示的切割线B-B的示意性横截面视图。此外，图3C说明在后续处理步骤之后图2A到2C中展示的结构沿着图3A及3B中展示的切割线P-P的俯视图。
如在图3A到3C中展示，可在多个开口206中形成(例如，填充)存储元件材料308及额外(例如，第二)导电线材料310。例如，存储元件材料308可保形地形成于(例如，保形地沉积于)绝缘材料305上及开口206中，使得存储元件材料308与阵列的每一相应平面中的每一相应开口206的第一侧上的第一导电线材料302的第一部分(例如，侧)、阵列的每一相应平面中的每一相应开口206的第二(例如，相对)侧上的第一导电线材料302的第二部分(例如，侧)及每一相应开口206的底部处的绝缘材料303的部分直接接触，如在图3A到3C中说明，而且使得存储元件材料308并不完全填充开口206。
在存储元件材料308已经保形地形成于开口206中之后，可在存储元件材料308上及开口206的剩余部分中形成(例如，填充)第二导电线材料310，使得第二导电线材料310与先前形成于阵列的每一相应平面中的每一相应开口206的相对侧上的存储元件材料308直接接触并介于其之间，且使得第二导电线材料310处于通过绝缘材料304及存储元件材料308与阵列的其它平面垂直分离(例如，在其上方)的额外水平定向平面中，如在图3A到3C中说明。因而，第二导电线材料310可在单个(例如，仅一个)方向(例如，从顶部到底部)上分流。
第二导电线材料310可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料等)(例如，由金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料等)形成)，其可(例如)为相同于第一导电线材料302的材料。然而，可使用其它金属、半金属或半导体材料。此外，形成于每一相应开口206中的第二导电线材料310可为阵列的不同(例如，单独)存取线(例如，字线)。
存储元件材料308可包含硫属化物材料，例如硫属化物合金及/或玻璃，其可充当自选择存储元件材料(例如，可充当选择装置及存储元件两者)。例如，存储元件材料308(例如，硫属化物材料)可响应于施加到其的经施加电压，例如程序脉冲。针对小于阈值电压的经施加电压，存储元件材料308可保持在“关闭”状态中(例如，不导电状态)。替代地，响应于大于阈值电压的经施加电压，存储元件材料308可进入“开启”状态(例如，导电状态)。此外，给定极性中的存储元件材料308的阈值电压可基于经施加电压的极性(例如，正或负)而改变。例如，阈值电压可基于程序脉冲是否是正或负而改变。
可充当存储元件材料308的硫属化物材料的实例包含铟(In)-锑(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)及锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7或等)及其它硫属化物材料(包含(例如)在操作期间不改变相位的合金(例如，基于硒的硫属化物合金))。此外，硫属化物材料可包含低浓度的其它掺杂材料。如本文使用的带有连字符的化学组合物符号指示包含于特定混合物或化合物中的元素，且希望表示涉及所指示元素的所有理想配比。
在实施例中，存储元件材料308可为无法充当自选择存储元件材料的电阻式存储器元件(例如，相变材料)。在此实施例中，可充当选择装置的额外(例如，单独)材料(未在图3A到3C中展示)可在形成第二导电线材料310之前形成在存储元件材料308上及开口206中。
此外，虽然为清楚起见且以免使本发明的实施例模糊而未在图3A到3C中展示，但其它材料可在存储元件材料308及第二导电线材料310之前、之后及/或之间形成(例如)以形成粘合层或防止材料相互扩散及/或缓解组合物混合的势垒。
图4A到4C说明根据本发明的实施例的与形成三维存储器阵列(图4A到4C中称为400)相关联的后续处理步骤的各种视图。例如，图4A说明在后续处理步骤之后图3A到3C中展示的结构沿着图4B及4C中展示的切割线W-W的示意性横截面视图。此外，图4B说明在后续处理步骤之后图3A到3C中展示的结构沿着图4A及4C中展示的切割线B-B的示意性横截面视图。此外，图4C说明在后续处理步骤之后图3A到3C中展示的结构沿着图4A及4B中展示的切割线P-P的俯视图。
如在图4A到4C中展示，多个开口(例如，通孔或孔)412可经形成(例如，蚀刻及/或图案化)穿过第二导电线材料410、存储元件材料408、绝缘材料405、交替第一导电线材料402及绝缘材料404，且到绝缘材料403中，使得绝缘材料403形成每一相应开口412的底部，且第二导电线材料410、存储元件材料408、绝缘材料405与交替第一导电线材料402及绝缘材料404形成相应开口412的侧壁。例如，多个开口412可经形成穿过第二导电线材料410及存储元件材料408，使得每一相应开口412的至少一部分穿过形成于绝缘材料405上的第二导电线材料410及存储元件材料408的部分(例如，穿过在阵列的其它平面上方的阵列的额外水平定向平面)，且穿过交替第一导电线材料402及绝缘材料404，使得每一相应开口412的至少一部分穿过每一相应第一导电线材料402及绝缘材料404(例如，穿过阵列的其它水平平面)，如在图4A到4C中说明。
通过形成开口412，可移除第二导电线材料410的部分，使得第二导电线材料410的所得区域可排除在形成开口412中移除的区域。此外，如在图4A到4C中展示，多个开口412可形成于基本上垂直于第一导电线材料402的方向上，使得开口412在每一相应水平平面中的每一相应第一导电线材料402之间形成。因而，开口412可在基本上垂直于第一导电线材料402的方向上形成在第二导电线材料410之间且因此分离第二导电线材料410，如在图4A到4C中说明。
可同时形成多个开口412中的每一者。例如，可使用单个掩模在单个蚀刻及/或图案化中形成多个开口412中的每一者。例如，在一些实施例中，可通过穿过条带掩模图案选择性地蚀刻暴露的材料410及408(例如，经定向使得条带离开图4B的平面；未展示)而形成多个开口412。
如在图4A到4C中展示，开口412中的不同者可以相同形状及/或大小形成。例如，在图4A到4C中说明的实施例中，邻近于(例如，沿着)阵列400的侧形成的开口412可具有矩形形状，且形成于导电线材料402之间的开口412可具有正方形形状。然而，本发明的实施例不受限于开口412的(若干)特定形状及/或(若干)大小。例如，圆形、椭圆形及/或成角度形开口等可经形成具有尖角或圆角。
图5A到5E说明根据本发明的实施例的与形成三维存储器阵列(图5A到5E中称为500)相关联的后续处理步骤的各种视图。例如，图5A说明在后续处理步骤之后图4A到4C中展示的结构沿着图5C到5E中展示的切割线W-W的示意性横截面视图。例如，图5B说明在后续处理步骤之后图4A到4C中展示的结构沿着图5C到5E中展示的切割线W’-W’的示意性横截面视图。此外，图5C说明在后续处理步骤之后图4A到4C中展示的结构沿着图5A到5B及5E中展示的切割线B-B的示意性横截面视图。此外，图5D说明在后续处理步骤之后图4A到4C中展示的结构沿着图5A到5B及5E中展示的切割线B’-B’的示意性横截面视图。此外，图5E说明在后续处理步骤之后图4A到4C中展示的结构沿着图5A到5D中展示的切割线P-P的俯视图。
如在图5A到5E中展示，可在多个开口412中形成(例如，填充)额外绝缘材料514及516。例如，绝缘材料514可形成于第二导电线材料510上及开口412中，使得绝缘材料514直接接触(例如，密封)每一相应开口412的第一侧上的第二导电线材料510、存储元件材料508、绝缘材料505及交替第一导电线材料502以及绝缘材料504的第一部分(例如，侧)，绝缘材料514直接接触每一相应开口412的第二(例如，相对)侧上的第二导电线材料510、存储元件材料508、绝缘材料505及交替第一导电线材料502以及绝缘材料504的第二部分(例如，侧)，且绝缘材料514直接接触每一相应开口412的底部处的绝缘材料503的部分(如在图5A到5E中说明)，而且使得绝缘材料514并不完全填充开口412。
在绝缘材料514已形成在开口412中之后，绝缘材料516可形成在绝缘材料514上及开口412的剩余部分中(例如，填充开口412的剩余部分)，使得绝缘材料516与先前形成于每一相应开口412的相对侧上的绝缘材料514直接接触且介于其之间，如在图5A到5E中说明。
绝缘材料514及516可(例如)为电介质材料，例如(举例来说)氧化硅、氮化硅或氮氧化硅。在实施例中，绝缘材料514及516可包括相同电介质材料。在额外实施例中，绝缘材料514及516可各自包括不同电介质材料。此外，绝缘材料514及516可包括与绝缘材料503、504及/或505相同或不同的电介质材料。
如在图5A到5E中展示，形成于每一相应开口206中的存储元件材料508及第二导电线材料510经布置以基本上垂直于形成于阵列500的多个水平定向平面中的第一导电线材料502而延伸。结合图5A到5E，第一及第二导电线材料可分别称为导电线502及510。例如，形成于多个水平定向平面中的导电线材料可在图5A到5E中说明的处理步骤完成之后包括导电线502，且形成于每一相应开口206中的导电线材料可在图5A到5E中说明的处理步骤完成之后包括导电线510。此外，虽然为清楚起见且以免使本发明的实施例模糊而未在图5A到5E中展示，但导电线510可包含一或多个材料，例如粘合层或势垒，如本文先前描述(例如，结合图3A到3C)。
因而，形成于每一相应开口206中的存储元件材料508及导电线510可包括阵列500的垂直堆叠。即，阵列500可包含多个垂直堆叠，其中每一相应堆叠包含：导电线510，其经布置以基本上垂直于导电线502及绝缘材料504而延伸且穿过导电线502及绝缘材料504；及存储元件材料508，其形成于导电线502与导电线510之间，其中导电线510在堆叠中穿过导电线502，如在图5A到5E中说明。每一相应堆叠的存储元件材料508可介于堆叠中的每一相应导电线502的第一部分(例如，第一侧)与堆叠中的导电线510的第一部分(例如，第一侧)之间并与其直接接触，且存储元件材料508也可介于堆叠中的每一相应导电线502的第二部分(例如，相对侧)与堆叠中的导电线510的第二部分(例如，相对侧)之间并与其直接接触，如在图5A到5E中说明。
此外，结合图5A到5E，基本上平行于导电线502延伸且通过绝缘材料505与导电线502分离的第二导电线材料510的部分(例如，在导电线502上方的阵列的额外水平定向平面中的导电线材料510的部分)可称为导电延伸部。如在图5A到5E中展示，每一相应导电延伸部可通过绝缘材料514及516彼此分离，且可通信地耦合到阵列500的特定垂直平面中的每一垂直堆叠的导电线510。导电延伸部可用于在对阵列500执行的程序或感测操作期间选择垂直堆叠的导电线510，如本文将进一步描述(例如，结合图12)。
如在图5A到5E中展示，可在由导电线502形成的阵列500的每一相应水平平面中形成多个存储器单元520。例如，存储器单元520可基本上形成在与形成阵列500的数据(例如，位)线相同的层级处，使得存储器单元基本上与构成所述单元的导电线502共面。
例如，如在图5A到5E中说明，每一相应存储器单元520可包括导电线502的第一部分及第二部分(例如，相对侧)、第一导电线510的一部分、第二导电线510的一部分、存储元件材料508的第一部分及存储元件材料508的第二部分。存储元件材料508的第一部分可在所述单元的导电线502的第一部分与所述单元的第一导电线510的部分之间并与其直接接触，且存储元件材料509的第二部分可在所述单元的导电线502的第二部分与所述单元的第二导电线510的部分之间并与其直接接触，如在图5A到5E中展示。
此外，每一相应存储器单元520可包括绝缘材料503、504及/或505的部分。例如，每一相应存储器单元可包括与所述单元的导电线502的第三部分(例如，底部)直接接触的绝缘材料503或504的一部分及与所述单元的导电线502的第四部分(例如，顶部)直接接触的绝缘材料504或505的一部分，如在图5A到5E中说明。
此外，每一相应存储器单元520可包括绝缘材料514及516的部分。例如，每一相应存储器单元可包括与所述单元的导电线502、第一及第二导电线510及存储元件材料508直接接触的绝缘材料514的部分，及与所述单元的绝缘材料514直接接触的绝缘材料516的部分，如在图5A到5E中说明。
图6说明根据本发明的实施例的与形成三维存储器阵列(图6中称为650)相关联的处理步骤的视图。例如，图6说明处理步骤的示意性横截面视图。
图6展示以类似于先前结合图1描述的导电线材料102及绝缘材料104的方式形成(例如，沉积)通过绝缘材料654彼此垂直分离的多个水平定向平面中的导电线材料652。例如，可在绝缘材料(例如，衬底)653上方形成第一导电线材料652，且可在最后(例如，顶部)导电线材料652上形成绝缘材料655，如在图6中说明。导电线材料652及绝缘材料654、653及655可为及/或包括分别类似于先前结合图1描述的导电线材料102及绝缘材料104、103及105的材料。
在图6中说明的实例中，可在绝缘材料653中形成(例如，构建)多个导电插塞651，使得导电插塞651通过绝缘材料653彼此分离且与导电线材料652分离(例如，与形成于绝缘材料653上方的第一导电线材料分离)。导电插塞651可包括铜、钨及/或铝及/或其它导电材料及/或其组合，且可耦合到定位于阵列650(例如，在绝缘材料653下面)下方的存取装置。虽然在图6中说明的实施例中展示八个此类插塞，但本发明的实施例不限于此数量。
图7A到7C说明根据本发明的实施例的与形成三维存储器阵列(图7A到7C中称为650)相关联的后续处理步骤的各种视图。例如，图7A说明在后续处理步骤之后图6中展示的结构沿着图7B及7C中展示的切割线W-W的示意性横截面视图。此外，图7B说明在后续处理步骤之后图6中展示的结构沿着图7A及7C中展示的切割线B-B的示意性横截面视图。此外，图7C说明在后续处理步骤之后图6中展示的结构沿着图7A及7B中展示的切割线P-P的俯视图。
如在图7A到7C中展示，多个开口(例如，通孔或孔)756可以类似于先前结合图2A到2C描述的开口206的方式经形成(例如，蚀刻及/或图案化)穿过绝缘材料755、交替导电线材料752及绝缘材料754，且到绝缘材料753中。例如，开口756可经形成，使得绝缘材料755与交替导电线材料752及绝缘材料754形成每一相应开口的侧壁，如在图7A到7C中说明。此外，开口756可经形成，使得通过绝缘材料753的一部分及导电插塞751中的一者或两者的一部分形成每一相应开口756的底部，如在图7A到7C中说明。
图8A到8C说明根据本发明的实施例的与形成三维存储器阵列(图8A到8C中称为850)相关联的后续处理步骤的各种视图。例如，图8A说明在后续处理步骤之后图7A到7C中展示的结构沿着图8B及8C中展示的切割线W-W的示意性横截面视图。此外，图8B说明在后续处理步骤之后图7A到7C中展示的结构沿着图8A及8C中展示的切割线B-B的示意性横截面视图。此外，图8C说明在后续处理步骤之后图7A到7C中展示的结构沿着图8A及8B中展示的切割线P-P的俯视图。
如在图8A到8C中展示，存储元件材料858及额外(例如，第二)导电线材料860可形成在多个开口856中但不完全填充多个开口856。存储元件材料858及导电线材料850可为及/或包括分别类似于先前结合图3A到3C描述的存储元件材料308及导电线材料310的材料。
作为实例，存储元件材料858可以类似于先前结合图3A到3C描述的存储元件材料308的方式保形地形成于(例如，保形地沉积于)绝缘材料855上及开口856中。接着可移除(例如，蚀刻及/或图案化)在绝缘材料855上且跨每一开口856的底部形成的存储元件材料858的部分，如在图8A到8C中说明。
接着在开口856的剩余部分中形成第二导电线材料860，使得第二导电线材料860与先前形成于阵列的每一相应平面中的每一相应开口856的相对侧上的存储元件材料858直接接触并介于其之间，但并不完全填充开口，如在图8A到8C中说明。例如，在开口856中形成第二导电线材料860之后，可移除(例如，蚀刻及/或图案化)每一相应开口的底部中且跨每一相应开口的底部的第二导电线材料860的一部分，使得第二导电线材料860与阵列的每一相应平面中的每一相应开口856的两侧上的存储元件材料858直接接触，但每一相应开口856的一部分留在开口的每一相应侧上的第二导电材料860之间(例如，分离)，如在图8A到8C中说明。
此外，形成于每一相应开口856的每一相应侧上的存储元件材料858及第二导电线材料860可与形成开口底部的导电插塞或若干插塞851的部分直接接触，如在图8A到8C中说明。例如，形成于每一相应开口856的一个侧上的存储元件材料858及第二导电线材料860可与在所述侧上形成开口底部的导电插塞的部分直接接触，且如果其它导电插塞中的一者的一部分在另一侧上形成开口底部，那么形成于开口的另一侧上的存储元件材料858及第二导电线材料860可与所述侧上的所述导电插塞的部分直接接触，如在图8A到8C中说明。
图9A到9C说明根据本发明的实施例的与形成三维存储器阵列(图9A到9C中称为950)相关联的后续处理步骤的各种视图。例如，图9A说明在后续处理步骤之后图8A到8C中展示的结构沿着图9B及9C中展示的切割线W-W的示意性横截面视图。此外，图9B说明在后续处理步骤之后图8A到8C中展示的结构沿着图9A及9C中展示的切割线B-B的示意性横截面视图。此外，图9C说明在后续处理步骤之后图8A到8C中展示的结构沿着图9A及9B中展示的切割线P-P的俯视图。
如在图9A到9C中展示，可在开口856的剩余部分中形成(例如，填充)绝缘材料962。例如，绝缘材料962可形成在绝缘材料955上及开口856的剩余部分中，使得绝缘材料962与先前形成于阵列的每一相应平面中的每一相应开口856的相对侧上的第二导电线材料960直接接触并介于其之间，且使得绝缘材料962处于通过绝缘材料955与阵列的其它平面垂直分离(例如，在其上方)的额外水平定向平面中，如在图9A到9C中说明。
绝缘材料962可(例如)为电介质材料，例如(举例来说)氧化硅、氮化硅或氮氧化硅。绝缘材料962可包括与绝缘材料953、954及/或955相同或不同的电介质材料。
图10A到10C说明根据本发明的实施例的与形成三维存储器阵列(图10A到10C中称为1050)相关联的后续处理步骤的各种视图。例如，图10A说明在后续处理步骤之后图9A到9C中展示的结构沿着图10B及10C中展示的切割线W-W的示意性横截面视图。此外，图10B说明在后续处理步骤之后图9A到9C中展示的结构沿着图10A及10C中展示的切割线B-B的示意性横截面视图。此外，图10C说明在后续处理步骤之后图9A到9C中展示的结构沿着图10A及10B中展示的切割线P-P的俯视图。
如在图10A到10C中展示，多个开口(例如，通孔或孔)1064可经形成(例如，蚀刻及/或图案化)穿过绝缘材料1062、绝缘材料1055、交替第一导电线材料1052及绝缘材料1054，且到绝缘材料1053中，使得绝缘材料1053形成每一相应开口1064的底部，且绝缘材料1062及1055与交替第一导电线材料1052及绝缘材料1054形成每一相应开口1064的侧壁。例如，多个开口1064可经形成穿过绝缘材料1062，使得每一相应开口1064的至少一部分穿过形成于绝缘材料1055上的绝缘材料1062的部分(例如，穿过在阵列的其它平面上方的阵列的额外水平定向平面)，且穿过交替第一导电线材料1052及绝缘材料1054，使得每一相应开口1064的至少一部分穿过每一相应第一导电线材料1052及绝缘材料1054(例如，穿过阵列的其它水平平面)，如在图10A到10C中说明。
通过形成开口1064，可移除第二导电线材料1060的部分，使得第二导电线材料1060的所得区域可排除在形成开口1064中移除的区域。此外，如在图10A到10C中展示，多个开口1064可形成于基本上垂直于第一导电线材料1052的方向上，使得开口1064形成在每一相应水平平面中的每一相应第一导电线材料1052之间。因而，开口1064可在基本上垂直于第一导电线材料1052的方向上形成在第二导电线材料1060之间且因此分离第二导电线材料1060，如在图10A到10C中说明。
可同时形成多个开口1064中的每一者。例如，可使用单个掩模在单个蚀刻及/或图案化中形成多个开口1064中的每一者。此外，在图10A到10C中说明的实施例中，多个开口1064的每一者可为矩形形状。然而，本发明的实施例不限于开口1064的(若干)特定形状及/或(若干)大小。例如，圆形、椭圆形及/或成角度形开口等可经形成具有尖角或圆角。
图11A到11E说明根据本发明的实施例的与形成三维存储器阵列(图11A到11E中称为1150)相关联的后续处理步骤的各种视图。例如，图11A说明在后续处理步骤之后图10A到10C中展示的结构沿着图11C到11E中展示的切割线W-W的示意性横截面视图。此外，图11B说明在后续处理步骤之后图10A到10C中展示的结构沿着图11C到11E中展示的切割线W’-W’的示意性横截面视图。此外，图11C说明在后续处理步骤之后图10A到10C中展示的结构沿着图11A到11B及11E中展示的切割线B-B的示意性横截面视图。此外，图11D说明在后续处理步骤之后图10A到10C中展示的结构沿着图11A到11B及11E中展示的切割线B’-B’的示意性横截面视图。此外，图11E说明在后续处理步骤之后图10A到10C中展示的结构沿着图11A到11D中展示的切割线P-P的俯视图。
如在图11A到11E中展示，可在多个开口1064中形成(例如，填充)额外绝缘材料1166及1168。例如，绝缘材料1166可形成于绝缘材料1062上及开口1064中，使得绝缘材料1166直接接触(例如，密封)每一相应开口1064的第一侧上的第二导电线材料1160、存储元件材料1158、绝缘材料1155及交替第一导电线材料1152以及绝缘材料1154的第一部分(例如，侧)，绝缘材料1166直接接触每一相应开口1064的第二(例如，相对)侧上的第二导电线材料1160、存储元件材料1158、绝缘材料1155及交替第一导电线材料1152以及绝缘材料1154的第二部分(例如，侧)，且绝缘材料1166直接接触每一相应开口1064的底部处的绝缘材料1153的部分(如在图11A到11E中说明)，而且使得绝缘材料1166并不完全填充开口1064。
在绝缘材料1166已形成在开口1064中之后，绝缘材料1168可形成在绝缘材料1166上及开口1064的剩余部分中(例如，填充开口1064的剩余部分)，使得绝缘材料1168与先前形成于每一相应开口1064的相对侧上的绝缘材料1166直接接触并介于其之间，如在图11A到11E中说明。
绝缘材料1166及1168可(例如)为电介质材料，例如(举例来说)氧化硅、氮化硅或氮氧化硅。在实施例中，绝缘材料1166及1168可包括相同电介质材料。在额外实施例中，绝缘材料1166及1168可各自包括不同电介质材料。此外，绝缘材料1166或1168可包括与绝缘材料1153、1154、1155及/或1162相同或不同的电介质材料。
如在图11A到11E中展示，形成于每一相应开口856中的存储元件材料1158、第二导电线材料1160及绝缘材料1162经布置以基本上垂直于形成于阵列1150的多个水平定向平面中的第一导电线材料1152而延伸。结合图11A到11E，第一导电线材料可称为导电线1152，且形成于每一相应开口856的相对侧上的第二导电线材料可称为导电线1160。例如，形成于多个水平定向平面中的导电线材料可在图11A到11E中说明的处理步骤完成之后包括导电线1152，形成于每一相应开口856的一个侧上的导电线材料可在图11A到11E中说明的处理步骤完成之后包括导电线1160，且形成于每一相应开口856的另一侧上的导电线材料可在图11A到11E中说明的处理步骤完成之后包括额外(例如，单独)导电线1160。此外，虽然为清楚起见且以免使本发明的实施例模糊而未在图11A到11E中展示，但导电线1160可包含一或多个材料，例如粘合层或势垒，如本文先前描述。
因而，形成于每一相应开口856中的存储元件材料1168、两个单独导电线1160及绝缘材料1162可包括阵列1150的垂直堆叠。即，阵列1150可包含多个垂直堆叠，其中每一相应堆叠包含：第一导电线1160及第二导电线1160，其两者经布置以基本上垂直于导电线1152及绝缘材料1154而延伸且穿过导电线1152及绝缘材料1154；存储元件材料1158，其形成于导电线1152与第一及第二导电线1160之间并与其直接接触，其中第一及第二导电线1160在堆叠中穿过导电线1152；及绝缘材料1162，其形成于第一及第二导电线1160之间并与其直接接触，如在图11A到11E中说明。每一相应堆叠的存储元件材料1158可在堆叠中的每一相应导电线1152的第一部分(例如，第一侧)与堆叠中的导电线1160中的一者之间并与其直接接触，且存储元件材料1158也可在堆叠中的每一相应导电线1152的第二部分(例如，相对侧)与堆叠中的导电线1160中的另一者之间并与其直接接触，如在图11A到11E中说明。
此外，每一相应堆叠可包含导电插塞1151中的一者或两者。例如，每一相应堆叠可包含耦合到(例如，直接接触)所述堆叠的存储元件材料1158及导电线或若干导电线1160的导电插塞或若干导电插塞1151。导电插塞1151可用于在对阵列1150执行的程序或感测操作期间单独选择垂直堆叠的导电(例如，字)线1160，如本文将进一步描述(例如，结合图12)。
如在图11A到11E中展示，可在由导电线1152形成的阵列1150的每一相应水平平面中形成多个存储器单元1170。例如，存储器单元1170可基本上形成在与形成阵列1150的数据(例如，位)线相同的层级处，使得存储器单元基本上与构成所述单元的导电线1152共面。
例如，如在图11A到11E中说明，每一相应存储器单元1170可包括导电线1152中的一者的一部分、导电线1160中的一者的一部分、及存储元件材料1158的一部分。构成单元的存储元件材料1158的部分可在构成所述单元的导电线1152及1160的部分之间并与其直接接触，如在图11A到11E中说明。
此外，每一相应存储器单元1170可包括绝缘材料1153、1154及/或1155的部分。例如，每一相应存储器单元可包括与所述单元的导电线1152的第三部分(例如，底部)直接接触的绝缘材料1153或1154的一部分及与所述单元的导电线1152的第四部分(例如，顶部)直接接触的绝缘材料1154或1155的一部分，如在图11A到11E中说明。
此外，每一相应存储器单元1170可包括绝缘材料1166及1168的部分。例如，每一相应存储器单元可包括与所述单元的导电线1152、导电线1160及存储元件材料1158直接接触的绝缘材料1166的部分，及与所述单元的绝缘材料1166直接接触的绝缘材料1168的部分，如在图11A到11E中说明。
图12是根据本发明的实施例的呈存储器装置1280的形式的设备的框图。如本文使用，“设备”可指代(但不限于)各种结构或结构组合中的任一者，例如一或若干电路、一或若干裸片、一或若干模块、一或若干装置或一或若干系统。
如在图12中展示，存储器装置1280可包含存储器阵列1282。存储器阵列1282可(例如)为先前结合图5A到5E描述的三维存储器阵列500，或先前结合图11A到11E描述的三维存储器阵列1150。虽然为清楚起见且以免使本发明的实施例模糊而在图12中展示单个存储器阵列1280，但存储器装置1280可包含类似于阵列1282的任何数目个存储器阵列。
如在图12中展示，存储器装置1280可包含耦合到阵列1282的解码器电路1284。如本文使用，解码器电路1284可包含及/或指代行解码器及/或列解码器电路。在实施例中，解码器电路1284可包含于与阵列1282相同的物理装置(例如，相同裸片)上。例如，解码器电路1284可构建于阵列1282的衬底中。在实施例中，解码器电路1284可包含于通信地耦合到包含阵列1282的物理装置的单独物理装置上。
解码器电路1284可在对阵列1282执行的程序及/或感测操作期间接收且解码地址信号以存取存储器阵列1282的存储器单元。例如，解码器电路1284可包含用于在程序或感测操作期间选择阵列1282的特定存储器单元进行存取的电路。
例如，在其中存储器阵列1282为先前结合图5A到5E描述的三维存储器阵列500的实施例中，解码器电路1284可包含耦合到阵列的每一相应导电延伸部(例如，耦合到阵列的每一相应垂直平面的导电延伸部)的字线驱动器电路。因而，阵列的特定垂直平面的垂直堆叠中的经分流字线510中的每一者可经由所述垂直平面的导电延伸部耦合到字线驱动器电路，使得解码器电路1284可同时选择(例如，施加电压到)所述平面中的每一垂直堆叠的字线510。此外，在此实施例中，解码器电路1284可包含单独耦合到阵列的每一相应位线502的位线驱动器电路，使得解码器电路1284可一次选择单个(例如，仅一个)位线502。
作为实例，在此实施例(例如，其中存储器阵列1282是阵列500的实施例)中使用特定电压(例如，Vp)编程存储器阵列1282的存储器单元的程序操作期间，解码器电路1284可使用位线驱动器电路施加Vp/2的电压到包括单元的单个位线，且可使用字线驱动器电路施加-Vp/2的电压到耦合到包括单元的字线(例如，包含所述字线的垂直平面)的导电延伸部。作为额外实例，在此实施例中使用特定电压(例如，Vr)执行的感测操作期间，解码器电路1284可使用位线驱动器电路施加Vr/2的电压到包括单元的单个位线，且可使用字线驱动器电路施加-Vr/2的电压到耦合到包括单元的字线的导电延伸部。在两个实例中，未经选择位线及字线可保持偏压在接地。
在其中存储器阵列1282为先前结合图11A到11E描述的三维存储器阵列1150的实施例中，解码器电路1284可包含耦合到阵列的每一相应导电插塞1151的字线驱动器电路。因而，阵列的每一相应字线1160可经由耦合到所述字线的插塞耦合到字线驱动器电路，使得解码器电路1284可一次选择单个(例如，仅一个)字线1160。此外，在此实施例中，解码器电路1284可包含耦合到阵列的每一相应水平平面(例如，到阵列的每一相应垂直平面的位线)的位线驱动器电路。因而，阵列的特定水平平面的位线1152中的每一者可一起耦合到位线驱动器电路，使得解码器电路1284可同时选择所述平面中的位线1152中的每一者。
作为实例，在此实施例(例如，其中存储器阵列1282是阵列1150的实施例)中使用特定电压(例如，Vp)编程存储器阵列1282的存储器单元的程序操作期间，解码器电路1284可使用位线驱动器电路施加Vp/2的电压到包含包括单元的位线的水平平面中的位线中的每一者，且可使用字线驱动器电路施加-Vp/2的电压到耦合到包括单元的字线的仅单个导电插塞。作为额外实例，在此实施例中使用特定电压(例如，Vr)执行的感测操作期间，解码器电路1284可使用位线驱动器电路施加Vr/2的电压到包含包括单元的位线的水平平面中的每一位线，且可使用字线驱动器电路施加-Vr/2的电压到耦合到包括单元的字线的仅单个导电插塞。在两个实例中，未经选择位线及字线可保持偏压在接地。
图12中说明的实施例可包含未说明以免使本发明的实施例模糊的额外电路、逻辑及/或组件。例如，存储器装置1280可包含控制器以发送命令以对存储器阵列1282执行操作，例如感测(例如，读取)、编程(例如，写入)、移动及/或擦除数据的操作以及其它操作。此外，存储器装置1280可包含地址电路以通过I/O电路锁存经由I/O连接器提供的地址信号。此外，存储器装置1280可包含主存储器，例如与(若干)存储器阵列1282分离及/或除(若干)存储器阵列1282以外的DRAM或SDRAM。
尽管已在本文中说明且描述特定实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代展示的特定实施例。本发明希望涵盖本发明的许多实施例的调适或变化。应理解，已以说明性方式而非限制性方式做出上述描述。所属领域的一般技术人员在检视以上描述后将明白在本文中未具体描述的上述实施例的组合及其它实施例。本发明的许多实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及此类权利要求所授权的等效物的全部范围而确定本发明的许多实施例的范围。
在前述具体实施方式中，出于简化本发明的目的，将一些特征集中于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用多于每一权利要求中明确叙述的特征的意图。而是，如所附权利要求反映，本发明标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求并入实施方式中，其中每一权利要求独立地作为单独实施例。

Claims (22)

1.一种三维存储器阵列，其包括：
第一多个导电线，其通过绝缘材料彼此分离；
第二多个导电线，其经布置以基本上垂直于所述第一多个导电线及所述绝缘材料而延伸且穿过所述第一多个导电线及所述绝缘材料；及
存储元件材料，其形成于所述第一多个导电线与所述第二多个导电线之间，其中所述第二多个导电线穿过所述第一多个导电线，使得：
所述存储元件材料介于所述第一多个导电线中的每一相应者的第一部分与所述第二多个导电线中的第一者的一部分之间并与其直接接触；且
所述存储元件材料介于所述第一多个导电线中的每一相应者的第二部分与所述第二多个导电线中的第二者的一部分之间并与其直接接触。
2.根据权利要求1所述的三维存储器阵列，其包括多个存储器单元，其中每一相应存储器单元包含：
所述第一多个导电线中的一者的一部分；
所述第二多个导电线中的一者的一部分；及
所述存储元件材料的一部分，其中所述存储元件材料的所述部分介于所述相应存储器单元的所述第一多个导电线中的所述一者的所述部分与所述相应存储器单元的所述第二多个导电线中的所述一者的所述部分之间并与其直接接触。
3.根据权利要求2所述的三维存储器阵列，其中每一相应存储器单元基本上与所述相应存储器单元的所述第一多个导电线中的所述一者的所述部分共面。
4.根据权利要求1所述的三维存储器阵列，其包括多个存储器单元，其中每一相应存储器单元包含：
所述第一多个导电线中的一者的第一部分及第二部分；
所述第二多个导电线中的第一者的一部分；
所述第二多个导电线中的第二者的一部分；
所述存储元件材料的第一部分，其中所述存储元件材料的所述第一部分介于所述相应存储器单元的所述第一多个导电线中的所述一者的所述第一部分与所述相应存储器单元的所述第二多个导电线中的所述第一者的所述部分之间并与其直接接触；及
所述存储元件材料的第二部分，其中所述存储元件材料的所述第二部分介于所述相应存储器单元的所述第一多个导电线中的所述一者的所述第二部分与所述相应存储器单元的所述第二多个导电线中的所述第二者的所述部分之间并与其直接接触。
5.根据权利要求1到4中任一权利要求所述的三维存储器阵列，其中：
所述第一多个导电线中的每一相应者是所述存储器阵列的不同数据线；及
所述第二多个导电线中的每一相应者是所述存储器阵列的不同存取线。
6.根据权利要求1到4中任一权利要求所述的三维存储器阵列，其中所述存储元件材料是自选择存储元件材料。
7.一种处理三维存储器阵列的方法，其包括：
在通过绝缘材料彼此分离的多个平面中形成第一导电线材料；
形成穿过所述多个平面中的所述第一导电线材料的多个开口；
在所述多个开口中形成存储元件材料，使得：
所述存储元件材料与所述多个平面中的所述多个开口的第一侧上的所述第一导电线材料的第一部分直接接触；及
所述存储元件材料与所述多个平面中的所述多个开口的第二侧上的所述第一导电线材料的第二部分直接接触；及
在所述多个开口中形成第二导电线材料，使得所述第二导电线材料与所述多个平面中的所述多个开口中的所述存储元件材料直接接触且介于所述多个平面中的所述多个开口中的所述存储元件材料之间。
8.根据权利要求7所述的方法，其中所述多个平面是水平定向。
9.根据权利要求7到8中任一权利要求所述的方法，其中所述方法包含在所述多个开口中形成所述第二导电线材料，使得所述第二导电线材料在单个方向上分流。
10.根据权利要求7到8中任一权利要求所述的方法，其中所述方法包含在额外平面中形成所述第二导电线材料，所述额外平面具有与所述多个平面相同的定向且通过额外绝缘材料与所述多个平面分离。
11.根据权利要求10所述的方法，其中所述方法包含
在所述额外平面中的所述第二导电线材料中形成多个开口；
在所述第二导电线材料中的多个开口中形成所述额外绝缘材料，使得：
所述额外绝缘材料与所述第二导电线材料中的所述多个开口的第一侧上的所述第二导电线材料的第一部分直接接触；及
所述额外绝缘材料与所述第二导电线材料中的所述多个开口的第二侧上的所述第二导电线材料的第二部分直接接触；及
在所述第二导电线材料中的所述多个开口中形成所述绝缘材料，使得所述绝缘材料与所述第二导电线材料中的所述多个开口中的所述额外绝缘材料直接接触且介于所述第二导电线材料中的所述多个开口中的所述额外绝缘材料之间。
12.一种三维存储器阵列，其包括：
第一多个导电线，其通过绝缘材料彼此分离；及
多个垂直堆叠，其中所述多个垂直堆叠中的每一相应者包含：
第二导电线，其经布置以基本上垂直于所述第一多个导电线及所述绝缘材料而延伸且穿过所述第一多个导电线及所述绝缘材料；及
存储元件材料，其形成于所述第一多个导电线与所述第二导电线之间，其中所述第二导电线穿过所述第一多个导电线，使得：
所述存储元件材料介于所述第一多个导电线的每一相应者的第一部分与所述第二导电线的第一部分之间并与其直接接触；且
所述存储元件材料介于所述第一多个导电线的每一相应者的第二部分与所述第二导电线的第二部分之间并与其直接接触。
13.根据权利要求12所述的三维存储器阵列，其中所述阵列包含经配置以在对所述阵列执行的程序操作或感测操作期间进行以下动作的电路：
选择所述第一多个导电线中的单个者；及
选择特定垂直平面中的所述多个垂直堆叠中的每一者的所述第二导电线。
14.根据权利要求12到13中任一权利要求所述的三维存储器阵列，其中所述多个垂直堆叠中的每一相应者的所述第二导电线经耦合到多个导电延伸部中的一者，所述多个导电延伸部基本上平行于所述第一多个导电线而延伸且通过额外绝缘材料与所述第一多个导电线分离。
15.一种三维存储器阵列，其包括：
第一多个导电线，其通过绝缘材料彼此分离；及
多个垂直堆叠，其中所述多个垂直堆叠中的每一相应者包含：
第二导电线及第三导电线，其两者经布置以基本上垂直于所述第一多个导电线及所述绝缘材料而延伸且穿过所述第一多个导电线及所述绝缘材料；及
存储元件材料，其形成于所述第一多个导电线与所述第二导电线之间，其中所述第二导电线穿过所述第一多个导电线，且形成于所述第一多个导电线与所述第三导电线之间，其中所述第三导电线穿过所述第一多个导电线，使得：
所述存储元件材料介于所述第一多个导电线中的每一相应者的第一部分与所述第二导电线之间并与其直接接触；及
所述存储元件材料介于所述第一多个导电线中的每一相应者的第二部分与所述第三导电线之间并与其直接接触。
16.根据权利要求15所述的三维存储器阵列，其中所述阵列包含经配置以在对所述阵列执行的程序操作或感测操作期间进行以下动作的电路：
选择所述第一多个导电线的单个平面；及
选择所述多个垂直堆叠中的单个者的所述第二导电线或所述第三导电线。
17.根据权利要求15到16中任一权利要求所述的三维阵列，其中所述多个垂直堆叠中的每一相应者包含第一导电插塞及第二导电插塞，其中：
每一相应垂直堆叠的所述第一导电插塞及所述第二导电插塞中的一者经耦合到所述相应堆叠的所述第二导电线及与所述相应堆叠的所述第二导电线直接接触的所述相应堆叠的所述存储元件材料；及
每一相应垂直堆叠的所述第一导电插塞及所述第二导电插塞中的另一者经耦合到所述相应堆叠的所述第三导电线及与所述相应堆叠的所述第三导电线直接接触的所述相应堆叠的所述存储元件材料。
18.根据权利要求17所述的三维阵列，其中：
所述多个垂直堆叠中的每一者的所述第一导电插塞及所述第二导电插塞通过额外绝缘材料彼此分离；且
所述多个垂直堆叠中的每一者的所述第一导电插塞及所述第二导电插塞通过所述额外绝缘材料与所述第一多个导电线分离。
19.一种处理三维存储器阵列的方法，其包括：
在通过第一绝缘材料彼此分离的多个平面中形成第一导电线材料；
形成穿过所述多个平面中的所述第一导电线材料的多个开口；
在所述多个开口中形成存储元件材料，使得：
所述存储元件材料与所述多个平面中的所述多个开口的第一侧上的所述第一导电线材料的第一部分直接接触；及
所述存储元件材料与所述多个平面中的所述多个开口的第二侧上的所述第一导电线材料的第二部分直接接触；
在所述多个开口中形成第二导电线材料，使得所述第二导电线材料与所述多个平面中的所述多个开口中的所述存储元件材料直接接触且介于所述多个平面中的所述多个开口中的所述存储元件材料之间；及
在所述多个开口中形成第二绝缘材料，使得所述第二绝缘材料与所述多个平面中的所述多个开口中的所述第二导电线材料直接接触且介于所述多个平面中的所述多个开口中的所述第二导电线材料之间。
20.根据权利要求19所述的方法，其中所述方法包含：
形成穿过所述多个平面中的所述第一导电线材料的所述多个开口，使得通过第一导电插塞的一部分及第二导电插塞的一部分形成每一相应开口的底部；及
在所述多个开口中形成所述存储元件材料，使得：
与所述多个开口的所述第一侧上的所述第一导电线材料的所述第一部分直接接触的所述存储元件材料也与所述多个开口的所述底部处的所述第一导电插塞及所述第二导电插塞中的一者的所述部分直接接触；及
与所述多个开口的所述第二侧上的所述第一导电线材料的所述第二部分直接接触的所述存储元件材料也与所述多个开口的所述底部处的所述第一导电插塞及所述第二导电插塞中的另一者的所述部分直接接触。
21.根据权利要求20所述的方法，其中所述方法包含在所述多个开口中形成所述第二导电线材料，使得所述第二导电线材料与所述多个开口的所述底部处的所述第一导电插塞的所述部分及所述第二导电插塞的所述部分直接接触。
22.根据权利要求19到21中任一权利要求所述的方法，其中所述方法包含：
在具有与所述多个平面相同的定向的额外平面中形成所述第二绝缘材料；
在所述额外平面中的所述第二绝缘材料中形成多个开口；
在所述第二绝缘材料中的多个开口中形成第三绝缘材料，使得：
所述第三绝缘材料与所述第二绝缘材料中的所述多个开口的第一侧上的所述第二绝缘材料的第一部分直接接触；及
所述第三绝缘材料与所述第二绝缘材料中的所述多个开口的第二侧上的所述第二绝缘材料的第二部分直接接触；及
在所述第二绝缘材料中的所述多个开口中形成第四绝缘材料，使得所述第四绝缘材料与所述第二绝缘材料中的所述多个开口中的所述第三绝缘材料直接接触且介于所述第二绝缘材料中的所述多个开口中的所述第三绝缘材料之间。
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