CN110447115B - 三维存储器阵列 - Google Patents

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Abstract

本发明包含三维存储器阵列及其处理方法。若干实施例包含：多个导线，其通过绝缘材料彼此分离；多个导电延伸部，其经布置以基本上垂直于所述多个导线延伸；及存储元件材料，其围绕所述多个导电延伸部中的每一相应者形成，且具有与所述多个导线中的每一相应者的两个不同接点，其中与所述多个导线中的每一相应者的所述两个不同接点位于所述相应导线的两个不同端处。

Description

三维存储器阵列
技术领域
本发明大体上涉及半导体存储器及方法，且更特定来说，本发明涉及三维存储器阵列。
背景技术
通常将存储器装置提供为计算机或其它电子装置中的内部半导体集成电路及/或外部可移除装置。存在包含易失性存储器及非易失性存储器的许多不同类型的存储器。易失性存储器需要电力来保存其数据且可包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)等等。非易失性存储器可通过在不被供电时留存存储数据来提供持久性数据且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)及电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)及可编程导电存储器)等等。
存储器装置可用作需要高存储器密度、高可靠性及低电力消耗的各种电子应用的易失性及非易失性存储器。非易失性存储器可用于(例如)个人计算机、便携式记忆棒、固态驱动器(SSD)、数码相机、蜂窝电话、便携式音乐播放器(例如MP3播放器)及电影播放器及其它电子装置。
电阻可变存储器装置可包含可基于存储元件(例如具有可变电阻的电阻式存储器元件)的电阻状态来存储数据的电阻式存储器单元。因而，电阻式存储器单元可经编程以通过改变电阻式存储器元件的电阻电平来存储对应于目标数据状态的数据。可通过将电场或能量的源(例如正或负电脉冲(例如正或负电压或电流脉冲))施加于单元(例如单元的电阻式存储器元件)达特定持续时间来将电阻式存储器单元编程到目标数据状态(例如，对应于特定电阻状态)。可通过响应于外加询问电压而感测通过电阻式存储器单元的电流来确定单元的状态。感测电流(其基于单元的电阻电平来改变)可指示单元的状态。
可针对电阻式存储器单元设置若干数据状态(例如电阻状态)中的一者。例如，可将单电平存储器单元(SLC)编程到两个不同数据状态的目标数据装置，其可由二进单位1或0表示且可取决于单元是否编程到高于或低于特定电平的电阻。作为额外实例，可将一些电阻式存储器单元编程到两个以上数据状态的目标数据装置(例如1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)。此类单元可称为多状态存储器单元、多单位单元或多电平单元(MLC)。MLC可提供较高密度存储器而不增加存储器单元的数目，这是因为每一单元可表示一个以上数字(例如一个以上位)。
附图说明
图1A到1B说明根据本发明的实施例的与形成三维存储器阵列相关联的处理步骤的各种视图。
图2A到2C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图3A到3C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图4A到4C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图5A到5C说明根据本发明的实施例的与形成三维存储器阵列相关联的后续处理步骤的各种视图。
图6说明根据本发明的实施例的三维存储器阵列。
图7是根据本发明的实施例的呈存储器装置的形式的设备的框图。
具体实施方式
本发明包含三维存储器阵列及其处理方法。若干实施例包含：多个导线，其通过绝缘材料来彼此分离；多个导电延伸部，其经布置以基本上垂直于所述多个导线延伸；及存储元件材料，其围绕所述多个导电延伸部中的每一相应者形成且具有与所述多个导线中的每一相应者的两个不同接点，其中与所述多个导线中的每一相应者的所述两个不同接点位于所述相应导线的两个不同端处。
与先前三维存储器阵列的存储器单元相比，根据本发明的三维存储器阵列的存储器单元可在单元的存储元件与单元的导线(例如电极平面)之间具有减小接触面积。例如，与先前三维存储器阵列的存储器单元的存储元件与导线之间的接触面积相比，根据本发明的三维存储器阵列的存储器单元的存储元件与导线之间的接触面积可减小到1/3。在一些实例中，接触面积可减小到1/4或更小。
与先前三维存储器阵列的性能相比，根据本发明的三维存储器阵列的存储器单元的接触面积减小可提高三维存储器阵列的性能(例如包含阵列的存储器装置的性能)。例如，与用于编程先前三维存储器阵列的单元的编程电流相比，接触面积的减小可减小用于将单元编程到其目标数据状态的编程电流。作为额外实例，与先前三维存储器阵列的单元相比，接触面积的减小可改进单元的存储元件的电压阈值窗，其可增强用于确定单元的状态的感测窗。
此外，根据本发明的三维存储器阵列的存储器单元的密度可大于先前三维存储器阵列的存储器单元的密度。例如，根据本发明的三维存储器阵列中的每一导线的存储器单元的密度可高达先前三维存储器阵列的密度的两倍。
如本文中所使用，“一(a/an)”可指代某物中的一或多者，且“多个”可指代一个以上此类事物。例如，存储器单元可指代一或多个存储器单元，且多个存储器单元可指代两个或两个以上存储器单元。
本文中的图式遵循编号惯例，其中第一或前几个数字对应于图式编号且其余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。例如，102可指图1A中的元件“02”，且类似元件可在图2A中称为202。
图1A到1B说明根据本发明的实施例的与形成三维存储器阵列(图1A到1B中称为100)相关联的处理步骤的各种视图。例如，图1A说明处理步骤的示意横截面图，且图1B说明沿图1A中所展示的截线P-P的处理步骤的俯视(例如平面)图。
图1A到1B展示导线材料102在通过第一绝缘材料104来彼此垂直分离的多个平面中的形成(例如沉积)。例如，绝缘材料104可形成于蚀刻停止(例如衬底)材料(图1A到1B中未展示)上方，第一导线材料102可接着形成于绝缘材料上，额外绝缘材料104可接着形成于第一导线上，第二导线材料102可接着形成于在第一导线材料上形成的绝缘材料上，额外绝缘材料104可接着形成于第二导线材料上，且导线材料102及绝缘材料104的形成可以此交替方式继续。
多个平面中的每一相应者可位于(例如形成)三维存储器阵列的不同层级，例如(举例来说)阵列的不同高度、阶层或平面(例如电极平面)。例如，每一相应导线材料102可为阵列的不同存取线(例如字线)。导线材料102可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等(例如，由金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等形成)。尽管图1A到1B说明的实施例中展示六个层级，但本发明的实施例不受限于此数量。绝缘材料104可为(例如)电介质材料，例如(举例来说)氧化硅。
图2A到2C说明根据本发明的实施例的与形成三维存储器阵列(图2A到2C中称为200)相关联的后续处理步骤的各种视图。例如，图2A说明后续处理步骤之后的图1A到1B中所展示的结构沿图2B及2C中所展示的截线W-W的示意横截面图。此外，图2B说明后续处理步骤之后的图1A到1B中所展示的结构沿图2A及2C所展示的截线B-B的示意横截面图。此外，图2C说明后续处理步骤之后的图1A到1B中所展示的结构沿
图2A及2B中所展示的截线P-P的俯视图。
如图2A到2C中所展示，可穿过交替绝缘材料204及导线材料202来形成(例如蚀刻及/或图案化)多个开口(例如通孔或孔)206。例如，可形成穿过导线材料202的多个开口206，使得每一相应开口206的至少一部分穿过每一相应导线材料202，如图2A到2C中所说明。可通过形成开口206来移除导线材料202的部分，使得导线材料202的所得区域可排除在形成开口206时移除的区域。
可同时形成多个开口206中的每一者。例如，可在单次蚀刻及/或图案化中使用单个掩模来形成多个开口206中的每一者。
如图2A到2C中所展示，可以不同形状及/或大小形成开口206中的不同者。例如，在图2A到2C所说明的实施例中，相邻于(例如，沿)阵列200的两个相对侧形成的开口206可为矩形形状，且形成于所述相对侧之间的剩余开口206可为正方形形状。以此方式形成多个开口206可允许每一相应导线材料202随后划分成两个不同子平面(例如偶数平面及奇数平面)，如本文中将进一步描述。作为额外实例，开口206可经形成使得导线材料202在B-B方向上较宽且在W-W方向上较窄。然而，本发明的实施例不受限于开口206的一(或若干)特定形状及/或大小。例如，可形成具有尖角或圆角的圆形、椭圆及/或成角开口等等。
图3A到3C说明根据本发明的实施例的与形成三维存储器阵列(图3A到3C中称为300)相关联的后续处理步骤的各种视图。例如，图3A说明后续处理步骤之后的图2A到2C中所展示的结构沿图3B及3C中所展示的截线W-W的示意横截面图。此外，图3B说明后续处理步骤之后的图2A到2C中所展示的结构沿图3A及3C中所展示的截线B-B的示意横截面图。此外，图3C说明后续处理步骤之后的图2A到2C中所展示的结构沿
图3A及3B中所展示的截线P-P的俯视图。
如图3A到3C中所展示，可通过在每一相应开口206中形成(例如沉积)绝缘材料308来填充多个开口206中的每一者。例如，多个开口206中的每一者可由绝缘材料308完全填充，如图3A到3C中所说明。
绝缘材料308可为(例如)电介质材料，例如(举例来说)氧化硅。例如，绝缘材料308可为与绝缘材料304相同的绝缘材料。作为额外实例，绝缘材料308可为不同于绝缘材料304的绝缘材料。例如，绝缘材料308可为氮化硅。
图4A到4C说明根据本发明的实施例的与形成三维存储器阵列(图4A到4C中称为400)相关联的后续处理步骤的各种视图。例如，图4A说明后续处理步骤之后的图3A到3C中所展示的结构沿图4B及4C中所展示的截线W-W的示意横截面图。此外，图4B说明后续处理步骤之后的图3A到3C中所展示的结构沿图4A及4C中所展示的截线B-B的示意横截面图。此外，图4C说明后续处理步骤之后的图3A到3C中所展示的结构沿图4A及4B中所展示的截线P-P的俯视图。
如图4A到4C中所展示，可穿过交替绝缘材料404及导线材料402且穿过绝缘材料408来形成(例如蚀刻及/或图案化)多个开口(例如通孔或孔)410。例如，可形成穿过导线材料402且穿过绝缘材料408的多个开口410，使得每一相应导线材料402的两个不同子平面可被截断及切割以使其彼此绝缘，如图4A到4C中所说明。
可通过形成开口410来移除导线材料402及绝缘材料408的部分，使得导线材料402及绝缘材料408的所得区域可排除在形成开口410时移除的区域。因而，形成开口410可将每一相应导线材料402划分成第一(例如奇数)子平面411-1及第二(例如偶数)子平面411-2，如图4A到4C中所说明。
可同时形成多个开口410中的每一者。例如，可在单个蚀刻及/或图案化中使用单个掩模来形成多个开口410中的每一者。
如图4A到4C中所展示，多个开口410中的每一者可具有相同形状及大小。例如，在图4A到4C所说明的实施例中，多个开口410中的每一者可为正方形形状。然而，本发明的实施例不受限于开口410的一(或若干)特定形状及/或大小。例如，可在一些实例中，形成具有垂直或水平定向主轴线的圆形、椭圆形及/或矩形开口。
此外，尽管图4A到4C中所说明的导线材料402在相邻开口410之间具有“T”或“+”形状，但本发明的实施例不限于此。例如，导线材料402可不具有此“T”或“+”形状，其可(例如)在开口410具有相同于或略大于相邻导线材料402之间的间隔的尺寸(例如直径)的情况下实现，使得每一开口410的形成移除沿W-W方向延伸的导线材料402的全部部分，且开口410与垂直于截线W-W的导线材料402的部分相切。在此实例中，存储器单元尺寸(例如导线材料402与开口410之间的接触面积)可由开口410的尺寸控制，而在图4A到4C所说明的实施例中，存储器单元尺寸可由导线材料402的形成控制。
图5A到5C说明根据本发明的实施例的与形成三维存储器阵列(图5A到5C中称为500)相关联的后续处理步骤的各种视图。例如，图5A说明后续处理步骤之后的图4A到4C中所展示的结构沿图5B及5C中所展示的截线W-W的示意横截面图。此外，图5B说明后续处理步骤之后的图4A到4C中所展示的结构沿图5A及5C中所展示的截线B-B的示意横截面图。此外，图5C说明后续处理步骤之后的图4A到4C中所展示的结构沿图5A及5B中所展示的截线P-P的俯视图。
如图5A到5C中所展示，可通过以下操作来填充多个开口410中的每一者：在每一相应开口410中形成(例如沉积)存储元件材料512，接着在每一相应开口410中形成与存储元件材料512接触(例如，在存储元件材料512上方)的导电圆柱体(例如管)514(其形成于存储元件材料内)，且接着在每一相应开口410中形成与导电圆柱体514接触(例如，在导电圆柱体514上方)的导电延伸部516(其形成于导电圆柱体514内)，使得存储元件材料512围绕导电圆柱体514同心形成，导电圆柱体514围绕导电延伸部516同心形成。例如，在图5A到5C所说明的实施例中，经形成于每一相应开口410中的存储元件材料512及导电圆柱体514依正方形形状围绕其相应导电延伸部516同心形成。然而，本发明的实施例不受限于精确或准精确正方形形状。例如，如本文中所使用，“同心”可是指基本上以任何形状(其包含(例如)圆形、椭圆形或矩形形状)彼此包围的结构。
尽管为了清楚且避免使本发明的实施例不清楚而未在图5A到5C中展示，但在一些例子中，还可在将存储元件材料512及导电圆柱体514沉积于每一相应开口410内时使存储元件材料512的一部分及导电圆柱体514的一部分形成于每一相应开口410的底部上(例如，覆盖每一相应开口410的底部)。此外，尽管图5A到5C中未展示，但可寻址存取线可存在于阵列500下方。
如图5A到5C中所展示，形成于每一相应开口410中的存储元件材料512、导电圆柱体514及导电延伸部516经布置以基本上垂直于形成于多个平面中的导线材料(结合图5A到5C而言，其可称为导线502)延伸。例如，形成于多个平面中的导线材料可包括图5A到5C中所说明的处理步骤之后(例如，在导线材料的形成及图案化完成之后)的导线502。因而，形成于每一相应开口410中的存储元件材料512、导电圆柱体514及导电延伸部516可包括阵列500的垂直堆叠。即，阵列500可包含多个垂直堆叠，其中每一相应堆叠包含围绕导电延伸部516同心形成的存储元件材料512及导电圆柱体514，如图5A到5C中所说明。例如，存储元件材料512可形成于导电延伸部516与第一导线502之间且还可形成于导电延伸部516与第二导线502之间，其中第二导线与第一导线502共面但与第一导线502电解耦合。导电圆柱体514可存在于存储元件材料512与导电延伸部516之间。
每一相应导电延伸部516可为支柱，其一个端连通地耦合到不同数据(例如位)线，如本文中将进一步描述(例如，结合图6)。每一相应导电延伸部516可包括金属材料，例如(举例来说)钨。例如，每一相应导电延伸部516可包括不同于多个导线502的金属材料。
围绕每一相应导电延伸部516同心形成的导电圆柱体514可为(例如)电极圆柱体。导电圆柱体514可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等，其可为与(例如)多个导线502相同的材料。然而，可使用其它金属、半金属或半导体材料。
围绕每一相应导电圆柱体514及导电延伸部516同心形成的存储元件材料512可为可充当自选存储元件材料(例如，可充当选择装置及存储元件两者)的硫属化物材料，例如硫属化物合金及/或玻璃。例如，存储元件材料512(例如硫属化物材料)可对施加于其的施加电压(例如程序脉冲)作出响应。针对小于阈值电压的施加电压，存储元件材料512保持于“切断”状态(例如不导电状态)中。替代地，响应于大于阈值电压的施加电压，存储元件材料512可进入“接通”状态(例如导电状态)。此外，呈给定极性的存储元件材料512的阈值电压可基于施加电压的极性(例如正或负)来改变。例如，阈值电压可基于程序脉冲是否为正或负来改变。
可充当存储元件材料512的硫属化物材料的实例包含：铟(In)-锑(Sb)-碲(Te)(IST)材料，例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等等；及锗(Ge)-锑(Sb)-碲(Te)(GST)材料，例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等等；及其它硫属化物材料，其包含(例如)在操作期间不相变的合金(例如硒基硫属合金)。此外，硫属化物材料可包含最小浓度的其它掺杂剂材料。如本文中所使用，用连字符连接的化学组合物表示法指示包含于特定混合物或化合物中的元素且希望表示涉及所指示元素的全部化学计量。
如图5A到5C中所展示，围绕导电圆柱体514及导电延伸部516同心形成于每一相应开口410中的存储元件材料512(例如阵列500的每一相应垂直堆叠的存储元件材料512)可在多个导线502的每一相应者的两个不同端处具有与所述每一相应导线的两个不同接点(例如接点518-1及518-2)。例如，接点中的一者可与相应导线502的第一(例如奇数)子平面511-1在一起，且另一接点可与每一相应导线502的第二(例如偶数)子平面511-2在一起。每一相应存储元件材料512的两个不同节点518-1及518-2与每一相应导线502的接触面积(例如存储元件材料512与每一相应导线502之间的接触面积)可基于所述相应导线502的厚度及相邻于开口410的所述相应导线的部分的宽度(例如现与所述相应存储元件材料512接触的所述相应导线的部分的宽度)(例如，通过使厚度及宽度相乘来确定)。
如图5A到5C中所展示，每一相应存储元件材料512与每一相应导线502的两个不同接点518-1及518-2可通过绝缘材料508来彼此分离。例如，接点518-1可位于存储元件材料512的一个侧上，接点518-2可位于存储元件材料512的相对侧上，且存储元件材料512的剩余两侧(以及包含接点518-1及518-2的存储元件材料512的侧的一部分)可与绝缘材料508接触，如图5A到5C中所说明。因而，每一相应存储元件材料512与每一相应导线502的两个不同接点518-1及518-2可为可单独选择及/或寻址的非连续(例如分离)接点，如本文中将进一步描述。
此外，尽管为了清楚且避免使本发明的实施例不清楚而未在图5A到5C中展示，但在一些实例中，两个不同接点518-1及518-2可沿每一相应导线502的奇数或偶数子平面形成或形成于每一相应导线502的奇数或偶数子平面的宽度内。例如，在其中导线502在相邻开口之间不具有“T”或“+”形状的实施例中，可以此方式形成两个不同接点518-1及518-2，如本文中先前所描述(例如，结合图4A到4C)。
相比来说，先前三维存储器阵列的存储元件材料可围绕存储元件材料的整个圆周具有与每一相应导线的一个连续接点。在这些先前方法中，存储元件材料与每一相应导线之间的接触面积可基于所述相应导线的厚度及存储元件材料的整个外圆周(例如，通过使厚度及整个外圆周相乘来确定)。此接触面积可比图5A到5C中所说明的接点518-1及518-2的接触面积大3倍或3倍以上。
如图5A到5C中所说明，在其中每一相应垂直堆叠的导电延伸部516、导电圆柱体514及存储元件材料512就近通到相应导线502的阵列500的位置(例如接点518-1及518-2与相应导线502的位置)处，可形成包含导电延伸部516、导电圆柱体514、存储元件材料512及导线502的那个部分的同心存储器单元520。此外，每一相应单元520可包括耦合到单独导线的两个单独(例如独立)可寻址单元。例如，阵列500的每一相应平面可包含同心结构，其包括耦合到平面上的单独导线的两个(例如半圆形或半方形)单元(例如奇数单元及偶数单元)。
因而，每一相应垂直堆叠可包含多个存储器单元520，每一相应存储器单元520包含多个导线502中的不同者的一部分及所述堆叠的导电延伸部516、导电圆柱体514及存储元件材料512的不同部分，其中每一相应单元520的存储元件材料512的部分围绕所述相应单元520的导电圆柱体514及导电延伸部516的部分同心形成且具有与所述相应单元520的导线502的部分的接点518-1及518-2，如图5A到5C中所说明。例如，每一相应存储器单元520的导线502的部分可包含所述导线502的第一(例如奇数)子平面511-1的一部分及所述导线502的第二(例如偶数)子平面511-2的一部分，且每一相应单元520的导电延伸部516、导电圆柱体514及存储元件材料512的部分可包含就近通到导线502的所述部分的导电延伸部516、导电圆柱体514及存储元件材料512的部分。因而，同心存储器单元520可基本上形成于与形成阵列500的字线相同的层级处，使得同心存储器单元基本上与导线502共面。
如本文中先前所描述，可比先前三维存储器阵列的存储器单元的接触面积减小(例如，小3倍或3倍以上)每一相应存储器单元520的接点518-1及518-2的接触面积(例如存储元件材料512与导线502之间的接触面积)。因而，与先前三维存储器阵列的性能相比，可提高三维存储器阵列500的性能(例如包含阵列500的存储器装置的性能)，如本文中先前所描述。
尽管为了清楚且避免使本发明的实施例不清楚而未在图5A到5C中展示，但可在存储元件材料512、导电圆柱体514及/或导电延伸部516之前、其之后及/或其之间形成其它材料以(例如)形成防材料相互扩散的粘合层或势垒及/或减轻组合物混合。此外，在一些实例中，阵列500可不包含导电圆柱体514(例如，导电圆柱体514可不形成于每一相应开口410中)，使得导电延伸部516可直接接触存储元件材料512。此外，在图5A到5C所说明的实施例中，已移除可已形成于最上绝缘材料504上方的存储元件材料512、导电圆柱体514及导电延伸部516的任何部分以使每一相应导电延伸部516(例如每一相应支柱)彼此隔离。此可通过(例如)蚀刻及/或化学机械抛光(CMP)来实现。此外，在一些实例中，导电圆柱体514可为任选的(例如，在此类实例中，可无导电圆柱体形成于存储元件材料512与导电延伸部516之间)。
图6说明根据本发明的实施例的三维存储器阵列600。阵列600可为(例如)先前结合图5A到5C所描述的阵列500。即，可根据本文中先前所描述(例如，结合图1A到1B、2A到2C、3A到3C、4A到4C及5A到5C)的处理步骤来处理阵列600。
如图6中所展示，存取线(其可称为字线(WL))可安置于多个层级(例如高度、阶层、平面)上。例如，字线可安置于N个层级上。绝缘材料(为了清楚且避免使本发明的实施例不清楚，图6中未展示)可使字线的层级分离。因而，由绝缘材料分离的字线的层级可形成WL/绝缘材料的堆叠。此外，如本文中先前所描述，可将每一相应层级的字线划分成两个子平面(例如奇数子平面及偶数子平面)，使得每层级产生两个(例如一对)字线。然而，本发明的实施例不受限于每层级两个字线。
此外，数据线(其可称为位线(BL))可基本上垂直于字线布置，且经定位于字线的N个层级上方的层级(例如N+1层级)处。每一位线可具有接近字线的若干导电延伸部(例如垂直延伸部)，其中存储器单元形成于垂直延伸部与字线之间。
例如，阵列600可包含在本文中可称为字线的多个导线602(例如存取线)及在本文中可称为位线的多个导线624(例如数据线)。字线602可布置成若干层级。字线602在图6中展示为经布置成四个层级。然而，字线602可经布置成的层级的数量不限于此数量，而是可将字线602布置成更多或更少层级。字线602基本上彼此平行布置于特定层级内。字线602可在堆叠中垂直对准。例如，多个层级中的每一者中的字线602可定位于每一层级内的相同相对位置处，以与上方及/或下方的紧邻字线602对准。绝缘材料(例如先前结合图5A到5C所描述的绝缘材料504；图6中未展示)可定位于其中形成字线602的层级之间，及特定层级处的字线602之间。
如图6中所展示，位线624可基本上彼此平行布置于不同于字线602所在的层级(例如，在字线602所在的层级上方)的层级处。例如，位线可定位于存储器阵列600的顶部处，如图6中所说明。作为额外实例，位线可定位于阵列600的底部处(例如，使得导电延伸部516接触开口410的底部处的位线)。位线624可进一步基本上垂直(例如正交)于字线602布置，以使位线624与字线602之间重叠(例如，在不同层级处交叉)。然而，本发明的实施例不受限于严格平行/正交配置。
图6中针对每一字线602所展示的指标指示特定层级内的字线的位置(例如排序)及层级。例如，字线WL2,0经展示为经定位于层级0内的位置2处(经定位于位置2处的字线的堆叠的底部处的字线)，且字线WL2,3经展示为经定位于层级3内的位置2处(经定位于位置2处的字线的堆叠的顶部处的字线)。字线602可经布置成的层级的数量及每一层级处的字线602的数量可多于或少于图6中所展示的数量。
在位线624与字线602的堆叠的每一重叠处，位线624的导电延伸部616基本上垂直于位线624及字线602定向以与字线堆叠中的每一字线602的一部分相交。例如，位线624的导电延伸部616可经布置以从位线624垂直延伸以与位线624下方的相应字线602的一部分相交，如图6中所展示。例如，作为一个实例，导电延伸部616可穿过字线602以由字线602完全包围。根据实施例，导电延伸部616可在字线602附近通过(例如，相邻于字线602)，使得可形成存储器单元620，如本文中先前所描述(例如，结合图5A到5C)。例如，图6描绘导电延伸部616及字线602的交叉处的一个单元620，但在一些实例中，导电延伸部616可耦合到一对字线(例如一个偶数及一个奇数)，如本文中先前所描述。
存储器单元620在图6中展示为在位线624的导电延伸部616及字线602在不同层级处彼此接近的位置附近布置成三维架构。例如，存储器单元620可定位于导电延伸部616穿过字线602的一部分的位置处，如本文中先前所描述(例如，结合图5A到5C)。
因而，存储器单元620可布置成多个层级，每一层级具有导电延伸部及字线的相交处的存储器单元。存储器单元620的层级可形成于彼此不同的层级处以借此垂直堆叠。因此，存储器阵列600可为三维存储器阵列，其包含具有共同位线624、但单独字线602的存储器单元620。例如，每一相应存储器单元620可基本上与其响应字线602共面。尽管图6中展示字线602的四个层级(及存储器单元620的四个对应层级)，但本发明的实施例不限于此且可包含字线602的更多或更少层级(及存储器单元620的对应层级)。存储器单元可基本上形成于与形成字线的层级相同的层级处。
此外，存储器阵列600的存储器单元620可耦合到解码器电路(图6中未展示)。解码器电路可在编程或感测操作期间用于选择特定存储器单元620，如本文中将进一步描述(例如，结合图7)。
图7是根据本发明的实施例的呈存储器装置730的形式的设备的框图。如本文中所使用，“设备”可指代(但不限于)各种结构或结构组合中的任何者，例如(举例来说)一或若干电路、一或若干裸片、一或若干模块、一或若干装置或一或若干系统。
如图7中所展示，存储器装置730可包含存储器阵列700。存储器阵列700可为(例如)先前分别结合图5A到5C及6所描述的三维存储器阵列500及/或600。尽管为了清楚且避免使本发明的实施例不清楚而在图7中展示单个存储器阵列700，但存储器装置730可包含类似于阵列700的任何数目个存储器阵列。
如图7中所展示，存储器装置730可包含耦合到阵列700的解码器电路732。如本文中所描述，解码器电路732可包含及/或指代行解码器及/或列解码器电路。解码器电路732可包含于与阵列700相同的物理装置(例如相同裸片)上，或可包含于通信地耦合到包含阵列700的物理装置的单独物理装置上。
解码器电路732可接收及解码地址信号以在对阵列700执行的编程及/或感测操作期间存取存储器阵列700的存储器单元。例如，解码器电路732可包含用于选择阵列700的特定存储器单元来在编程或感测操作期间存取的电路的部分。例如，解码器电路732的第一部分可用于选择存储器单元的导电延伸部，解码器电路732的第二部分可用于选择单元的存储元件材料与字线之间的两个不同接点(例如518-1及518-2)中的一者，且解码器电路732的第三部分可用于选择单元的存储元件材料与字线之间的两个接点中的另一者。可使用由基本上正交于位线运行的线驱动的导电延伸部的支柱上的选择器(例如(举例来说)垂直晶体管)来选择存储器单元的导电延伸部。可通过(例如)选择单元的字线的两个不同子平面来选择单元的存储元件材料与字线之间的两个不同接点(例如，可通过选择字线的偶数子平面来选择接点，且可通过选择字线的奇数子平面来选择另一接点)。
在实施例中，解码器电路732(例如解码器电路732的第二部分及第三部分)可用于单独选择在编程或感测操作期间所存取的单元的存储元件材料与字线之间的两个不同接点。例如，解码器电路732可用于将存取电压(例如编程或读取电压)施加于两个不同接点中的一者(例如，通过对应字线)以选择所述接点且将抑制电压施加于另一接点以在将电压施加于第一接点时取消选择接点。抑制电压可为减小横跨单元的存储元件材料的总电压降的电压，例如(举例来说)接地电压。此外，当将电压施加于第一接点时，解码器电路732(例如解码器电路732的第一部分)可用于将电压施加于存储器单元的导电延伸部。施加于存储器单元的导电延伸部的电压可具有与施加于第一接点的存取电压相同的量值及与存取电压相反的极性，且抑制电压可具有介于存取电压与施加于导电延伸部的电压之间的量值。
例如，在使用特定电压(例如Vp)来编程存储器单元的编程操作期间，可将Vp/2的电压施加于其导电延伸部且将-Vp/2的电压施加于其两个接点中的一者，同时使其另一接点接地。作为额外实例，为使用-Vp的电压来编程单元，可将-Vp/2的电压施加于其导电延伸部且将Vp/2的电压施加于其两个接点中的一者，同时使其另一接点接地。作为额外实例，在使用特定电压(Vr)所执行的感测操作期间，可将Vr/2的电压施加于单元的导电延伸部，可将-Vr/2的电压施加于单元的两个接点中的一者，且可使另一接点接地。此外，在另一实例中，施加于导电延伸部及/或(若干)接点的电压可随时间改变。
在实施例中，解码器电路732(例如解码器电路732的第二部分及第三部分)可用于同时选择编程或感测操作期间所存取的单元的存储元件材料与字线之间的两个不同接点。例如，解码器电路732可用于使两个不同接点同时一起偏置。在此实施例中，解码器电路732所需的电路的数量可小于其中单独选择接点的实施例所需的数量。
图7中所说明的实施例可包含为避免使本发明的实施例不清楚而未说明的额外电路、逻辑及/或组件。例如，存储器装置730可包含用于发送命令来对存储器阵列700执行操作(例如用于感测(例如读取)、编程(例如写入)、移动及/或擦除数据的操作及其它操作)的控制器。此外，存储器装置730可包含用于锁存通过I/O电路经由I/O连接器提供的地址信号的地址电路。此外，存储器装置730可包含与(若干)存储器阵列700分离及/或作为其补充的主存储器，例如(举例来说)DRAM或SDRAM。
尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明希望涵盖本发明的若干实施例的调适或改变。应理解，已依说明而非限制方式进行以上描述。所属领域的一般技术人员将在审阅以上描述之后明白上述实施例及未在本文中明确描述的其它实施例的组合。本发明的若干实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要求书以及此类权利要求享有的等效物的全范围来确定本发明的若干实施例的范围。
在具体实施方式中，为了简化本发明，将一些特征一起群组于单个实施例中。本发明的方法不应被解译为反映本发明的揭示实施例必须使用比每一权利要求中明确叙述的特征多的特征的意图。确切来说，如所附权利要求所反映，发明标的物置于单个揭示实施例的非全部特征中。因此，以下权利要求借此并入到具体实施方式中，其中每一权利要求独自作为单独实施例。

Claims (25)

1.一种三维存储器阵列(100)，其包括：
多个导线(502)，其通过第一绝缘材料(104)彼此分离；
第二绝缘材料(308)，其形成于穿过所述多个导线(502)的第一开口(206)中，其中所述多个导线中的每一相应导线通过穿过所述多个导线(502)和所述第二绝缘材料(308)而形成的第二开口(410)被分为第一子平面(411-1)和第二子平面(411-2)；
导电延伸部(516)，其经布置以基本上垂直于所述第二开口(410)中的所述多个导线延伸；及
存储元件材料(512)，其围绕所述第二开口(410)中的所述导电延伸部(516)形成，且具有与所述多个导线中的每一相应导线的两个不同接点(518-1、518-2)，其中与所述多个导线中的每一相应导线的所述两个不同接点位于所述相应导线的两个不同端(511-1、511-2)处。
2.根据权利要求1所述的三维存储器阵列，其中形成存储器单元(520)，其使与所述多个所述导线中的每一者的所述两个不同接点中的每一者接触所述存储元件材料。
3.根据权利要求1所述的三维存储器阵列，其中：
所述三维存储器阵列包含围绕所述导电延伸部所形成的导电圆柱体(514)；及
所述存储元件材料围绕所述导电圆柱体形成，所述导电圆柱体围绕所述导电延伸部形成。
4.根据权利要求1所述的三维存储器阵列，其中所述存储元件材料是自选存储元件材料。
5.根据权利要求1到4中任一权利要求所述的三维存储器阵列，其中所述三维存储器阵列包含经配置以在对所述三维存储器阵列执行的编程操作或感测操作期间单独选择与所述多个导线中的每一相应者的所述两个不同接点的电路(732)。
6.根据权利要求1到4中任一权利要求所述的三维存储器阵列，其中所述三维存储器阵列包含经配置以在对所述三维存储器阵列执行的编程操作或感测操作期间同时选择与所述多个导线中的每一相应者的所述两个不同接点的电路(732)。
7.根据权利要求1到4中任一权利要求所述的三维存储器阵列，其中所述第一绝缘材料是电介质材料。
8.根据权利要求1到4中任一权利要求所述的三维存储器阵列，其中所述存储元件材料以正方形形状或圆形形状围绕所述导电延伸部同心形成。
9.根据权利要求1所述的三维存储器阵列，其进一步包括多个存储器单元，其中每一相应存储器单元包含：
所述多个导线中的一者的一部分；
所述导电延伸部的一部分；及
所述存储元件材料的一部分；
其中每一相应存储器单元的所述存储元件材料的所述部分围绕所述相应存储器单元的所述导电延伸部的所述部分形成，且在所述相应存储器单元的所述导线的不同端处具有与所述导线的所述部分的两个不同接点。
10.根据权利要求9所述的三维存储器阵列，其中每一相应存储器单元包括经耦合到单独导线的两个单独可寻址存储器单元。
11.根据权利要求9所述的三维存储器阵列，其中每一相应存储器单元基本上与所述多个导线中的其相应者的所述部分共面。
12.一种三维存储器阵列(100)，其包括：
多个导线(502)，其通过第一绝缘材料(104)彼此分离；
第二绝缘材料(308)，其形成于穿过所述多个导线(502)的第一开口(206)中，其中所述多个导线中的每一相应导线通过穿过所述多个导线(502)和所述第二绝缘材料(308)而形成的第二开口(410)被分为第一子平面(411-1)和第二子平面(411-2)；
导电延伸部(516)，其经布置以基本上垂直于所述第二开口(410)中的所述多个导线延伸；及
存储元件材料(512)，其围绕所述第二开口(410)中的所述导电延伸部(516)形成，且具有与所述多个导线中的每一相应者的两个不同接点(518-1、518-2)，其中与每一相应导线的所述接点中的一者与所述相应导线的所述第一子平面在一起，且与每一相应导线的所述接点中的另一者与所述相应导线的所述第二子平面在一起。
13.根据权利要求12所述的三维存储器阵列，其中所述多个导线中的每一相应者的所述第一子平面及所述第二子平面彼此绝缘。
14.根据权利要求12所述的三维存储器阵列，其中所述三维存储器阵列包括多个存储器单元(520)，其中：
每一相应存储器单元包含所述多个导线中的不同者的一部分；且
每一相应存储器单元的所述导线的所述部分包含所述导线的所述第一子平面的一部分及所述导线的所述第二子平面的一部分。
15.根据权利要求14所述的三维存储器阵列，其中：
每一相应存储器单元包含所述存储元件材料的一部分；且
每一相应存储器单元的所述存储元件材料的所述部分具有与所述相应存储器单元的所述导线的所述部分的两个不同接点，其中所述接点中的一者与所述相应存储器单元的所述导线的所述第一子平面的所述部分在一起，且所述接点中的另一者与所述相应存储器单元的所述导线的所述第二子平面的所述部分在一起。
16.根据权利要求12到15中任一权利要求所述的三维存储器阵列，其中所述三维存储器阵列包含经配置以在对所述三维存储器阵列执行的编程操作或感测操作期间选择所述存储元件材料与所述多个导线中的一者的所述两个不同接点的电路(732)。
17.根据权利要求16所述的三维存储器阵列，其中所述电路(732)经配置以通过选择所述导线的所述第一子平面选择所述存储元件材料与所述导线的所述接点中的一者，及通过选择所述导线的所述第二子平面选择所述存储元件材料与所述导线的所述接点中的另一者。
18.根据权利要求16所述的三维存储器阵列，其中所述电路经配置以单独选择所述存储元件材料与所述导线的所述两个不同接点。
19.一种处理三维存储器阵列(100)的方法，其包括：
在多个平面(411-1、411-2)中形成导线材料(102)，所述导线材料(102)通过第一绝缘材料(104)彼此分离；
穿过所述多个平面中的所述导线材料来形成第一开口(206)；
在所述第一开口中形成第二绝缘材料(308)；
穿过所述多个平面中的所述导线材料及经形成于所述第一开口中的所述第二绝缘材料来形成第二开口(410)；
在所述第二开口中形成存储元件材料(512)，使得所述存储元件材料具有与所述多个平面中的每一相应者的所述导线材料的两个不同接点(518-1、518-2)，其中所述两个不同接点通过所述第二绝缘材料彼此分离；及
在所述第二开口中形成所述存储元件材料之后，在所述第二开口中形成导电延伸部(516)。
20.根据权利要求19所述的方法，其中所述方法包含：
与形成所述第一开口同时地穿过所述多个平面中的所述导线材料来形成第一额外开口(206)；
与在所述第一开口中形成所述第二绝缘材料同时地在所述第一额外开口中形成所述第二绝缘材料；
与形成所述第二开口同时地穿过所述多个平面中的所述导线材料及经形成于所述第一额外开口中的所述第二绝缘材料来形成第二额外开口(410)；
在所述第二额外开口中形成所述存储元件材料，使得经形成于所述第二额外开口中的所述存储元件材料具有与在所述多个平面中的每一相应者中的所述导线材料的两个不同接点，其中所述两个不同接点通过经形成于所述第一额外开口中的所述第二绝缘材料来彼此分离，且其中与在所述第二开口中形成所述存储元件材料同时地在所述第二额外开口中形成所述存储元件材料；及
在所述第二额外开口中形成所述存储元件材料之后，且与在所述第二开口中形成所述导电延伸部同时地在所述第二额外开口中形成导电延伸部(516)。
21.根据权利要求19到20中任一权利要求所述的方法，其中所述存储元件的所述两个不同接点与所述多个平面中的每一相应者的所述导线材料的接触面积是基于：
所述导线材料的厚度；及
相邻于所述第二开口的所述导线材料的一部分的宽度。
22.一种处理三维存储器阵列(100)的方法，其包括：
在多个平面(411-1、411-2)中形成导线材料(102)，所述导线材料(102)通过第一绝缘材料(104)彼此分离；
穿过所述多个平面中的所述导线材料来形成第一开口(206)；
在所述第一开口中形成第二绝缘材料(308)；
穿过所述多个平面中的所述导线材料及形成于所述第一开口中的所述第二绝缘材料来形成第二开口(410)，使得所述多个平面中的每一相应者中的所述导线材料被划分到第一子平面(411-1)及第二子平面(411-2)中；及
在所述第二开口中形成存储元件材料(512)，使得所述存储元件材料具有与在所述多个平面中的每一相应者中的所述导线材料的两个不同接点(518-1、518-2)，其中与每一相应平面中的所述导线材料的所述接点中的一者与所述相应平面的所述第一子平面在一起，且与每一相应平面中的所述导线材料的所述接点中的另一者与所述相应平面的所述第二子平面在一起。
23.根据权利要求22所述的方法，其中所述方法包含在于所述第二开口中形成所述存储元件材料之后在所述第二开口中形成导电延伸部(516)。
24.根据权利要求22所述的方法，其中所述方法包含：
在于所述第二开口中形成所述存储元件材料之后在所述第二开口中形成导电圆柱体(514)；及
在于所述第二开口中形成所述导电圆柱体之后在所述第二开口中形成导电延伸部(516)。
25.根据权利要求22到24中任一权利要求所述的方法，其中形成所述第二开口包含移除所述多个平面中的所述导线材料及所述第二绝缘材料的部分，使得所述多个平面中的所述导线材料及所述第二绝缘材料的所得区域排除在形成所述第二开口时移除的区域。
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