CN104718625A - 三维存储器阵列架构 - Google Patents

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Abstract

本发明提供三维存储器阵列架构及其形成方法。实例性存储器阵列可包含：堆叠，其包括位于许多层级处的多个第一导电线，所述多个第一导电线通过至少绝缘材料而彼此分离；及至少一个导电延伸部，其经布置以实质上垂直于所述多个第一导电线而延伸。围绕所述至少一个导电延伸部而形成存储元件材料。围绕所述至少一个导电延伸部而形成单元选择材料。所述至少一个导电延伸部、所述存储元件材料及所述单元选择材料位于所述多个第一导电线的共面对之间。

Description

三维存储器阵列架构
相关申请案
本发明涉及具有代理人案号1001.0680001的标题为“三维存储器阵列架构(THREEDIMENSIONAL MEMORY ARRAY ARCHITECTURE)”的美国专利申请案13/600,699，所述专利申请案的全文以引用方式并入本文中。
技术领域
本发明大体上涉及半导体装置，且更特定来说，本发明涉及三维存储器阵列架构及其形成方法。
背景技术
存储器装置通常用作计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，其尤其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻可变存储器及快闪存储器。电阻可变存储器的类型尤其包含相变材料(PCM)存储器、可编程导体存储器及电阻式随机存取存储器(RRAM)。
存储器装置用作需要高存储器密度、高可靠性及无电力数据保存的宽范围电子应用的非易失性存储器。非易失性存储器可用于(例如)个人计算机、便携式记忆棒、固态驱动器(SSD)、数码相机、蜂窝式电话、便携式音乐播放器(例如MP3播放器)、电影播放器及其它电子装置中。
与存储器装置制造相关的不变挑战为：减小存储器装置的尺寸、增大存储器装置的存储密度及/或限制存储器装置成本。一些存储器装置包含布置成二维阵列的存储器单元，其中存储器单元全部布置于相同平面中。相比而言，各种存储器装置包含布置成具有多个层级的存储器单元的三维(3D)阵列的存储器单元。
附图说明
图1说明现有技术的二维存储器阵列。
图2说明现有技术的三维存储器阵列。
图3说明根据本发明的许多实施例的三维存储器阵列。
图4说明根据本发明的许多实施例的用于使三维存储器阵列偏置的方法。
图5A说明根据本发明的许多实施例的导电线对之间的同心存储器单元结构的位置。
图5B说明根据本发明的许多实施例的导电线交替对之间的同心存储器单元结构的位置。
图5C说明根据本发明的许多实施例的不同导电线交替对之间的同心存储器单元结构的位置。
图5D说明根据本发明的许多实施例的在存储器单元结构间距中具有增加数目的位线的导电线对之间的同心存储器单元结构的位置。
图5E说明根据本发明的许多实施例的在阵列上方及下方交替连接的同心存储器单元结构的位置。
图6说明根据本发明的许多实施例的三维存储器阵列示意图的透视图。
图7说明根据本发明的许多实施例的在字线上方及下方具有位线的三维存储器阵列的透视图。
图8A到D说明根据本发明的许多实施例的对应于图5E中所展示的同心存储器单元的三维存储器阵列的横截面图。
图9说明根据本发明的许多实施例的用于使具有在三维存储器阵列上方及下方交替连接的同心存储器单元结构的所述阵列偏置的方法。
图10A说明根据本发明的许多实施例的具有分离的开关装置的同心存储器单元的三维存储器阵列。
图10B到C说明根据本发明的许多实施例的具有加热器材料及分离的开关装置的同心存储器单元的三维存储器阵列。
具体实施方式
本发明提供三维存储器阵列架构及其形成方法。实例性存储器阵列可包含：堆叠，其包括通过至少绝缘材料而彼此分离的许多层级处的多个第一导电线；及至少一个导电延伸部，其经布置以实质上垂直于所述多个第一导电线而延伸。围绕所述至少一个导电延伸部而形成存储元件材料。围绕所述至少一个导电延伸部而形成单元选择材料。所述至少一个导电延伸部、所述存储元件材料及所述单元选择材料位于所述多个第一导电线的共面对之间。
本发明的实施例实施相变材料(PCM)存储器单元的垂直集成。许多实施例提供比常规二维存储器阵列密集的三维存储器阵列。此外，制造工艺可(例如)通过减少与形成3D阵列相关联的掩模计数而没有先前方法复杂和昂贵。因此，本发明的许多制造工艺可没有先前方法的制造工艺昂贵。
在本发明的下列详细描述中，参考构成本发明的一部分的附图，且在附图中以说明方式展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的所述实施例，且应理解，可利用其它实施例，且可在不脱离本发明的范围的情况下作出工艺变化、电气变化及/或结构变化。
本文的附图遵循编号惯例，其中第一个数字或前几个数字对应于绘图编号且剩余数字识别图式中的元件或组件。可通过使用类似数字而识别不同图之间的类似元件或组件。例如，102可指代图1中的元件“02”，且类似元件可被参考为图2中的202。此外，如本文所使用，“许多”特定元件及/或特征可指代此类元件及/或特征中的一或多者。
如本文所使用，术语“实质上”希望：经修饰的特性未必为绝对的，但足够接近以实现所述特性的优点。例如，“实质上平行”不限于绝对平行，且可包含至少比垂直定向更接近于平行定向的定向。类似地，“实质上正交”不限于绝对正交，且可包含至少比平行定向更接近于垂直定向的定向。
图1说明现有技术的二维存储器阵列100。存储器阵列100可包含可在本文中称为字线的多个导电线102(例如存取线)及可在本文中称为位线的许多导电线104(例如数据线)。字线102在一个层级处布置成实质上彼此平行，且位线104在不同层级处布置成实质上彼此平行。字线102及位线104进一步布置成实质上彼此垂直(例如正交)。针对每一字线102及位线104所展示的索引指示相应线在特定层级内的排序。
在此类架构中，存储器单元106可布置成行及列的矩阵。存储器单元106可位于字线102与位线104的交叉点处。即，存储器单元106布置成交叉点架构。存储器单元106位于使字线102及位线104彼此靠近地穿过(例如交叉、重叠等等)的位置处。字线102及位线104彼此未物理相交，这是因为字线102及位线104形成于不同层级处。
图2说明现有技术的三维存储器阵列208。存储器阵列208包含多个字线210、212，及许多位线214。字线210在一个层级处布置成实质上彼此平行，且字线212在不同层级处布置成实质上彼此平行。如图2中所展示，位线214在不同于字线210及212所在层级中的任一者的层级(例如，介于字线210及212所在的层级之间)处布置成实质上彼此平行。位线214进一步布置成实质上垂直(例如正交)于字线210、212。
图2中展示在字线210、212与位线214的交叉点处布置成交叉点架构的存储器单元216、218。存储器单元216布置于字线210与位线214之间，且存储器单元218布置于字线212与位线214之间。因而，所述存储器单元布置于多个层级中，每一层级具有组织成交叉点架构的存储器单元。所述层级形成于彼此不同的层级处以借此垂直堆叠。存储器单元形成于其中形成字线212及位线214的层级之间的层级处。图2中所展示的三维存储器阵列208包含具有共同位线214但单独字线210、212的存储器单元216、218。更一般而言，三维存储器阵列可具有比图2中所展示的层级多的堆叠层级。
针对每一字线210、212所展示的索引指示字线的层级及字线在特定层级内的排序。例如，字线210(WL3,0)被展示为位于层级0内的位置3处，且字线212(WL3,1)被展示为位于层级1内的位置3处。因而，存储器单元216在图2中被展示为位于位线214(例如BL0)与位线214下方的字线(例如WL2,0)之间，且存储器单元218在图2中被展示为位于位线214(例如BL0)与位线214上方的字线(例如WL2,1)之间。
图3说明根据本发明的许多实施例的三维存储器阵列320。存储器阵列320包括多个存储器单元，例如与第一端子(例如位线)与第二端子(例如字线)之间的单元选择装置串联的存储器元件，所述端子中的每一者可在读取/编程/擦除操作中独立寻址。
图3为未准确反映所说明的各种特征的三维物理尺寸(其包含特征彼此的精确接近度)的简化图。图3不应被视为表示各种元件的准确拓扑定位。而是，图3提供存储器阵列320的电气方案的简化概述，及各种特征的大致相对布置。例如，位线324可位于阵列的顶部(如图所展示)及/或底部处，彼此电解耦。此外，耦合到相同位线324的导电延伸部326T及326U全部被偏置到相同位线电位。然而，图3未展示存储器单元结构328相对于特定层级处的字线(例如WL0,2及WL1,2)的物理接近度。图5A到10B更详细地说明根据本发明的许多实施例的三维存储器阵列的方面。如将从以下讨论明白，在若干实施例中，存储器单元结构328可具有与多个存储器单元相关联的部分。例如，每一存储器单元结构328可具有两个部分：与一个相邻字线322相关联的一部分及与另一相邻字线322相关联的另一部分。此外，对于图3中所展示的配置，存储器单元可由两个存储器单元结构328的部分(形成于导电延伸部326T与特定字线之间的存储器单元结构328上的一部分，及形成于导电延伸部326U与所述特定字线之间的不同存储器单元结构328上的另一部分)组成。存储器单元结构328可物理地存在于其中相应导电延伸部(例如326T、326U)在每一特定层级处的相邻字线对322之间接近地穿过的位置处。
在许多实施例中，可称为字线(WL)的存取线安置于多个不同层级(例如高度、层面、平面)上。例如，字线可安置于N个层级上。绝缘材料(例如电介质材料)使所述字线层级分离。因而，由绝缘材料分离的字线层级形成WL/绝缘材料的堆叠。可称为位线(BL)的数据线布置成实质上垂直于所述字线，且位于字线的所述N个层级上方的层级处(例如位于第N+1层级处)。每一位线可具有接近于所述字线(例如所述字线之间)的许多导电延伸部(例如垂直延伸部)，其中存储器单元形成于所述垂直延伸部与所述字线之间。
图3中所展示的存储器阵列320可包含多个字线322及位线324。字线322可布置到许多层级中。字线322在图3中被展示为布置到四个层级中。然而，其中布置字线322的层级数量不限于此数量，且字线322可布置到更多或更少层级中。字线322在特定层级内布置成实质上彼此平行。可使字线322在堆叠中垂直对准。即，多个层级中的每一者中的字线322可位于每一层级内的相同相对位置处以便与正上方及/或下方的字线322对准。绝缘材料(图3中未展示)可位于在其处形成字线322的层级之间及特定层级处的字线322之间。
如图3中所展示，位线324可在不同于字线322所在层级的层级处(例如，在字线322所在层级的上方及/或下方)布置成实质上彼此平行。即，例如，位线可位于存储器阵列320的顶部处。位线324可进一步布置成实质上垂直(例如正交)于字线322以便在位线324与字线322之间具有重叠(例如不同层级处的交叉点)。然而，实施例不限于严格平行/正交配置。此外，尽管图3展示形成于字线322上的位线324，但本发明的实施例不限于此，且根据一些实施例，位线可形成于字线322下方，其中导电延伸部从位线向上延伸以与字线322接近。根据一些实施例，位线可形成于字线322下方，其中导电延伸部从位线向上延伸以与字线322接近，且位线也可形成于字线322上方，其中导电延伸部从位线向下延伸以与字线322接近。
图3中针对每一字线322所展示的索引指示字线在特定层级内的位置(例如排序)及所述层级。例如，字线WL2,0被展示为位于层级0内的位置2处(位于位置2处的字线堆叠的底部处的字线)，及字线WL2,3被展示为位于层级3内的位置2处(位于位置2处的字线堆叠的顶部处的字线)。其中可布置字线322的层级数量及每一层级处的字线322的数量可大于或小于图3中所展示的数量。
在位线324与字线堆叠322的每一重叠之间，位线324的导电延伸部326T可定向成实质上垂直于位线324及字线322，以便在所述字线堆叠中的每一字线322的一部分接近处(例如附近)穿过。根据一些实施例，位线324的导电延伸部326T可在两个字线堆叠之间穿过以便在字线的所述两个堆叠中的每一者中的每一字线接近处(例如相邻处)穿过。
例如，位线324的导电延伸部326T可经布置以从位线324垂直延伸以在位线324下方的相应字线322的一部分接近处穿过，如图3中所展示。如图所展示，导电延伸部326T可在每一层级处的两个字线322之间穿过以便接近(例如邻近)于两个字线322中的每一者。例如，图3中所说明的导电延伸部326T在识别为WL1,j及WL2,j的字线之间穿过以便接近于其中形成WL1,j及WL2,j的层级处的每一字线。如此处所使用，相邻不一定希望达到接触的靠近程度，而是足够靠近以使得安置于导电延伸部与字线之间(例如)以在其之间形成存储器单元的其它材料电串联。根据许多实施例，导电延伸部326T可以使得存储器单元可形成于导电延伸部326T与相应字线322之间的方式在两个字线322附近(例如相邻处)穿过。
图3中展示存储器单元结构328，其布置成在其中位线324的导电延伸部326T/326U与字线322在不同层级处彼此接近(例如重叠)的位置附近的交叉点架构。在许多实施例中，存储器单元结构328位于导电延伸部326T/326U与字线322(识别为WL1,j及WL2,j)之间。例如，当导电延伸部326T/326U在字线322接近处穿过时，存储器单元结构328可位于导电延伸部326T/326U与字线322之间。每一存储器单元结构328可具有与两个不同存储器单元相关联的部分，且每一存储器单元可由两个不同存储器单元结构的部分(例如相邻于特定字线的每一侧的每一存储器单元结构328的一部分)组成。
导电延伸部326U识别(例如)不同于导电延伸部326T的位线BL0的不同导电延伸部。导电延伸部326T及326U两者通信地耦合到相同位线，且因此被偏置到相同电位。在一些实施例中，导电延伸部326T及326U位于字线322的堆叠之间以便分别位于相同字线堆叠(例如WL1,j)的不同(例如相对)侧处，如图3中所描绘。即，特定导电延伸部位于堆叠的每一平面上的两个字线322接近处，例如，垂直延伸部326T与识别为WL1,j及WL2,j的一对字线322接近地定位。
存储器单元结构可位于导电延伸部(例如326T/326U)与字线堆叠中的每一层级处的相邻字线322之间。如稍后更详细地描述，存储器单元结构328可与一或多个存储器单元相关联。图3(及以下其它图)中所展示的存储器单元结构328被展示为具有穿过圆形符号的对角线以指示与一个存储器单元结构328相关联的多个存储器单元。例如，在图3中，特定导电延伸部与字线(所述特定导电延伸部在给定层级处在所述字线之间相邻)的一者之间的存储器单元结构328的一部分可与一个存储器单元相关联，且所述特定导电延伸部与所述字线(所述特定导电延伸部在所述给定层级处在所述字线之间相邻)中的另一者之间的相同存储器单元结构328的另一部分可与另一存储器单元相关联。
在图3未表示的其它实施例中，在多个层级中的任何给定层级(例如层级j)处，导电延伸部326T可经定位以经过第一字线(例如WL1,j)的一侧，且导电延伸部326U可经定位以经过所述第一字线的相对侧。导电延伸部326T还可经定位以经过相邻于所述第一字线且与所述第一字线共面的字线(例如WL2,j)的一侧。可通过相应位线而存取导电延伸部326T及326U，且可独立存取每一字线。以此方式，两个导电延伸部326T及326U可与特定字线322接近地定位，其中导电延伸部326T为相应第一存储器单元(例如第一存储器单元结构328的一部分)的第一端子，且第一字线322(例如WL1,j)为所述相应第一存储器单元的第二端子。同时，导电延伸部326T可与相邻于特定字线322的第二字线322(例如WL2,j)接近地定位，其中导电延伸部326T为相应第二存储器单元(例如第一存储器单元结构328的一部分)的第一端子，且第二字线322(例如WL2,j)为所述相应第二存储器单元的第二端子。以此方式，两个存储器单元可(例如)形成于围绕任何给定层级处的导电延伸部而形成的存储器单元结构328的侧处，例如下文关于图5D及/或5E所展示。在一些实施例中，导电延伸部326T(图3中所展示)及对应存储器单元结构328可位于交替字线之间，例如图5B及/或5C中所展示的布置。
因而，存储器单元结构328及由存储器单元结构328的部分组成的存储器单元可布置于多个层级中，每一层级具有组织成交叉点架构的存储器单元结构328(及存储器单元)。存储器单元结构328的层级可形成于彼此不同的层级处以借此垂直堆叠。图3中所展示的三维存储器阵列320可包含具有共同位线324但不同字线322的存储器单元结构328。尽管图3中展示字线322的四个层级(及存储器单元结构328的四个对应层级)，但本发明的实施例不限于此且可包含字线322的更多或更少层级(及存储器单元结构328的对应层级)。存储器单元结构(及存储器单元)可实质上形成于与形成字线的层级相同的层级处。
根据本发明的许多实施例，存储器单元结构328的存储器单元可为电阻可变存储器单元。例如，存储器单元结构328的存储器单元可包含相变材料(PCM)，例如硫族化物。存储器单元结构328的每一存储器单元还可包含开关，例如MOS晶体管、BJT、二极管、双向阈值开关(OTS)及其它类型的开关。OTS可包括硫族化物材料，例如不同于用于存储器元件的材料的硫族化物材料。
根据实施例，存储器单元结构328的存储器单元可包含与相应单元选择装置(例如单元存取装置)串联连接的存储元件，每一存储元件围绕导电延伸部326T/326U而同心地形成，如下文关于图5A到5D进一步详细地解释。在本发明内，“同心”是指实质上彼此环绕的结构，且不限于精确或准精确圆形形状或占据区域，例如，可形成椭圆形、正方形或矩形的同心存储器单元。许多实施例包含相变材料(PCM)及开关存储器单元的三维存储器阵列，其可称为3D PCMS阵列。为简洁起见，图3展示位于延伸部326T与字线322之间的存储器单元结构328，例如其中延伸部326T与字线322彼此最靠近。相同字线322可接近于位线的多个导电延伸部326T/326U，且因此具有形成于字线322与不同位线之间的许多存储器单元结构328(及存储器单元)，如将从图5A到10C的描述清楚。
图4说明根据本发明的许多实施例的用于使三维存储器阵列偏置的方法。图4为未反映所说明的各种特征的物理尺寸(其包含特征彼此的实际接近度)的简化图。而是，图4提供各种特征的相对布置相对于以下操作讨论的电气方案及简化概述。图5A到10B更详细地说明根据本发明的许多实施例的三维存储器阵列的方面。图4展示存储器阵列430，其可为关于图3所描述的存储器阵列320的一部分。存储器阵列430可包含多个字线422、正交定向的位线424及耦合到位线424且经布置以从位线424向下垂直延伸的导电延伸部426T(其垂直于字线422及位线424两者)。
采用平衡偏置方案以存取(例如编程或读取)存储器阵列430。经寻址的字线422(例如，经寻址层级上的经寻址位置处的字线)及经寻址的位线经偏置以使得横跨其的电压差超过相应单元选择装置的阈值电压。未寻址的字线422及未寻址的位线424经偏置以使得横跨经寻址及/或未寻址的字线422及位线424的任何其它对的电压差不超过相应单元选择装置的阈值电压。例如，全部其它字线422(其包含位于相同层级中的不同字线422及位于不同层级处的字线422)及其它位线424可被偏置于中间电压，例如参考电压(VREF)，例如经寻址位线的电压与经寻址字线的电压之间的中点电压。
经寻址的位线424在图4中被展示为BLADDR，且未寻址的位线424被展示为BLNOTADDR。图4中的针对每一字线422所展示的索引对应于特定层级内的字线的位置及所述层级。图4中所展示的字线422以ADDR标注经寻址的层级或层级内的位置，且以NOTADDR标注未寻址的层级或层级内的不同字线位置。因此，经寻址的字线422在图4中被展示为WLADDR,ADDR。未寻址的字线422在图4中被展示为WLNOTADDR,NOTADDR、WLNOTADDR,ADDR或WLADDR,NOTADDR中的一者以指示：未寻址的字线422位于未寻址的位置及/或层级处。
根据许多实施例，未寻址的字线422及未寻址的位线424可被偏置到中间电压以减小相对于经寻址的字线422或经寻址的位线424的最大电压降。例如，所述中间电压可经选择以位于经寻址的字线422与经寻址的位线之间的中点处。然而，可选择不同于中点电压的所述中间电压以最小化对字线422及/或位线424上的存储器单元的干扰。
图4展示在经寻址的字线422与经寻址的位线424之间具有完全加阴影的部分(与一个存储器单元相关联)以指示横跨存储器单元442的电压差超过相关联的单元选择装置的阈值电压V的存储器单元结构442。未寻址的字线422与经寻址的位线424之间的存储器单元结构442的其它部分(与不同存储器单元相关联)经部分加阴影以指示：存储器单元结构442的部分受干扰，但横跨存储器单元结构442的所述部分的电压差未超过相关联的单元选择装置的阈值电压V。图4还展示介于未寻址的字线422与未寻址的位线424之间且无任何阴影以指示横跨存储器单元438的电压差可忽略(例如零位)的未受干扰的存储器单元结构438的部分。图4还展示未寻址的字线422与经寻址的位线424之间的存储器单元结构440的受干扰部分，及经寻址的字线422与未寻址的位线424之间的存储器单元结构441的受干扰部分，其经部分加阴影以指示横跨其的电压差为小于相应单元选择装置的阈值电压的某一中间电压(例如V/2)。使未寻址的字线422及未寻址的位线424偏置到相同电压可为有益的。
图4表示根据许多实施例的存储器阵列430的有效电气方案。然而，图4不应被视为表示各种元件的拓扑定位，例如，BLADDR及BLNOTADDR可经物理定位以使得一者形成于阵列的顶部处且一者形成于阵列的底部处。此外，BLADDR及BLNOTADDR指示：这些位线424并非在任何相同给定时间处均为经寻址的位线。使耦合到相同位线424的全部导电延伸部(例如426T)偏置到相同电位(与相应位线424相同的电位)。将所揭示的读取/编程/擦除条件应用于对应(例如经寻址或未寻址)导电线，例如位线及/或字线。
存储器阵列结构与三维垂直沟道NAND存储器具有一些类似性。然而，存取存储器单元(例如电阻可变存储器单元)涉及：使电流(其也在经寻址的位线424(例如BLADDR)及/或经寻址的字线422(例如WLADDR,ADDR)中流动)通过与经寻址的字线的每一侧上的存储器单元相关联的两个存储器单元结构的部分。本发明的平衡偏置方案允许仅在(例如)经寻址的字线及位线上在经寻址的存储器单元上获得高于阈值的电压降，同时分别在未寻址的位线及字线处仅干扰沿所述经寻址的字线及位线的存储器单元，例如，至多最小泄漏电流流过未寻址的存储器单元。
图5A说明根据本发明的许多实施例的导电线对之间的同心存储器单元结构550的位置。对于关于图5A到5E所描述的实施例中的每一者，存储器单元可形成于在其处形成字线的层级处。与图5A到5E的实例中所展示的存储器阵列相比，相应三维存储器阵列可在给定层级中具有更多字线，在额外层级处具有更多字线，具有更多位线及更多同心存储器单元结构。存储器单元可实质上形成于与形成导电线(例如字线)的层级相同的层级处，使得同心存储器单元实质上与导电线共面。一个存储器单元可与每一字线-位线重叠接近地形成。
图5A展示存储器阵列544(例如图3中所说明的存储器阵列320)的一部分的俯视图。存储器阵列544包含多个第一导电线522(例如字线)及布置成垂直于第一导电线522的多个第二导电线524(例如位线)。第一导电线522与第二导电线524重叠且借此形成导电线格栅。
图5A说明利用可适应在掩模尺寸及掩模对准方面的某一变化的掩盖的同心存储器单元结构550的形成。根据许多实施例，可形成包括位于许多层级处的导电材料(用于形成多个导电线522，例如字线)的堆叠，通过所述导电材料之间的至少绝缘材料(例如电介质材料)而使所述导电材料彼此分离。例如，可形成(例如沉积)交替的导电材料与绝缘材料的堆叠，如关于图7及8A到8D进一步展示及讨论。
交替的导电材料与绝缘材料的堆叠可经图案化以形成导电线522，从而用额外绝缘材料填充导电线522之间的体积。其后，可沿图5A中所展示的导电线524的方向形成呈条纹图案的许多开口以形成(例如)自对准于导电线522的自对准通孔562。自对准通孔562由沟槽界定，所述沟槽可通过沟槽掩模及蚀刻(对于沿一个方向(例如图5A中的水平方向)的自对准通孔)而形成且由沿另一方向(例如图5A中的垂直方向)的导电线522形成，使得自对准通孔562对准(例如自对准)于导电线522。沟槽掩模可专用于每一对准通孔562以在限定两侧上的自对准通孔562的字线上延伸某一距离。在一些实施例中，自对准通孔未形成于全部字线之间，可通过不在自对准通孔562上形成沟槽掩模开口而排除字线。在形成导电线524之前形成自对准通孔562。自对准通孔562适应同心存储器单元结构550，且因此与同心存储器单元结构550一致。如图5A中所展示，自对准通孔562形成于导电线522相邻处且由导电线522以及沟槽(例如形成于导电线522之间的左壁/右壁)掩盖。
单元选择装置材料552及存储元件材料554可形成(例如保形沉积)于自对准通孔562中以便在自对准通孔562的侧壁上沉积均匀厚度。例如，单元选择装置材料552可为双向阈值开关(OTS)材料，且存储元件材料554可为相变材料(PCM)。形成导电延伸部556的导电材料(例如金属材料)也可沉积于自对准通孔562中以(例如)完成对自对准通孔562的填充。以此方式，导电延伸部556经布置以实质上垂直于多个导电线522而延伸。导电延伸部556实质上正交于导电线522及524，例如，导电延伸部556延伸穿过页面。
图5A展示围绕导电延伸部556同心布置的存储元件材料554及单元选择装置材料552。如本文所使用，同心未必是指圆形。由于自对准通孔562形成为实质上垂直的导电线522之间的沟槽且单元选择装置材料552及存储元件材料554沉积于自对准通孔562的壁上，所以单元选择装置材料552、存储元件材料554及导电延伸部556可为同心多边形(例如正方形、矩形等等)体积，如图5A中所展示。根据替代实施例，同心存储器单元结构550可形成于实质上圆形通孔中以代替形成于自对准通孔562中。
尽管图5A展示存储元件材料554布置于导电延伸部556相邻处，且单元选择装置材料552布置成与存储元件材料554同心，但本发明的实施例不限于此。根据许多实施例，单元选择装置材料552可布置于导电延伸部556相邻处，且存储元件材料554可布置成与单元选择装置材料552同心。
存储元件材料554可为电阻可变存储材料，使得存储元件为电阻可变存储元件。所述电阻可变存储元件可包含(例如)PCM及其它电阻可变存储元件材料。在其中所述电阻可变存储元件包括PCM的实施例中，所述相变材料可为：硫族化物合金，例如铟(In)-锑(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等等)或锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7等等)；及其它相变材料。如本文所使用，带有连字符的化学组合物表示法指示包含于特定混合物或化合物中的元素，且希望表示涉及所指示元素的全部理想配比。其它相变材料可包含(例如)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。电阻可变材料的其它实例包含过渡金属氧化物材料或合金，其包含两种或两种以上金属，例如过渡金属、碱土金属及/或稀土金属。实施例不限于与存储器单元的存储元件相关联的一或若干特定电阻可变材料。例如，可用于形成存储元件的电阻可变材料的其它实例尤其包含二元金属氧化物材料、巨磁阻材料及/或各种基于聚合物的电阻可变材料。
包括与相变材料串联的单元选择装置的存储器单元可称为相变材料及开关(PCMS)存储器单元。在许多实施例中，同心布置的单元选择装置用作(例如)二端子OTS。OTS材料可(例如)包含对横跨所述OTS的施加电压作出响应的硫族化物材料。对于小于阈值电压的施加电压，所述OTS保持处于“关断”状态，例如非导电状态。替代地，响应于大于所述阈值电压的横跨所述OTS的施加电压，所述OTS进入“接通”状态，例如导电状态。响应于接近阈值电压的施加电压，横跨所述OTS的电压可“快速返回(snapback)”到保持电压。
在许多实施例中，同心形成的存储元件可用作二端子相变存储元件。然而，本发明的实施例不限于PCMS交叉点阵列或特定单元选择开关。例如，本发明的方法及设备可应用于其它交叉点阵列，例如(例如)利用电阻随机存取存储器(RRAM)单元、导电桥接随机存取存储器(CBRAM)单元及/或自旋转移力矩随机存取存储器(STT-RAM)单元以及其它类型的存储器单元的阵列。
在许多实施例中，存储元件材料554可包括与单元选择装置材料552相同的材料中的一或多者。然而，实施例不限于此。例如，存储元件材料554及单元选择装置材料552可包括不同材料。
可通过各种薄膜技术(其尤其包含(但不限于)旋涂、毯覆式涂覆、化学气相沉积(CVD)(例如低压CVD)、等离子增强型化学气相沉积(PECVD)、原子层沉积(ALD)、等离子增强型ALD、物理气相沉积(PVD)、热分解及/或热生长)而形成本文所描述的材料。替代地，材料可在原位生长。尽管本文所描述及所说明的材料可形成为层，但材料不限于此且可形成于其它三维配置中。关于图7及8A到8D而进一步讨论制造技术。
尽管为简洁起见图5A中未展示额外材料，但额外材料可同心地形成于导电延伸部556与相应导电线522(例如加热器材料)之间。另一实例(例如)为形成于存储元件材料554与单元选择装置材料552之间以使存储元件材料554与存储器单元选择装置材料552分离及/或在存储元件材料554与单元选择装置材料552之间提供保护以减轻组合物混合的材料。在又一实例中，(若干)额外材料可用作为粘附层以改善单元选择装置材料及/或存储元件材料到下伏材料的粘附性。
在存储器单元结构550形成于自对准通孔562中之后，导电线524(例如位线)可形成于存储器单元结构550及导电线522上。可形成实质上垂直于导电线522(如图5A中所展示)且实质上垂直于导电延伸部556(其被导引入及导引出图5A的平面)的导电线524。导电延伸部556的一端可通信地耦合到导电线524，例如关于图3所展示及讨论且如下文进一步所详述。与特定导电线522(例如WL1,j)相关联的每一存储器单元(例如558及560)由一对导电延伸部556在经寻址的导电线522的两侧处存取。此外，此类导电延伸部556中的每一者用于寻址相邻导电线522上的不同存储器单元结构550(的一部分)。然而，应注意，由于耦合到相同导电线524(例如位线)的全部导电延伸部556被偏置到相同电压，所以不管拓扑差异如何，(例如)特定导电线524及耦合到其的导电延伸部556实际上是相同电节点。导电线524与导电线522重叠，但不相交。例如，导电线524可形成于不同于导电线522的层级处，其中绝缘材料形成于其之间以使相应导电线522及524隔离。
包含与相应单元选择装置部分串联连接的存储元件部分的同心存储器单元结构550形成于导电延伸部556与导电线522之间。相应存储器单元结构550的导电延伸部556、存储元件材料554及单元选择装置材料552在(例如)导电线对522之间的相应导电线522接近处穿过。根据图5A中所说明的实施例，存储器单元结构550沿导电线524定位于每一对相邻导电线522之间。
因而，每一自对准通孔562与两个相邻导电线522接触，且每一导电线522与两个自对准通孔562(其对应于每一导电线524)接触，使得两个有效区域(例如遭受相变的体积)与导电线522与导电线524的每一重叠相关联。例如，图5A中展示位于WL1,j与BLk+2之间的一个实例性存储器单元，其包括第一存储器单元结构550的部分558及第二存储器单元结构550的部分560。当编程或读取存储于WL1,j与BLk+2之间的信息时涉及不同存储器单元结构550的这些部分558及560。与部分558相对的第一存储器单元结构550的部分559包括位于WL2,j与BLk+2之间的存储器单元的部分，且与部分560相对的第二存储器单元结构550的部分563包括位于WL0,j与BLk+2之间的存储器单元的部分。
因此，根据本发明的许多实施例，用于存储一个单位的信息(例如一位)的存储器单元包括两个有效区域，其各自为两个不同存储器单元结构550的一部分。如图3及4中所描绘，与可能不同于在不同图中所展示的不同实施例的特定拓扑无关，可通过寻址一个导电线522(例如一个字线)及一个导电线524(例如一个位线)而明确地寻址每一存储器单元(其例如包括558及560)。当包括存储器单元的两个存储器单元结构550的部分小于存储器单元结构550的整个体积的一半时，与存储器单元相关联的有效体积可相对于一个存储器单元结构550的整体体积有所减小。其它实施例甚至可进一步减小与存储器单元相关联的有效体积，如下文所讨论。
图5B说明根据本发明的许多实施例的导电线522的交替对之间的同心存储器单元结构550的位置。通过沿特定位线将自对准通孔交替定位于每隔一个字线之间，每一存储器单元结构的仅一侧相对于字线及位线的特定对有效。即，沿特定位线形成可能自对准通孔的仅约一半(对于一些布置，可存在一半以上的自对准通孔)。以此方式，图5B中所展示的配置关于图5A中所展示的配置而减小相对于特定存储器单元的遭受相变的有效区域的总体积。
存储器单元结构550的组合物及配置可与关于图5A所描述的存储器单元结构的组合物及配置相同，且用于形成特定存储器单元结构550的过程可与关于图5A中所展示的阵列544所描述的用于形成存储器单元结构的过程相同。阵列564的导电线522及524的布置可与关于图5A所描述的导电线的布置相同。然而，图5B中所展示的阵列564的存储器单元结构550的位置不同于图5A中所展示的阵列544的存储器单元结构的位置。
导电线524形成于导电线522上，如图5B中所展示。因而，导电延伸部556从导电线524向下垂直延伸以在导电线522接近处(例如在导电线522之间)穿过，其类似于关于图3所展示的配置。导电延伸部556实质上正交于导电线522及524，例如，导电延伸部556延伸穿过页面。
图5B展示导电线522的交替对之间的同心存储器单元结构550，使得每一自对准通孔与两个相邻导电线522接触，但每一导电线522与一个自对准通孔(其对应于每一导电线524)接触。因而，一个存储器单元结构550的一个有效区域(例如580、560)与导电线522与导电线524的每一重叠相关联。因此，每一存储器单元包括一个存储器单元结构550的一个有效区域580/560，其与关于图5A所描述的有效体积相比涉及每存储器单元的约一半有效体积。
例如，图5B中展示位于WL1,j与BLk+2之间的一个实例性存储器单元，其包括第一存储器单元结构550的部分558。与部分558相对的第一存储器单元结构550的部分559包括位于WL2,j与BLk+2之间的另一存储器单元。图5B中展示位于WL0,j与BLk+2之间的又一存储器单元，其包括第二存储器单元结构550的部分560。如图3及4中所描绘，与可能不同于在不同图中所展示的不同实施例的特定拓扑无关，可通过寻址一个导电线522(例如一个字线)及一个导电线524(例如一个位线)而明确寻址每一存储器单元(其可为存储器单元结构550的一部分，例如558)。然而，(例如)当通信地耦合到相同位线524的存储器单元结构位于导电线522的两侧上时，可由两个存储器单元结构的部分形成存储器单元，或(例如)当通信地耦合到特定导电线524的存储器单元结构仅位于导电线522的一侧上时，可由仅一个存储器单元结构的一部分形成存储器单元。
图5B展示具有存储器单元结构550的配置的阵列564，其中与每一相应导电线524及特定对的导电线522中的任一导电线522相关联的存储器单元结构550位于所述特定对的导电线522之间。换句话说，与全部导电线524及一对导电线522相关联的存储器单元结构550位于所述对导电线522之间。例如，与导电线524中的每一者及包括WL1,j及WL2,j的导电线对相关联的存储器单元结构550位于WL1,j与WL2,j之间，且与WL1,j及WL2,j中的任一者相关联的存储器单元结构550不相邻于WL1,j或WL2,j而定位，而是不介于WL1,j与WL2,j之间。即，无存储器单元结构550位于WL0,j与WL1,j之间。可由适当掩模界定存储器单元结构550的位置以在图5B中所展示的位置处形成自对准通孔，例如仅沿每一导电线522的一侧的自对准通孔。
图5C说明根据本发明的许多实施例的介于导电线的不同交替对之间的同心存储器单元结构的位置。每一个别存储器单元结构550的组合物及配置可与关于图5A所描述的存储器单元结构的组合物及配置相同，且用于形成特定存储器单元结构550的过程可与关于图5A中所展示的阵列544所描述的用于形成存储器单元结构的过程相同。然而，图5C中的存储器单元结构550的图案位置不同于图5A中所展示的存储器单元结构550的图案位置。阵列564的导电线522及524的布置可与关于图5A所描述的阵列的导电线的布置相同。然而，图5C中所展示的阵列566的存储器单元结构550的位置不同于图5A中所展示的阵列544的存储器单元结构的位置(通过在定位自身对准通孔时由不同沟槽掩模配置实现差异)，且不同于图5B中所展示的阵列564的存储器单元结构的位置。
导电线524形成于导电线522上，如图5C中所展示。因而，导电延伸部556从导电线524向下垂直延伸以在导电线522接近处(例如在导电线522之间)穿过，其类似于关于图3的透视图中所展示的配置。
图5C展示经定位以便在沿导电线524的同心存储器单元结构550之间具有两个导电线522的同心存储器单元结构550，其中使同心存储器单元结构550的位置偏移一个导电线524以使同心存储器单元结构550沿相邻导电线524而定位。即，同心存储器单元结构550定位成“棋盘图案”以使同心存储器单元结构550位于导电线522之间的沿导电线524的每隔一个位置处，如图5C中所展示。
每一自对准通孔与两个相邻导电线522接触。然而，每一导电线522仅与一个自对准通孔(其对应于特定导电线524)接触。因而，一个存储器单元结构550的一个有效区域(例如580、560)与导电线522及导电线524的每一重叠相关联。因此，每一存储器单元包括一个存储器单元结构550的一个有效区域558/560，其与关于图5A所描述的有效体积相比涉及每存储器单元的约一半有效体积。
例如，图5C中展示位于WL1,j与BLk+2之间的一个实例性存储器单元，其包括第一同心存储器单元结构550的部分558。与部分558相对的第一同心存储器单元结构550的部分559包括位于WL2,j与BLk+2之间的另一存储器单元。图5C中展示位于WL0,j与BLk+2之间的另一存储器单元，其包括第二同心存储器单元结构550的部分560。
图5C展示无同心存储器单元结构550位于对应于BLk+1的导电线对WL1,j与WL2,j之间。对应于WL1,j及BLk+1的同心存储器单元结构550位于WL0,j与WL1,j之间。可由适当掩模界定存储器单元结构550的位置以在图5C中所展示的位置处形成自对准通孔，例如沿特定导电线524的自对准通孔仅沿每一导电线522的一侧，但相对于相邻导电线524而偏移以便形成其中将形成存储器单元结构550的自对准通孔的“棋盘”图案。
导电线524形成于导电线522上，如图5C中所展示。因而，导电延伸部556从导电线524向下垂直延伸以在导电线522接近处(例如在导电线522之间)穿过，其类似于关于图3所展示的配置(如针对不同图案适当地修改)。例如，与可能不同于在不同图中所展示的不同实施例的特定拓扑无关，可通过寻址一个导电线522(例如一个字线)及一个导电线524(例如一个位线)而明确寻址由一个存储器单元结构550的一部分形成的每一存储器单元558或559。
图5D说明根据本发明的许多实施例的在存储器单元结构间距中具有增加数目的位线的导电线对之间的同心存储器单元结构的位置。对于图5D中所展示的阵列568，导电线522及同心存储器单元结构550的布置以及单元选择装置材料552、存储元件材料554及导电延伸部556的布置(其包括同心存储器单元结构550)类似于关于图5A中所展示的阵列544所描述的布置。然而，对于图5D中所展示的阵列568，最上导电线(例如位线)的数量、配置及布置不同于关于图5A中所展示的阵列544所描述的导电线的数量、配置及布置。
图5D展示位线间距为图5A中所展示的间距的一半，从而导致位线密度加倍。即，对于图5A中所展示的每一位线位置(例如k、k+1、k+2)，图5D中展示多达两倍的导电线547(奇数)及549(偶数)，其(例如)指示为与每一位置k、k+1、k+2相关联的奇数位线及偶数位线。阵列568在存储器单元间距中包含两个位线(处于相同层级)。导电线547及549具有波形(例如z字形)配置，使得导电线547及549中的每一者经配置以处于沿正交于导电线522方向的一方向与每隔一个同心存储器单元结构550的导电延伸部556接触的位置。即，导电线547及549可沿正交(例如垂直)于导电线522方向的方向通信地耦合到每隔一个同心存储器单元结构550。在许多实施例中，导电线547及549的波形配置使得其在导电线547及549的方向发生改变的位置处(例如在沿实质上正交于导电线522的方向的方向的位置处)接触延伸部的棋牌阵列中的导电延伸部556。波形周期数大于一个导电线522间距，例如(例如)两个导电线522。
导电线547及549本质上彼此平行。尽管图5D展示导电线547及549中的每一者的急剧方向变化，但本发明的实施例不限于此，且导电线547及549可经形成以具有更平滑的方向变化。导电线547及549形成于导电线522上，如图5D中所展示。因而，导电延伸部556从导电线547及549向下垂直延伸以在导电线522接近处(例如在导电线522之间)穿过，其在某种程度上类似于关于图3的透视图中所展示的向下延伸的导电延伸部的配置(其忽略不同位线数量、配置及布置)。
根据图5D中所展示的阵列568的配置，由不同导电线547或549(例如位线)独立接触相邻于特定导电线522的两个同心存储器单元结构550的导电延伸部556。换句话说，相应导电线547或549接触交替同心存储器单元结构550的导电延伸部556。与可能不同于在不同图中所展示的不同实施例的特定拓扑无关，可通过寻址一个导电线522(例如一个字线)及一个导电线547或549(例如一个位线)而明确寻址每一存储器单元558或560。
根据图5D中所展示的阵列568的配置，一个同心存储器单元结构550的仅一个有效区域与每一字线-位线重叠相关联，其导致图5D中所展示的阵列568的配置关于图5A中所展示的阵列544的配置涉及相变的存储元件材料554的体积有所减小。图5D展示各自对应于导电线(例如字线WL1,j)的有效区域558及560。然而，有效区域558对应于例如位线BLk+2,E的导电线，而有效区域560对应于例如位线BLk+2,O的导电线。
导电线547及549及/或同心存储器单元结构550位置的其它配置为可能的，例如沿导电延伸部556的每一侧布线的平行笔直位线，所述位线具有到交替同心存储器单元结构550的导电(垂直)延伸部556的延伸部(例如岔线)。或可使交替同心存储器单元结构550的位置交错，或否则以某一方式偏移，使得平行笔直位线与交替同心存储器单元结构550的导电(垂直)延伸部556对准。
图5E说明根据本发明的许多实施例的在阵列上方及下方交替连接的同心存储器单元结构的位置。阵列570在存储器单元间距中包含两个位线(处于不同层级，例如顶部及底部)。对于图5E中所展示的阵列570，导电线522的布置、同心存储器单元结构相对于导电线522的位置及单元选择装置材料及存储元件材料同心地围绕导电延伸部的布置(其包括同心存储器单元结构)在某种程度上类似于关于图5A中所展示的阵列544所描述的位置及布置。然而，图5E中所展示的阵列570与图5A中所展示的阵列544的不同之处是与形成于导电线522下方的额外数目个位线相关的若干方面。
顶部导电线524(例如顶部位线)形成于导电线522上，且在图5E中被展示为BLT0、BLT1及BLT2。底部导电线551(例如底部位线)形成于导电线522下方，且在图5E中被展示为BLB0、BLB1及BLB2。同心存储器单元结构的两个不同配置(顶部连接式同心存储器单元结构550T及底部连接式同心存储器单元结构550B)设置于阵列570中。顶部连接式同心存储器单元结构550T具有向上垂直延伸的导电延伸部556T，且通信地耦合到顶部导电线524的相应者。底部连接式同心存储器单元结构550B具有向下垂直延伸的导电延伸部556B，且通信地耦合到底部导电线551的相应者。实际上，导电延伸部556T从导电线524向下垂直延伸以在导电线522接近处(例如在导电线522之间)穿过，且导电延伸部556B从导电线551向上垂直延伸以在导电线522接近处(例如在导电线522之间)穿过。在图5D中，通过减小导电线524的间距而获得位线加倍，例如单元间距中具有两个位线。减小导电线524的间距可伴随着单元间距在任何给定技术节点处沿水平方向的增大。在此情况中，相同层级上的导电线524(例如位线)的数量也加倍。然而，可使用形成于多个层级处的导电线(例如形成于存储器单元结构上方的一些导电线524及形成于存储器单元结构下方的一些导电线524)来实施减小导电线524的间距，其可允许给定层级上的宽松的导电线524的间距。
顶部连接式同心存储器单元结构550T及底部连接式同心存储器单元结构550B可形成于自对准通孔562中，如关于图5A所描述。顶部连接式同心存储器单元结构550T包含围绕导电延伸部556T而同心地形成的单元选择装置材料552T及存储元件材料554T，且底部连接式同心存储器单元结构550B包含围绕导电延伸部556B而同心地形成的单元选择装置材料552B及存储元件材料554B，其类似于先前相对于同心存储器单元结构550所描述的内容。然而，顶部连接式同心存储器单元结构550T与底部连接式同心存储器单元结构550B之间的相应单元选择装置材料及存储元件材料的配置的略微不同之处是到不同位线(例如顶部对底部)的布线，且关于图8A到8C进一步详细地对其进行描述。
图5E展示从导电线524(例如顶部位线)略微偏移的导电线551(例如底部位线)。然而，所述偏移仅用于使图式清楚以便指示单一俯视图中存在顶部位线及底部位线。导电线524及551可形成为彼此对准，例如，导电线551未从导电线524的定位偏移。即，可实施具有叠置于导电线524下方且与导电线524垂直对准的导电线551的阵列570。
由于自对准通孔562形成为在实质上垂直导电线522之间的沟槽且单元选择装置材料及存储元件材料沉积于自对准通孔562的壁上，所以单元选择装置材料、存储元件材料及导电延伸部可为同心多边形(例如正方形、矩形等等)体积，如图5E中所展示。根据替代实施例，同心存储器单元结构可形成于实质上圆形通孔中以代替形成于自对准通孔562中。
图5E展示沿位线的交替顶部连接式同心存储器单元结构550T及底部连接式同心存储器单元结构550B，使得每隔一个同心存储器单元结构连接到导电线524(例如顶部位线)或导电线551(例如底部位线)中的一者。即，顶部连接式同心存储器单元结构550T相邻于特定导电线522的一侧，且底部连接式同心存储器单元结构550B相邻于所述特定导电线522的相对侧，如图5E中所展示。
然而，本发明的实施例不限于此，且对于(例如)沿图5E的水平方向的一对导电线522之间的同心存储器单元结构，所述存储器单元结构还可在顶部连接式同心存储器单元结构550T与底部连接式同心存储器单元结构550B之间交替，使得所述同心存储器单元结构沿两个方向(例如图5E的垂直方向及水平方向)交替。沿图5E中的水平方向及垂直方向两者交替仍导致特定导电线522的一侧相邻于顶部连接式同心存储器单元结构550T且所述特定导电线522的相对侧相邻于底部连接式同心存储器单元结构550B。
由于导电线522的相对侧相邻于与导电线524(例如顶部位线)或导电线551(例如底部位线)的不同者相关联的同心存储器单元结构，所以一个存储器单元结构(例如550T或550B)的仅一个有效区域(例如578、580)与导电线522及导电线524或551的每一重叠相关联。因此，每一存储器单元包括一个存储器单元结构的一个有效区域578/580，其与关于图5A所描述的有效体积相比涉及每存储器单元的约一半有效体积。
图5E中所展示的切割线A-A为图8A中所展示的视图提供参考。图5E中所展示的切割线B-B为图8B中所展示的视图提供参考。图5E中所展示的切割线C-C为图8C中所展示的视图提供参考。图5E中所展示的切割线D-D为图8D中所展示的视图提供参考。
图6说明根据本发明的许多实施例的三维存储器阵列示意图的透视图。图6对应于图5E中所展示的阵列570(图6中展示额外位置3处的位线，且扼要地展示图6的前景中的字线以更好地观看同心存储器单元结构的位置及连接)。与具有仅形成于字线322上方的位线324的图3中所展示的配置相比，图6展示形成于字线622上方的顶部位线624及形成于字线622下方的底部位线651。应注意，不管字线上方及下方的位线的拓扑安置如何，且对应地，不管从上方通信地耦合到一些存储器单元及从下方通信地耦合到其它存储器单元的导电延伸部如何，从电气观点而言，图3的阵列与图6的阵列中的存储器单元的布置彼此等效，这是因为存储器单元始终被置于字线与位线的近端交叉点处。可通过寻址一个位线(例如一些存储器单元的一个上方位线或其它存储器单元的一个下方位线)及一个字线(其中其它位线及字线为未寻址的线)而明确寻址每一存储器单元。
导电延伸部626T从顶部位线624向下延伸到每一字线622的一侧(例如图6中所展示的后侧)上的顶部连接式同心存储器单元结构650T。导电延伸部626B从底部位线651向上延伸到每一字线622的另一侧(例如，与如图6中所展示的与顶部连接式同心存储器单元结构650T相对的前侧)上的底部连接式同心存储器单元结构650B。
图7说明根据本发明的许多实施例的在字线上方及下方具有位线的三维存储器阵列的透视图。图7对应于图5E中所展示的阵列570及图6中所展示的三维存储器阵列示意图。图7中所展示的特征的一些部分经截断以观看其它特征，例如，以便查看原本将位于其它特征后方的特征。
图7展示形成于字线722上方的顶部位线724及形成于字线722下方的底部位线751。顶部连接式同心存储器单元结构750T(其包含导电延伸部(图中未个别展示))从顶部位线724向下延伸且未向下延伸到达对应底部位线751。底部连接式同心存储器单元结构750B(其包含导电延伸部(图中未个别展示))从底部位线751向上延伸且未向上延伸到足以到达对应顶部位线724。图7进一步展示每一字线722的一侧上的顶部连接式同心存储器单元结构750T及每一字线722的相对侧上的底部连接式同心存储器单元结构750B。
图8A到D说明根据本发明的许多实施例的对应于图5E中所展示的同心存储器单元的三维存储器阵列的横截面图。图8A中所展示的视图对应于沿图5E中所展示的切割线A-A，其沿位线方向。图8A展示(例如)可形成于衬底(图中未展示)上的底部位线851。图8A还展示包含形成于底部位线851上的许多字线及形成于字线822上的顶部位线824的堆叠。图8A展示字线822的端视图，如同其延伸入及延伸出页面。为使其它特征简单及清楚，图8A中未展示个别字线822之间及/或字线822与顶部位线824及/或底部位线851之间的绝缘材料。
图8A进一步展示左边上的顶部连接式同心存储器单元结构850T及右边上的底部连接式同心存储器单元结构850B的横截面。顶部连接式同心单元结构850T包含向上延伸到顶部位线824且与顶部位线824通信地耦合的导电延伸部856T。底部终止材料855可形成于至少在顶部连接式同心存储器单元结构850T下方的底部位线851上，使得导电延伸部856T未延伸到底部位线851且未与底部位线851通信地耦合。
底部连接式同心存储器单元结构850B包含向下延伸到底部位线851且与底部位线851通信地耦合的导电延伸部856B。顶部终止材料853可形成于底部连接式同心存储器单元结构850B上(例如介于底部连接式同心存储器单元结构850B与顶部位线824之间，至少在底部连接式同心存储器单元结构850B上)，使得导电延伸部856B未延伸到顶部位线824且未与顶部位线824通信地耦合。
顶部连接式同心存储器单元结构850T及底部连接式同心存储器单元结构850B可形成于(例如)自对准通孔(例如关于图5A中的通孔562所描述)或其它形状的空腔(如先前所描述)中。图8A展示围绕导电延伸部856T而同心地形成的存储元件材料854T及围绕存储元件材料854T而同心地形成的单元选择装置材料852T。一些存储元件材料854T及/或单元选择装置材料852T可形成于其中形成同心存储器单元结构850T的自对准通孔的底部处，如图8A中所展示。尽管图8A展示向下延伸到底部终止材料855的导电延伸部856T，但实施例不限于此，且导电延伸部856T无需完全延伸穿过存储元件材料854T及/或存储器单元选择装置材料852T而到底部终止材料855。导电延伸部856T至少延伸到与字线822相邻便足够。在一些实施例中，存储元件材料854T及存储器单元选择装置材料852T形成于导电延伸部856T与字线822之间，使得存储器单元实质上与字线822共面。
图8A展示围绕导电延伸部856B而同心地形成的存储元件材料854B及围绕存储元件材料854B而同心地形成的单元选择装置材料852B。一些存储元件材料854B及/或单元选择装置材料852B可形成于其中形成同心存储器单元结构850B的自对准通孔的底部处，如图8A中所展示。对于同心存储器单元结构850B，导电延伸部856B经形成以向下延伸到底部位线851，例如穿过可形成于自对准通孔的底部处的任何存储元件材料854B及/或单元选择装置材料852B。顶部终止材料853可形成于同心存储器单元结构850B上方以使同心存储器单元结构850B(其包含至少导电延伸部856B)与顶部位线824隔离。
图8B中所展示的视图对应于沿图5E中所展示的切割线B-B。图8B展示如先前关于图8A所描述的两个底部连接式同心存储器单元结构850B的横截面。在图5E中所展示的字线(例如522)之间截取横截面，因此字线横截面未出现在图8B中。图8B展示顶部位线824及底部位线851的端视图，如同其延伸入及延伸出此横截面的页面。图中展示横跨每一底部连接式同心存储器单元结构850B的顶部而延伸的顶部终止材料853。
图8C中所展示的视图对应于沿图5E中所展示的切割线C-C。图8C展示如先前关于图8A所描述的两个顶部连接式同心存储器单元结构850T的横截面。在图5E中所展示的字线(例如522)之间截取横截面，因此字线横截面未出现在图8C中。图8C展示顶部位线824及底部位线851的端视图，如同其延伸入及延伸出此横截面的页面。展示横跨每一顶部连接式同心存储器单元结构850T的底部而延伸的底部终止材料855。
图8D中所展示的视图对应于沿图5E中所展示的切割线D-D。沿图5E中所展示的字线(例如522)截取横截面，因此字线横截面连同顶部位线824及底部位线851一起出现在图8D中，其延伸入及延伸出此横截面的页面。图8D中未展示同心存储器单元结构，这是因为其形成于字线822之间。除图8A到8D中所展示的材料之外的其它材料可形成为(例如)粘附层以避免或最小化材料(例如存储元件材料及单元选择装置材料)的组分混合。再者，参考图8B到8D，如果底部位线851及顶部位线824耦合到相应的同心存储器单元结构850B及850T的导电延伸部856B及856T，那么底部位线851及顶部位线824的精确定位及尺寸可不同，例如，导电线可具有不同宽度/间隔及/或未经精确对准。
可(例如)通过适当掩盖且使各种材料形成于彼此上(如图8A到8D中所展示)及其它而从这些横截面图确定用于形成本发明的结构的工艺流程。例如，底部位线851可形成于衬底上，且底部终止材料855可沉积及图案化于底部位线851的部分(其例如对应于随后将在其处形成顶部连接式同心存储器单元结构850T的位置)上。许多交替的导电材料(例如金属)及绝缘材料的堆叠可形成于底部位线851及/或底部终止材料855上，底部终止材料855可经图案化以使特定层级处的个别字线分离。绝缘材料可沉积于字线的所得堆叠之间，且绝缘材料可经化学机械抛光(CMP)。通孔可形成于字线之间。存储元件材料及单元选择装置材料可沉积到通孔中，且经回蚀以使其中形成到底部位线851的连接的通孔的底部敞开。通孔可填充有导电材料以形成导电延伸部。绝缘材料可形成于平面化表面上且其可沿字线方向图案化(例如)以仅暴露沿位线方向的交替自对准通孔，同时使剩余的自对准通孔绝缘。
图9说明根据本发明的许多实施例的用于使具有在三维存储器阵列上方及下方交替连接的同心存储器单元结构的所述阵列偏置的方法。图9展示存储器阵列的一部分，例如关于图5E到8D所展示及所描述的存储器阵列。所述存储器阵列可包含多个字线922、正交定向的顶部位线924及底部位线951，其中导电延伸部926T通信地耦合到顶部位线924及顶部连接式同心存储器单元结构，且底部连接式导电延伸部926B通信地耦合到底部位线951及底部连接式同心存储器单元结构。
采用平衡偏置方案以存取(例如编程或读取)特定存储器单元。经寻址层级上的经寻址位置处的经寻址字线922(例如来自图9中所展示的字线的前景堆叠中的顶部的第二字线)及经寻址位线(例如图9中所展示的左上位线)经偏置，使得横跨其的电压差超过相应单元选择装置的阈值电压。未寻址的字线922及未寻址的位线924及951经偏置以使得横跨任何其它对的经寻址及/或未寻址的字线922及位线924及951的电压差不超过相应单元选择装置的阈值电压。
例如，全部其它字线922(其包含位于与经寻址的字线922相同的层级中的不同字线922及位于不同层级处的字线922)及其它位线924及951(其包含位于字线堆叠的与经寻址的位线相对的侧上的位线及位于字线堆叠的与经寻址的位线相同的侧上的不同位置中的位线)可被偏置到中间电压，例如参考电压(VREF)，例如经寻址位线的电压与经寻址字线的电压之间的中点电压。
经寻址的顶部位线924在图9中被展示为具有偏置电压V的BL(T)ADDR，且全部其它顶部位线924未被寻址且在图9中被展示为具有偏置电压V/2的BL(T)NOTADDR。全部其它底部位线951未被寻址且在图9中被展示为也被偏置到中间电压V/2的BL(B)NOTADDR。同样地，经寻址的字线922(例如来自图9中所展示的字线的前景堆叠中的顶部的第二字线)偏置到零位(例如接地)电压，且未寻址的字线922(其包含图9中所展示的位于字线的所述前景堆叠中的其它字线及位于字线的背景堆叠中的全部字线)被偏置到中间电压V/2。即，经寻址的位线与经寻址的字线之间的电压为V。未寻址的位线及字线可各自被偏置到V/2的抑制电压，使得未寻址的位线与字线之间的电压为0。
根据许多实施例，未寻址的字线922及未寻址的位线924及951可被偏置到中间电压以相对于经寻址的字线922或经寻址的位线924或951而减小最大电压降。例如，中间电压可经选择以处于未寻址的字线922与未寻址的位线924及951之间的中点。然而，中间电压可经选择以不同于中点电压以使对存储器单元的干扰最小化。图9展示经寻址的字线922与经寻址的位线924之间的存储器单元942，其被完全加阴影以指示横跨存储器单元942的电压差V超过相关联单元选择装置的阈值电压。
图9展示未寻址的字线922与未寻址的位线924/951之间的未受干扰的存储器单元938，其无任何阴影以指示横跨存储器单元938的电压差可忽略(例如零位)。图9还展示未寻址的字线922与经寻址的位线924(例如BL(T)ADDR)之间的受干扰存储器单元940，及经寻址的字线922与未寻址的位线924及951之间的受干扰存储器单元941，其经部分加阴影以指示电压差为小于相应单元选择装置的阈值电压的某一中间电压(例如V/2)。使未寻址的字线922及未寻址的位线924及951偏置到相同电压可为有益的。
存取关于图5E到9中所展示及所描述的存储器阵列配置中的存储器单元涉及：使电流(其也在经寻址的位线924及/或经寻址的字线922中流动)通过所述存储器单元(例如电阻可变存储器单元)。本发明的平衡偏置方案允许仅在经寻址的单元上(例如在经寻址的字线及位线上)获得高于阈值的电压降，同时分别在未寻址的位线(顶部及底部)及字线处仅干扰沿经寻址的字线及经寻址的位线的单元，例如，至多最小泄漏电流流过未寻址的存储器单元。不管关于图9所描述的阵列配置与关于图4所描述的阵列配置之间的拓扑差异如何，从电气观点而言，偏置方案是等效的。实际上，在两种情况中，可通过寻址处于高于阈值的电压的一个字线及一个位线同时使未寻址的字线与未寻址的位线之间的电压降维持在阈值(例如0伏特)以下而明确寻址每一存储器单元。
图10A说明根据本发明的许多实施例的具有分离的开关装置的同心存储器单元的三维存储器阵列。根据一些实施例，沉积于同心存储器单元的最外径向位置处的图5A到5E中所展示的单元选择装置材料552可垂直邻接于不同层级的第一导电线522之间，如图8A中的横截面中所展示。然而，根据许多其它实施例，单元选择装置材料可在形成于不同层级处的存储器单元之间分离。
图10A展示许多交替绝缘材料1048(例如电介质)及导电材料1022沉积于蚀刻终止材料1062上。可使通孔(例如孔)蚀刻穿过交替绝缘材料1048及导电材料1022以(例如)终止于蚀刻终止材料1062。在通孔形成期间及/或在通孔形成之后，导电材料1022可凹入以产生图10A中所说明的配置。可通过选择性蚀刻(例如非方向性蚀刻，例如湿式蚀刻))而形成相对于最初形成通孔的壁的导电材料1022中的凹槽。单元选择装置材料1055可沉积到通孔中(沉积到通孔的侧壁上)，单元选择装置材料1055可填充由从导电材料1022的边缘延伸的凹入导电材料1022留出的区域。
可(例如)通过方向性蚀刻(例如干式蚀刻)而从几乎全部凹槽移除(例如从通孔的侧壁移除)单元选择装置材料1055，其可仅在离散凹槽中留有单元选择装置材料1055。其后，存储元件材料1054(例如PCM)及导电延伸部材料1056(例如金属垂直位线延伸部)可形成于如图所展示的通孔中。以此方式，单元选择装置材料1055及存储元件材料1054可形成于导电材料1022及导电延伸部材料1056接近处，其中单元选择装置材料1055相邻于导电材料1022且存储元件材料1054相邻于导电延伸部材料1056。
根据关于图10A所说明的配置，单元选择装置材料1055仅在第二导电线的导电延伸部1056与第一导电线的交叉点处的存储元件材料1054之间形成为多个离散结构，借此减少垂直相邻的同心存储器单元之间的电泄漏及干扰。可进一步处理存储元件材料1054及导电延伸部材料1056，且第二导电线(例如位线)形成于其上。所得结构包含(例如)垂直定向的导电延伸部1056，其中存储元件材料1054围绕导电延伸部1056且单元选择装置材料1055至少沿导电材料1022的方向围绕垂直延伸部。在此背景中，“围绕”既定是指至少部分围绕，例如至少沿导电材料1022的方向。
图10B到C说明根据本发明的许多实施例的具有加热器材料的同心存储器单元的三维存储器阵列。可使用包括相邻于存储元件材料的额外加热器材料的(若干)存储器单元而实施上文所描述的实施例(例如关于图5A到5E所说明的实施例)。加热器材料的使用可有效地减小存储元件材料附近的第一导电线(例如字线)的厚度，借此涉及相变中的更小有效体积，且还可增大加热器材料中的电流密度，其因此可归因于焦耳效应而变热，且还将能量传递到存储元件材料，这也可升高温度。因而，所述加热器材料因为其可充当加热器而被称为加热器材料。此外，其它材料可形成(例如沉积)于存储器单元装置选择材料、存储元件材料及/或导电延伸部材料之前、之后及/或之间(例如)以形成防材料互相扩散的粘附层或屏障。
关于图10B所展示及所描述的形成工艺在某种程度上类似于关于图10A所展示及所描述的形成工艺，其类似之处为蚀刻终止材料1082上的交替绝缘材料1048(例如电介质)及导电材料1022的堆叠。然而，所述堆叠中包含(例如)形成于绝缘材料1048上的与导电材料1022电接触的加热器材料1045。可使通孔蚀刻穿过交替的绝缘材料1048、加热器材料1045及导电材料1022以(例如)终止于蚀刻终止材料1082处。
在通孔形成期间及/或在通孔形成之后，导电材料1022可经凹入以使得加热器材料1045突出超过导电材料1022的边缘。相邻于(例如)已凹入的导电材料1022的体积可填充有绝缘材料1092(以类似于关于图10A所描述的用单元选择材料填充凹槽的方式的方式)以产生图10B所说明的配置，例如，绝缘材料1092可沉积到通孔中(其包含沉积到通孔的侧壁上)，从而填充凹槽以便从导电材料1022的边缘延伸，且接着经回蚀以使得绝缘材料仅占据凹槽，即，在通孔的侧壁处留有加热器材料的暴露表面。
根据许多替代实施例，不是在导电材料1022中形成凹槽，沉积绝缘材料1092且蚀刻以移除凹槽中的几乎全部绝缘材料1092，可选择性地氧化导电材料1022(形成或不形成凹槽)以形成图10B中所展示的绝缘材料1092。
可通过随后形成(例如沉积)存储元件材料1054(例如相变材料(PCM))、单元选择装置材料1052(例如双向阈值开关(OTS)材料)及导电延伸部材料1056(例如金属材料)而填充通孔，使得结果为：单元选择装置材料1052及存储元件材料1054接近于导电延伸部材料1056。例如，可围绕导电延伸部材料1056而形成单元选择装置材料1052及存储元件材料1054，例如，至少沿导电材料1022(例如与导电延伸部材料1056同心)的方向围绕导电延伸部材料1056而同心地形成。存储元件材料1054可相邻于加热器材料1045。在此背景中，“围绕”既定是指至少部分围绕，例如至少沿导电材料1022的方向。
由于通过使第一导电线材料1022凹入而留出的区域填充有绝缘材料1092，所以在第一导电线1022中流动的电流被引导到在同心存储器单元附近具有相对较小横截面积的加热器材料1045，借此朝向涉及相变的存储元件材料1054的较小体积集中电流，如图10B中的1099处所指示。加热器材料1045的使用有效地减小存储元件材料1054附近的第一导电线1022的厚度，借此涉及相变中的较小有效体积，且还增大归因于焦耳效应而变热的加热器材料1045中的电流密度，且还将能量传递到存储元件材料1054，这也可升高温度。因而，加热器材料1045因为其可充当加热器而被如此命名。可进一步处理单元选择装置材料1052、存储元件材料1054及导电延伸部材料1056，且第二导电线(例如位线)形成于其上，如先前所描述。
图10C说明根据本发明的许多实施例的具有导电线(例如字线)及调解加热器材料的同心存储器单元1093的三维存储器阵列1081。可通过将绝缘材料1048(例如电介质)、导电材料1085、加热器材料1045及导电材料1085的许多例子沉积于蚀刻终止材料1082上而形成图10C中所展示的存储器阵列1081的配置。两个导电材料1085包括导电线(例如字线)，其具有安置于其之间的加热器材料1045以(例如)调解到导电线。
可使通孔蚀刻穿过绝缘材料1048及具有调解加热器材料(例如导电材料1085、加热器材料1045及导电材料1085)的导电线的许多例子。可各自使用非方向性蚀刻(例如湿式蚀刻)而使导电材料1085凹入以在每一加热器材料1045上方及下方产生凹槽。导电材料1085可各自经凹入以使得加热器材料1045突出超过导电材料1085的边缘。替代地，可选择性地氧化加热器材料1045上方及下方的相邻导电材料1085以在加热器材料1045的每一例子上方及下方形成绝缘材料1091。可留有加热器材料1085以从绝缘材料1091之间的导电材料1085的边缘突出。非方向性蚀刻可专用于导电材料1085，而非(或较少)用于可为不同于导电材料1085的材料的加热器材料1045。
绝缘材料1091可沉积到通孔中(其包含沉积到通孔的侧壁上)以填充由从导电材料1085的边缘延伸的加热器材料1045上方及下方的凹入导电材料1085留出的区域。可(例如)通过方向性蚀刻(例如干式蚀刻)而从(例如)上部绝缘材料1048上方的顶面移除绝缘材料1091且从通孔的侧壁移除绝缘材料1091，其可仅留下在由直接在加热器材料1045上方及下方的凹入导电材料985留出的离散区域中留有绝缘材料1091。
可通过随后形成(例如沉积)存储元件材料1054(例如相变材料(PCM))、单元选择装置材料1052(例如双向阈值开关(OTS)材料)及导电延伸部材料1056(例如金属材料)而填充所得的通孔，使得结果为：存储元件材料1054相邻于加热器材料1045。所得结构包含(例如)垂直定向的导电延伸部1056，其中存储元件材料1054围绕导电延伸部材料1056且单元选择装置材料1055至少沿导电材料1022的方向围绕垂直延伸部。在此背景中，“围绕”既定是指至少部分地围绕，例如至少沿导电材料1022的方向。例如，单元选择装置材料1052及存储元件材料1054可同心围绕导电延伸部材料1056，如图10C中所展示。
尽管单元选择装置材料(例如OTS)与存储元件材料(例如PCM)之间的表面面积的数量减小了，但这两种材料之间的相对较大电流可用于使存储元件材料的整个体积非晶化。有效体积约为ws*tGST*tWL，其中ws为与相邻材料的界面处(例如与字线的垂直位线相交处)的存储元件材料1054的条带宽度，tGST为有效存储元件材料的厚度，且tWL为有效加热器材料1045的厚度。可使有效导电线厚度tWL减小到加热器材料1045的厚度，同时维持导电线的总可接受电阻。
根据一些实施例，对于每一层面，一层存储元件材料(例如PCM，例如GST)可经平坦沉积以便与导电线材料通信地耦合，例如，与导电线材料直接接触或夹置于两个导电线材料层之间(类似于加热器材料配置)。以类似于参考图10A及10B所描述的方式的方式，可(例如)通过穿过单元选择装置材料选择性蚀刻或氧化而使通孔的侧壁处的导电线材料端凹入且使所述导电线材料端绝缘。
根据一些实施例，三维存储器阵列可包含堆叠，所述堆叠包括位于许多层级处相邻于存储元件材料的多个导电线，所述多个导电线通过至少绝缘材料而彼此分离。所述存储元件材料相对于所述多个导电线中的每一者(例如在所述多个导电线的边缘处)形成突出部。至少一个导电延伸部可经布置以实质上垂直于所述多个导电线及相邻于存储元件材料而延伸。单元选择材料可形成于所述存储元件材料突出部与所述至少一个导电延伸部之间的通孔内。
此实施例可减小总单元尺寸，因为仅两种材料(例如单元选择材料及导电延伸部材料)位于垂直BL部分中。此实施例还将存储器单元的有效存储元件材料体积限定于导电线与垂直导电延伸部之间以将有效存储元件材料体积减小到ws*tGST*EXTWL，其中ws为与相邻材料的界面处(例如与字线的垂直位线相交处)的存储元件材料的条带宽度，tGST为有效存储元件材料的厚度，且EXTWL为薄存储元件材料(例如GST)从相对较厚的低电阻导电线材料的延伸。
关于图3到10C，存储器单元形成为实质上与字线堆叠的平面共面。即，单元选择装置材料(例如OTS)及存储元件材料(例如PCM)形成为串联于第一端子(电极)(例如耦合到位线的导电延伸部)与第二端子(电极)(例如字线)之间。
尽管已在本文中说明及描述特定实施例，但所属领域的一般技术人员应了解，经计算以实现相同结果的布置可替代所展示的特定实施例。本发明希望涵盖本发明的各种实施例的调适或变动。应了解，已以说明方式且非限制方式给出上述描述。所属领域的技术人员将在审阅上述描述之后明白上述实施例与本文未具体描述的其它实施例的组合。本发明的各种实施例的范围包含其中使用上述结构及方法的其它应用。因此，应参考所附权利要书及此权利要求书所授权的等效物的整个范围而确定本发明的各种实施例的范围。
在以上详细描述中，为简化本发明，可在单一实施例中将各种特征分组在一起。本发明的方法不应被解释为反映以下意图：本发明的所揭示实施例必须使用比每一权利要求中所明确列举的特征多的特征。而是，如所附权利要求书所反映，发明性标的物在于少于单一所揭示实施例的全部特征。因此，所附权利要求书特此并入到具体实施方式中，其中每一权利要求独立作为单独的实施例。

Claims (40)

1.一种三维存储器阵列，其包括：
堆叠，其包括位于许多层级处的通过至少绝缘材料而彼此分离的多个第一导电线；
至少一个导电延伸部，其经布置以实质上垂直于所述多个第一导电线而延伸；
存储元件材料，其围绕所述至少一个导电延伸部而形成；及
单元选择材料，其围绕所述至少一个导电延伸部而形成，
其中所述至少一个导电延伸部、存储元件材料及单元选择材料位于所述多个第一导电线的共面对之间。
2.根据权利要求1所述的存储器阵列，其中所述至少一个导电延伸部、存储元件材料及单元选择材料位于所述多个第一导电线的每一对之间。
3.根据权利要求1所述的存储器阵列，其中所述存储元件材料是围绕及相邻于所述至少一个导电延伸部而同心地形成。
4.根据权利要求1所述的存储器阵列，其中所述单元选择材料是围绕及相邻于所述至少一个导电延伸部而同心地形成。
5.根据权利要求1所述的存储器阵列，其中所述存储元件材料及所述单元选择材料形成于所述至少一个导电延伸部与所述多个第一导电线中的相应者之间。
6.根据权利要求1所述的存储器阵列，其进一步包括多个第二导电线，所述多个第二导电线经形成以在不同于所述许多层级的层级处实质上垂直于所述多个第一导电线而延伸，且经布置以实质上垂直于所述至少一个导电延伸部而延伸，
其中所述至少一个导电延伸部耦合到所述多个第二导电线中的至少一者。
7.根据权利要求6所述的存储器阵列，其中所述至少一个导电延伸部、存储元件材料及单元选择材料沿所述多个第二导电线中的每一者定位于所述多个第一导电线中的每一者之间。
8.根据权利要求6所述的存储器阵列，其中所述多个第二导电线形成于所述多个第一导电线及所述至少一个导电延伸部上。
9.根据权利要求1到8中任一权利要求所述的存储器阵列，其中多个第二导电线经布置以在高于所述多个第一导电线的层级处实质上垂直于所述多个第一导电线而延伸。
10.根据权利要求1到8中任一权利要求所述的存储器阵列，其中所述至少一个导电延伸部包含多个导电延伸部，且其中多个第二导电线经布置以沿实质上垂直于所述多个第一导电线的方向通信地耦合到所述多个导电延伸部中的每隔一者。
11.根据权利要求10所述的存储器阵列，其中所述多个第二导电线位于为存储器单元结构的间距的一半的间距中，包括所述至少一个导电延伸部、存储元件材料及单元选择材料的所述存储器单元结构位于所述多个第一导电线中的每一者之间。
12.根据权利要求1到8中任一权利要求所述的存储器阵列，其中所述至少一个导电延伸部包含多个导电延伸部，且其中多个第二导电线具有形成于所述第一导电线上方的第一数量及形成于所述第一导电线下方的第二数量，其中所述多个第二导电线中的每一者经布置以沿实质上垂直于所述多个第一导电线及所述多个导电延伸部的方向通信地耦合到所述多个导电延伸部中的每隔一者，所述多个导电延伸部中的相应者通信地耦合到所述多个第二导电线中的仅一者。
13.根据权利要求1到8中任一权利要求所述的存储器阵列，其中所述存储元件材料为相变材料PCM，且所述单元选择材料为双向阈值开关OTS材料。
14.根据权利要求13所述的存储器阵列，其中所述PCM及OTS材料至少位于所述至少一个导电延伸部与所述多个第一导电线中的每一者之间。
15.根据权利要求1到8中任一权利要求所述的存储器阵列，其进一步包括相邻于所述多个第一导电线中的每一者且与所述多个第一导电线中的每一者通信地耦合的加热器材料，所述加热器材料具有小于所述多个第一导电线中的至少一者的横截面积的横截面积，所述加热器材料串联布置于所述多个第一导电线中的相应者与所述存储元件材料之间。
16.根据权利要求1到8中任一权利要求所述的存储器阵列，其中所述至少一个导电延伸部、存储元件材料及单元选择材料构成存储器单元结构，且所述三维存储器阵列经配置以使得两个存储器单元结构的部分构成存储器单元。
17.根据权利要求16所述的存储器阵列，其中存储器单元结构沿所述多个第一导电线中的每一者的每一侧而定位。
18.一种三维存储器阵列，其包括：
堆叠，其包括位于许多层级处的通过至少绝缘材料而彼此分离的多个第一导电线；
许多存储器单元结构，其包括：
至少一个导电延伸部，其经布置以实质上垂直于所述多个第一导电线而延伸；
存储元件材料，其围绕所述至少一个导电延伸部而形成；及
单元选择材料，其围绕所述至少一个导电延伸部而形成，
其中所述许多存储器单元结构位于所述多个第一导电线中的每隔一者之间。
19.根据权利要求18所述的存储器阵列，其中存储器单元结构仅沿所述多个第一导电线中的相应者的一侧而定位。
20.根据权利要求18所述的存储器阵列，其中所述许多存储器单元结构经配置以使得存储器单元结构的一部分为与对应于所述多个第一导电线中的特定者的存储器单元相关联的所述存储元件材料的有效体积。
21.根据权利要求18所述的存储器阵列，其中所述存储元件材料为相变材料PCM，且所述存储器单元选择材料为双向阈值开关OTS材料。
22.根据权利要求18到21中任一权利要求所述的存储器阵列，其进一步包括相邻于所述多个第一导电线中的每一者且与所述多个第一导电线中的每一者通信地耦合的加热器材料，所述加热器材料具有小于所述多个第一导电线中的至少一者的横截面积的横截面积，所述加热器材料串联布置于所述多个第一导电线中的相应者与所述存储元件材料之间。
23.根据权利要求18到21中任一权利要求所述的存储器阵列，其进一步包括形成于所述堆叠上且经布置以实质上垂直于所述多个第一导电线而延伸的多个第二导电线，其中所述存储器单元结构沿所述多个第二导电线中的特定者而定位于所述多个第一导电线的每隔一对之间，且沿相邻于所述多个第二导电线中的所述特定者的所述多个第二导电线中的每一者而定位于所述多个第一导电线的不同的每隔一对之间。
24.一种存储器阵列，其包括：
堆叠，其包括位于许多层级处的通过至少绝缘材料而彼此分离的多个第一导电线；
多个存储器单元结构，其位于所述多个第一导电线中的每一者之间，每一存储器单元结构包括：
至少一个导电延伸部，其经布置以实质上垂直于所述多个第一导电线而延伸；
存储元件材料，其形成于所述至少一个导电延伸部接近处；及
单元选择材料，其形成于所述至少一个导电延伸部接近处；
第一多个第二导电线，其形成于所述多个第一导电线及所述多个存储器单元结构上：
第二多个第二导电线，其形成于所述多个第一导电线及所述多个存储器单元结构下方，
其中沿垂直于所述多个第一导电线的方向的所述多个存储器单元结构的交替者耦合到所述第一多个第二导电线，且沿垂直于所述多个第一导电线的所述方向的所述多个存储器单元结构的剩余交替者耦合到所述第二多个第二导电线。
25.根据权利要求24所述的存储器阵列，其中所述存储元件材料是至少部分地围绕所述至少一个导电延伸部而形成，且所述单元选择材料是围绕所述至少一个导电延伸部而形成。
26.根据权利要求24所述的存储器阵列，其中所述存储元件材料及所述单元选择材料形成于所述至少一个导电延伸部与所述多个第一导电线中的相应者之间。
27.根据权利要求24所述的存储器阵列，其中沿所述多个第一导电线中的特定者的一侧定位的存储器单元结构全部耦合到所述第一多个第二导电线，且沿所述多个第一导电线中的所述特定者的相对侧定位的存储器单元结构全部耦合到所述第二多个第二导电线。
28.根据权利要求24到27中任一权利要求所述的存储器阵列，其中所述存储元件材料为相变材料PCM，且所述单元选择材料为双向阈值开关OTS材料。
29.根据权利要求24到27中任一权利要求所述的存储器阵列，其进一步包括相邻于所述多个第一导电线中的每一者且与所述多个第一导电线中的每一者通信地耦合的加热器材料，所述加热器材料具有小于所述多个第一导电线中的至少一者的横截面积的横截面积，所述加热器材料串联布置于所述多个第一导电线中的相应者与所述存储元件材料之间。
30.根据权利要求29所述的存储器阵列，其中所述多个第一导电线包括两个部分，其中所述加热器材料位于所述多个第一导电线中的每一者的所述两个部分相邻处且位于所述多个第一导电线中的每一者的所述两个部分之间。
31.根据权利要求24到27中任一权利要求所述的存储器阵列，其包含形成于所述存储元件材料相邻处的加热器材料，所述加热器材料与所述多个第一导电线中的对应者通信地耦合，使得所述加热器材料从所述多个第一导电线中的所述对应者的边缘突出，且其中所述单元选择材料形成于所述存储元件材料与所述至少一个导电延伸部之间。
32.根据权利要求31所述的存储器阵列，其中所述加热器材料由与所述存储元件材料相同的材料形成。
33.一种形成存储器阵列的方法，其包括：
形成包括通过绝缘材料而彼此分离的多个第一导电线的堆叠；
在所述多个第一导电线之间形成穿过所述堆叠的多个自对准通孔；
在所述通孔内形成单元选择材料；
在所述通孔内形成存储元件材料；
在所述通孔内形成导电延伸部；及
形成实质上垂直于所述第一导电线及所述导电延伸部的第二导电线，
其中所述导电延伸部通信地耦合到所述第二导电线以作为所述第二导电线的延伸部。
34.根据权利要求33所述的方法，其中沿所述多个第一导电线中的每一者的每一侧定位所述多个自对准通孔。
35.根据权利要求33所述的方法，其中沿所述多个第一导电线中的每一者的仅一侧定位所述多个自对准通孔。
36.根据权利要求33所述的方法，其中形成第二导电线包含在所述导电延伸部上形成第二导电线，且其中沿所述多个第一导电线的交替对定位所述多个自对准通孔，所述多个第一导电线的所述交替对针对沿相邻第二导电线偏移一个位置。
37.根据权利要求33到36中任一权利要求所述的方法，其中形成第二导电线包含在所述导电延伸部下方形成所述第二导电线中的至少一者，其中所述导电延伸部中的一者通信地耦合到形成于所述导电延伸部上的第二导电线，且相邻导电延伸部通信地耦合到形成于所述相邻导电延伸部下方的第二导电线。
38.根据权利要求33到36中任一权利要求所述方法，其中：
形成所述存储元件材料包含形成相变材料PCM；且
形成单元选择材料包含形成双向阈值开关OTS材料。
39.根据权利要求33所述的方法，其进一步包括在所述多个第一导电线中的每一者与存储元件材料之间及在所述多个第一导电线中的每一者及所述存储元件材料相邻处形成加热器材料，其中所述第一导电线未与所述存储元件材料接触。
40.根据权利要求33到36中任一权利要求所述的方法，其进一步包括在所述第一导电线中的每一者的第一部分与第二部分之间形成所述加热器材料。
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