CN101826545A - 集成电路自对准三度空间存储阵列及其制作方法 - Google Patents

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Abstract

一种三度空间存储装置，其包含利用绝缘材料分隔多个导电材料的条纹(strips)所形成的多个脊状叠层(ridge-shaped stacks)，排列如位线，其可由解码电路(decoding circuits)与感应放大器耦合。导电材料的条纹在脊状叠层的侧面上具有多个侧表面。多个导电线是设置为字符线，其可耦合至横列解码器，并垂直延伸穿越该多个脊状叠层。所述导电线与该叠层的表面相符合(conform)。接口区域的多层阵列中具有存储元件，其位于叠层上的导电条纹的侧表面与导电线的交叉点上。存储元件是为可编程，即如反熔丝(anti-fuse)或电荷捕捉结构。该三度空间存储器的制作仅需采用两个关键的掩膜，即可形成多层结构。

Description

集成电路自对准三度空间存储阵列及其制作方法
技术领域
本发明是关于高密度存储装置，更进一步而言，是关于将存储单元的多个平面安排成为三度空间阵列的存储装置。
背景技术
由于在集成电路中，装置临界尺寸已经降低到已知存储单元技术的极限，因此设计者们曾试图开发叠层存储单元的多个平面，以达成更高的储存能力，同时降低每一位的成本。举例而言，薄膜晶体管技术即被利用于电荷捕捉存储器技术中，如Lai，et al.，“A Multi-Layer StackableThin-Film Transistor(TFT)NAND-Type Flash Memory”，IEEE Int’lElectron Devices Meeting，11-13 Dec.2006；以及如Jung et al.，“ThreeDimensionally Stacked NAND Flash Memory Technology Using StackingSingle Crystal Si Layers on ILD and TANOS Structure for Beyond 30nmNode”，IEEE Int’l Electron Devices Meeting，11-13 Dec.2006.
此外，交叉点阵列技术也被应用于反熔丝存储器中，如Johnson et al.，“512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuseMemory Cells”IEEE J.of Solid-State Circuits，vol.38，no.11，Nov.2003.在Johnson et al.，所揭露的设计中，其提供多个层的字符线与位线，而将存储元件设置在多个交叉点上。该存储元件包含连接至p+多晶硅阳极的字符线，以及连接至位线的n型多晶硅阴极，而该阳极与阴极是由反熔丝材料所分隔。
在Lai，et al.，Jung，et al.与Johnson et al.，所揭露的工艺中，各存储器层均有几个关键的光刻步骤。因此，关键光刻工艺的步骤数目，必须乘上层数，才是完整的工艺步骤数目。关键光刻步骤耗费昂贵，因此希望尽量减少在集成电路工艺中使用。所以，虽然可以利用三度空间阵列来达成高密度的优点，但较高的制作成本会限制该技术的利用。
另一种在电荷捕捉存储技术中提供垂直NAND存储单元的结构可见于Tanaka et al.，“Bit Cost Scalable Technology with Punch and PlugProcess for Ultra High Density Flash Memory”，2007 Symposium on VLSITechnology Digest of Technical Papers；12-14 June 2007，第14页至第15页。在Tanaka et al.所揭露的结构包含一多栅极场效应晶体管结构，其具有一垂直通道，可如NAND栅极般操作，并利用硅化物-氧化物-氮化物-氧化物-硅化物的SONOS电荷捕捉技术，在各个栅极/垂直通道接口建立储存位置。该存储结构是建构于半导体材料的支柱(pillar)，其是设置如多栅极存储单元的垂直通道，而具有邻接至基材的下方选择栅极，以及位于顶部的上方选择栅极。多个水平控制栅极是利用平面电极层而形成，其与所述支柱相交。所述控制栅极所利用的平面电极层无须采用关键光刻，因此可以降低成本。然而，各个垂直存储单元需要许多的关键光刻步骤。此外，受到垂直通道的导电性、所采用编程与擦除方法等因素限制，控制栅极的数量会受到限制。
因此产生需求，希望能提供一种三度空间集成电路存储器，其具有低至作成本，但具有可靠、小体积的存储元件。
发明内容
一三度空间存储阵列包含多个山脊状的叠层，其为多个导电材料条纹的型态，并为绝缘材料所分隔，其举例而言设置如位线，其可由解码电路耦合至感应放大器。导电材料的条纹具有侧表面位于山脊状叠层的边墙上。多个导电线举例而言是安排于，此处所为的字符线中，其可耦合至横列解码器，同时垂直延伸于多个山脊状叠层之上。导电线具有表面(例如底部表面)顺形覆盖叠层的表面。顺形覆盖的设置形成于多层阵列的接口区域，其位于该叠层上的导电条纹的边墙表面与导电线的交叉点。存储元件位于该接口区域中，位于该条纹的边墙与该导电线之间。该存储元件可编程，例如反熔丝或者电荷捕捉结构是如下方实施例所述。顺形覆盖的导电线、存储元件与该位于特定接口区域的叠层中的导电条纹的组合，形成存储单元叠层。上述阵列结构，即可构成三度空间存储单元阵列。
由于可形成多个山脊状的叠层与多个导电线，故存储单元可为自对准。举例而言，山脊状叠层中的导电条纹可利用单一蚀刻掩膜来定义，以形成导电条纹的边墙表面均为垂直对准排列的叠层。存储元件可利用一层或者多个层的材料，以全面沉积的方式形成于多个叠层之上，同时使用其它无须关键对准步骤的工艺。此外，利用顺形覆盖沉积可形成多个导电线于该提供存储元件的一层或多层之上，稍后再利用蚀刻工艺界定利用单一蚀刻掩膜的导电线。由此，即可建立自对准存储单元的三度空间阵列，而其是仅就多个叠层中的导电条纹采用单一对准步骤，而另外就多个导电线利用一对准步骤。
附图说明
本发明的其它目的与优点详述如以下附图、详细实施方式与申请专利范围，其中：
图1为三度空间存储结构的透视示意图，其导电条纹构成的多个平面，其平行于Z轴，设置于多个的脊状叠层中，一存储层位于导电条纹的侧表面，以及多个导电条纹，其具有包覆的底部表面设置于多个的脊状叠层之上。
图2是图1结构中的存储单元的X-Y平面剖面图。
图3是图1结构中的存储单元的X-Z平面剖面图。
图4为反熔丝存储器的示意图，其具有如图1的结构。
图5为三度空间NAND快闪存储结构的透视示意图，其导电条纹构成的多个平面，其平行于Z轴，设置于多个的脊状叠层中，一电荷捕捉存储层位于导电条纹的侧表面，以及多个导电条纹，其具有包覆的底部表面设置于多个的脊状叠层之上。
图6是图5结构中的存储单元的X-Y平面剖面图。
图7是图5结构中的存储单元的X-Z平面剖面图。
图8为NAND闪存的示意图，其具有如图5的结构。
图9为透视图，显示如图5的三度空间NAND快闪存储结构的另一种实施例，其中未显示位于导电线之间的存储层。
图10是图9结构中的存储单元的X-Y平面剖面图。
图11是图9结构中的存储单元的X-Z平面剖面图。
图12绘示制作如图1、图5、图9的存储装置的第一阶段流程。
图13绘示制作如图1、图5、图9的存储装置的第二阶段流程。
图14A绘示制作如图1的存储装置的第三阶段流程。
图14B绘示制作如图5的存储装置的第三阶段流程。
图15绘示制作如图5、图9的存储装置的第三阶段流程。
图16绘示制作如图1、图5、图9的存储装置的第二阶段流程。
图17绘示串行的选择结构，其为Y轴旋转90度的透视图，同时显示制作如图1的存储装置的第五阶段流程步骤，其包含硬屏蔽与选择性的布植步骤。
图18为透视示意图，显示反熔丝存储器的串行选择结构。
图19为图18所示装置的电路布局图，其显示平面解码结构的相互连接。
图20为透视示意图，显示另一种反熔丝存储结构的解码结构。
图21为如图20的装置的电路布局图。
图22绘示串行选择结构，其为图5的结构沿Y轴旋转90度，同时显示制作如图5所示的存储装置的第五阶段制作流程，其包含硬屏蔽与选择性的布植步骤。
图23为透视示意图，显示NAND存储器的串行选择结构，包含一共同源极线。
图24为如图23的装置的电路布局示意图，其显示平面解码结构的相互连接。
图25为透视示意图，显示如图24的电路布局中的解码结构的位线结构。
图26为透视示意图，显示NAND闪存的另一种解码结构。
图27为图26的结构的电路布局图。
图28为集成电路的示意图，其包含三度空间可编程电阻存储阵列，其中包含横列、纵行与平面解码电路。
图29为集成电路的示意图，其包含三度空间NAND快闪存储阵列，其中包含横列、纵行与平面解码电路。
具体实施方式
以下参照附图的图1至图29，说明本发明的详细实师方式。
图1为显示一个三度空间可编程电阻存储阵列的2x2部分的透视图，但其中将填充材料从附图中删除，以显示导电条纹的叠层与垂直导电线所构成的三度空间阵列。在此实施例中，仅显示两个平面。然而，平面的数量可以增加到相当大的数量。如图1所示，该存储阵列形成于集成电路基材上，其具有绝缘层10位于下方的半导体或者其它结构(未显示)之上。该存储阵列包含多个导电条纹11、12、13、14的叠层，其为绝缘材料21、22、23、24所分隔。所述叠层呈山脊状，延伸于附图中的Z轴方向，因此导电条纹11至14可组态为位线。导电条纹11与13可作为第一存储平面的位线；导电条纹12与14可最作为第二存储平面的位线。存储材料层15，例如反熔丝(anti-fuse)材料，在本实施例中包覆导电条纹的多个叠层，而在其它实施例中至少包覆导电条纹的侧壁。多个导电线16、17的安排是与该多个导电条纹的叠层垂直。该导电线16、17的表面顺形地覆盖导电条纹的多个叠层，填充该多个叠层所界定的沟槽(如元件20)，并在导电条纹11至14侧表面以及导电线16、17的交叉点上定义接口区域的多层阵列。一硅化物层(例如硅化钨、硅化钴、硅化钛)18、19可形成于导电线16、17的顶部表面之上。
存储材料层15可由反熔丝材料所构成，例如二氧化硅、氮氧化硅、或其它氧化硅材料；举例而言其厚度的数量级约为1至5纳米之间。亦可采用其它反熔丝材料，例如氮化硅。导电条纹11至14可为具有第一导电型态(例如为p型)的半导体材料。导电线16、17可为具有第二导电型态(例如为n型)半导体材料。举例而言，导电条纹11至14可以利用p型多晶硅制作，而导电线16、17可利用相对浓掺杂的n+型多晶硅制作。导电条纹的宽度应足以提供空乏区域所需的空间，以支持二极管的运作。因此，在多晶硅条纹与线条的三度空间中，即可在阳极与阴极之间，形成包含整流器的存储单元，而该整流器是由p-n接合与可编程的反熔丝层所形成。在其它实施例中，可采用不同的编程电阻存储材料，包含过渡金属氧化物，例如氧化钨于钨之上或者掺杂的金属氧化物导电线条。此种材料可被编程或被擦除，同时可资应用使得各存储单元得储存多个位。
图2显示形成于导电线16与导电条纹14的交叉点上的存储单元的X-Y平面剖面图。主动区域25、26形成于条纹14的两侧，位于导电线16与条纹14之间。在原始的状况(native state)下，反熔丝材料层15具有高电阻。编程后，反熔丝材料层崩溃，造成主动区域25、26之中的反熔丝区域之一(或者两者共同)回到其低电阻状态。在此处所述的实施例中，如图3所示，各存储单元均具有两个主动区域25、26，个别位于导电条纹14的一侧。如图中实线箭头所示的电子流，是由n+导电线16流向p型导电条纹，同时沿着导电条纹(虚线箭头)流向感应放大器，以量测并探知一选定存储单元的状态。在典型的实施例中，采用厚度约为1纳米的二氧化硅作为反熔丝材料，则编程脉冲可能包含5V至7V的脉充电压，而脉冲时间约为1微秒，而其施加是由芯片中的控制电路所控制，即如稍后图28所示。一读取脉冲可能包含1V至2V的脉冲，其脉冲时间可视状况而设置，而其施加是由芯片中的控制电路所控制，即如稍后图28所示。读取脉冲可能远短于编程脉冲。
图3显示导电线16、17与导电条纹14的交叉点所形成的存储单元的X-Z平面剖面图。如图所示，由字符线而来的电流路径，是定义为导电线16穿越反熔丝材料层15，而下至导电条纹14。
图4为一示意图，其显示个别具有6存储单元的两个存储单元平面。该存储单元是以二极管的图标表示，其中该虚线代表位于阳极与阴极之间的反熔丝材料。这两个存储单元平面是定义于导电线60、61(其可作为第一字符线WLn以及第二字符线WLn+1)与第一导电条纹叠层51、52，第二导电条纹叠层53、54，第三导电条纹叠层55、56(可作为于阵列第一层与第二层中的位线BLn、BLn+1、BLn+2)的交叉点上。存储单元的第一平面包含存储单元30、31位于导电条纹52之上，存储单元32、33位于导电条纹54之上，以及存储单元34、35位于导电条纹56之上。存储单元的第二平面包含存储单元40、41位于导电条纹51之上，存储单元42、43位于导电条纹53之上，以及存储单元44、45位于导电条纹55之上。如图所示，导电线60可作为字符线WLn，其包含垂直延伸60-1、60-2、60-3对应于图1的沟槽20中的材料，位于叠层之间，以在各个平面中所示的三条导电条纹，将导电线60与存储单元耦合。由此处揭露的方法，即可形成具有多层的阵列，形成高密度的存储器，或者在单一芯片中形成上兆位的资料。
图5为显示一个三度空间可编程电阻存储阵列的2x2部分的透视图，但其中将填充材料从附图中删除，以显示导电条纹的叠层与垂直导电线所构成的三度空间阵列。在此实施例中，仅显示两个平面。然而，平面的数量可以增加到相当大的数量。如图5所示，该存储阵列形成于集成电路基材上，其具有绝缘层110位于下方的半导体或者其它结构(未显示)之上。该存储阵列包含多个导电条纹111、112、113、114的叠层，其为绝缘材料121、122、123、124所分隔。所述叠层呈脊状，延伸于附图中的Z轴方向，因此导电条纹111至114可组态为位线。导电条纹111与113可作为第一存储平面的位线；导电条纹112与114可作为第二存储平面的位线。存储材料层115，例如介电电荷捕捉结构，在本实施例中包覆导电条纹的多个叠层。多个导电线116、117的安排是与该多个导电条纹的叠层垂直。该导电线116、117的表面顺形地覆盖导电条纹的多个叠层，填充该多个叠层所界定的沟槽(如元件20)，并在导电条纹111至114侧表面以及导电线116、117的交叉点上定义接口区域的多层阵列。一硅化物层(例如硅化钨、硅化钴、硅化钛)118、119可形成于导电线116、117的顶部表面之上。
纳米线MOSFET型存储单元亦可如此设置，由提供纳米线或纳米管结构于通道区域的导线111-114上，类似揭露于Paul等人的论文“Impact ofa Process Variation on Nanowire and Nanotube Device Performance”，IEEE Transactions on Electron Devices，第54卷第9期，2007年9月，此论文在此引为参考资料。
如此可在NAND快闪阵列中形成三度空间的SONOS型态存储单元。源极、漏极与通道形成于含有硅(S)导电条纹111至114中，存储材料层15包含隧穿介电层97其可为氧化硅(O)，电荷捕捉层98其可为氮化硅(N)，阻挡介电层99其可为氧化硅(O)，以与门极包含导电线116、117的多晶硅(S)。
导电条纹111至114可为半导体材料，其具有第一导电型态(例如为p型)的半导体材料。导电线116、117可为具有相同或相异导电型态(例如为p+型)半导体材料。举例而言，导电条纹111至114可以利用p型多晶硅或是p型外延单晶硅制作，而导电线116、117可利用相对浓掺杂的p+型多晶硅制作。如此一来，即可在交叉点所形成的三度空间阵列里，形成包含电荷储存结构的场效应晶体管存储单元。使导电条纹与导电线的宽度位于约25纳米的宽度，在山脊状叠层之间隔亦约在25纳米左右，即可形成具有数十层的装置(例如为30层)，以在单一芯片中达成上兆位(1012)储存量的目标。
存储材料层15可由其它电荷捕捉结构所构成，例如可包含介电隧穿层97，其中包含可在0偏压下形成反转U型价带的复合材料。依据本发明的一种实施例，该复合隧穿介电层包含一第一层，可称为空穴隧穿层；一第二层，可称为能带补偿层；以及一第三层，可称为绝缘层。在本实施例中，该薄层115的空穴隧穿层包含二氧化硅，其位于导电条纹的侧表面上，举例而言是利用同位蒸镀产生ISSG以及选择性的氮化物，其是利用后沉积NO退火或者在沉积的环境中增加NO来形成。二氧化硅的第一层的厚度是低于20埃，较佳实施例中是为15埃以下。代表性的实施例中，其厚度可为10埃或12埃。
本实施例中的能带补偿层包含位于空穴隧穿层之上的氮化硅，举例而言是利用低压化学气相沉积所形成，其中举例而言是利用二氯硅甲烷(dichlorosilane)DCS与NH3前驱物在680℃的温度下完成。在其它工艺中，能带补偿层包含氮氧化硅，其利用类似的工艺而以N2O作为前驱物。氮化硅层的能带补偿层的厚度是小于30埃，较佳实施例中是小于或等于25埃。
本实施例中的绝缘层包含二氧化硅，其位于氮硅化物的能带补偿层之上，举例而言其是利用LPVCD高温氧化HTO沉积制作。二氧化硅的绝缘层厚度是低于35埃，较佳实施例中是小于或等于25埃。该三层隧穿层可导致反转U型价带能阶。
位于该第一位置的价带能阶如此，使得电场足以诱发空穴隧穿经过半导体主体与该第一位置接口之间的薄层区域，亦足以在第一位置之后提高价带能阶，使其足以消除位于该第一位置之后复合隧穿介电层的空穴隧穿障碍。该结构令电场协助空穴以高速隧穿，同时有效地在没有电场或者为其它用途所用的小电场情况下(例如由存储单元读取资料或者写入邻接的存储单元)，预防电荷由复合隧穿介电层漏散。
在一种代表性的装置中，存储材料层15包含能带加工复合隧穿介电层，其包含超薄氧化硅层01(例如小于15埃)，超薄氮化硅层N1(例如小于30埃)，以及超薄氧化硅层02(例如小于35埃)，如此可在距离半导体主体的接口小于或等于15埃的补偿区将价带能阶提高约2.6eV。02层位于第二补偿区(举例而言距离该接口约30至45埃)，利用具有较低价带能阶(较高空穴隧穿势垒)与较高导电带能阶的区域，将N1层与电荷捕捉层分隔。该电场足以诱发空穴隧穿，以提高第二位置之后的价带能阶至一阶级，其足以有效地消除空穴隧穿势垒。这是因为第二位置与接口的距离较大。因此，02层不会与协助空穴隧穿的电场产生重大的相互干扰，却可提升加工隧穿介电层防止低电场情况下的漏电流的情形。
在此实施例中，存储材料层15中的电荷捕捉材料包含氮化硅，其厚度大于50埃，举例而言约为70埃；本实施例的形成方法举例而言可利用LPCVD。亦可采用其它电荷捕捉材料与结构，例如氮氧化硅(SixOyNz)，氮化富硅、氧化富硅而捕捉层包含埋藏的纳米粒子等。
在本实施例中，存储材料层115中的阻挡介电层包含一层二氧化硅层，其厚度大于约50埃，在本实施例中举例而言可约为90埃，其可利用湿熔炉氧化工艺，由氮化物的湿反转制成。其它实施例可由高温氧化(HTO)或LPCVD SiO2制作。其它阻挡介电层可包含高介电常数材料，例如氧化铝。
在本实施例中，空穴隧穿层可为13埃的二氧化硅，能带补偿层可为20埃的氮化硅，绝缘层可为25埃的二氧化硅，电荷捕捉层可为70埃的氮化硅，而阻挡介电层可为氧化硅，其厚度为90埃。导电线116、117中所使用的栅极材料为p+多晶硅(功函数约5.1eV)。
图6显示导电线116与导电条纹114的交叉所形成的电荷捕捉存储单元的X-Y平面剖面图。主动电荷捕捉区域125、126形成于导电条纹114的两侧，其位于导电线116与导电条纹114之间。就此处所揭露的实施例而言，如图6所示，各存储单元均为具有主动电荷储存区域125、126的双栅极场效应晶体管，而个别位于导电条纹114的两侧。图中实线箭头所示的电子流沿着p型导电条纹行进，直至感应放大器，其可量测电子流并指明所选取的存储单元的状态。
图7显示导电线116、117与导电条纹114的交叉所形成的电荷捕捉存储单元的X-Z平面剖面图。其中绘示下至导电条纹114的电流路径。位于导电线116、117之间的源极/漏极区域128、129、130可作为“无接合”的字符线，而无须将源极于漏极区域进行与字符线底下的通道区域的导电型态相反的掺杂。在此“无接合”实施例中，电荷捕捉场效应晶体管具有p型通道结构。
在另一实施例中，导电条纹111至114可利用淡掺杂的n型半导体主体，造成埋藏通道场效应晶体管，其可在加强模式下运作，而具有自然偏移至较低的电荷捕捉存储单元临界分布。
同时，在某些实施例中，源极与漏极掺杂可在定义字符线后，利用自对准植入的方式完成。
图8为示意图，显示具有9个电荷捕捉存储单元的两个平面，其设置为NAND组态。存储单元的第2平面定义于导电线160、161、162的交叉点，作为第一字符线WLn，第二字符线WLn+1，以及第三字符线WLn+2，其具有导电条纹93、90的第一叠层、导电条纹94、91的第二叠层、导电条纹95、92的第三叠层作为阵列的第一层与第二层中的位线BLn、BLn+1、BLn+2。存储单元的第一平面包含存储单元70、71、72位于导电条纹90之上，存储单元73、74、75位于导电条纹91之上，存储单元76、77、78位于导电条纹92之上。存储单元的第二平面包含存储单元(例如80)位于导电条纹93之上，存储单元(例如82)位于导电条纹94之上，存储单元(例如84、85)位于导电条纹95之上。如图所示，作为字符线WLn的导电线160包含垂直延伸，其对应于图5中位于叠层之间的沟槽120中的材料，由此沿着各平面中绘示的三个导电条纹，将导电线160与存储单元耦合。
图9为类似图5的另一种结构的透视图。在此图中将就类似的结构采用相同的元件符号，而不再重为说明。图9与图5不同的地方在于：绝缘层110的表面110A以及导电条纹113、114的侧表面113A、114A是暴露于多条导电线116(作为位线)之间，其是以蚀刻方式形成字符线的结果。因此，存储材料层115可完全或者部分被蚀刻于字符线之间，但不会损害其运作。然而，没有必要蚀刻穿越形成介电电荷捕捉结构的存储材料层115。
图10为类似图6的存储单元的X-Y平面剖面图。图10与图6相同，绘示类似于存储单元中所形成的图9的结构，即如在图5的结构中所采用。图11为类似图7的存储单元的X-Z平面剖面图。图11与图7的相异点在于，区域128a、129a、与130a沿着导电条纹114的侧表面(例如114A)的存储材料可能被去除。
图12至图16绘示上述制作三度空间存储阵列的基本流程步骤，其在形成阵列时仅利用两个关键的图案化掩膜步骤。在图12中显示一种结构，其是利用半导体沉积的方法，诸如全面沉积于芯片的阵列区域上，来交互形成绝缘层210、212、214与导电层211、213。依据形成的方法而定，导电层211、213可利用多晶硅或者单晶硅外延的方式形成n型或p型的掺杂。层间绝缘层210、212、214举例而言可为二氧化硅、其它氧化硅、或氮化硅。
图13绘示第一光刻图案化步骤后的结果，其可界定导电条纹的多个山脊状叠层250，其中该导电条纹是利用导电层211、213所构成，并由绝缘层212、214所分隔。
图14A与图14B显示下一个步骤，其个别为包含可编程电阻存储结构的实施例，诸如为反熔丝存储单元结构；以及包含可编程电荷捕捉存储结构的实施例，例如包括SONOS型态的存储单元结构。
图14A显示全面沉积存储材料层215之后的结构，在此实施例中存储材料包含一单层，即如图1所绘示的反熔丝结构。在另一实施例中，若不利用全面沉积，亦可利用氧化工艺在导电条纹所暴露的侧边上形成氧化物，而利用该氧化物作为存储材料。
图14B显示全面沈积薄层315的结果，其由多层电荷捕捉结构所构成，包含隧穿层397、电荷捕捉层398以及阻挡层399，其与图4所示者相连结。如图14A与图14B所示，存储层215、315是以顺形的方式形成于导电条纹的山脊状叠层(图13的250)之上。
图15显示利用高深宽比填充的步骤，其中导电材料，例如具有n型掺杂与p型掺杂的多晶硅，可为导电线的材料，而导电线可作为沈积于薄层225中的字符线。同时，在此实施例中，硅化物226可形成于薄层225之上，而其中包含多晶硅。如图所示，高深宽比的沉积技术，例如本实施例的多晶硅的低压化学气相沉积，可用于完整填充山脊状叠层之间的沟槽220，甚至可完全填充宽度为10纳米的数量级而具有高深宽比的沟槽。
图16显示第二光刻图案化步骤之后的结果，其界定多个导电线260，其可作为三度空间存储阵列的字符线。该第二光刻图案化步骤在阵列临界尺寸使用单一掩膜，以在导电线之间蚀刻出高深宽比的沟槽，而不会蚀刻穿越山脊状的叠层。可利用蚀刻工艺来蚀刻多晶硅，其对于氧化硅或氮化硅之上的多晶硅应具有高度选择性。因此，可利用其它蚀刻方法，由同样的掩膜来蚀刻穿越导电层与绝缘层，并使工艺停止于下方的绝缘层210之上。
图17为透视图，显示在单一解码结构中多个导电条纹连接的状态，并例示一种选择性的植入步骤。第7图的透视图是在Y轴上旋转90度，因此Y轴与Z轴所构成的平面与说明书的页面相同，而其所谓旋转是与图1的方向以及图16的方向做比较，该二图的X轴与Y轴平面与说明书页面相同。
同时，位于导电条纹之间以及位于山脊状叠层中的绝缘层未显示于附图中，由此清楚显露额外的结构。
存储材料层415将导电线425-1至425-n与导电条纹412至414分隔，其详细内容如前述。
晶体管(例如晶体管50)形成于延伸412A、413A、414A与导电线425-1之间。在晶体管中，导电条纹(例如413)是做为装置的通道区域。栅极结构(例如429)在相同的步骤中图案化，由此导电线425-1至425-n即可被界定。硅化物层426可沿着导电线的顶部表面形成，同时位于栅极结构429之上。存储材料层415可做为晶体管的栅极介电物。晶体管可作为选择栅极，其耦合至解码电路，以沿着该阵列中的脊状叠层选择纵行。
另一种制造方式包含形成硬屏蔽401-1至401-n于多个导电线上，而硬屏蔽402与403位于栅极结构429之上。该硬屏蔽可利用相对较厚的氮化硅或者其它材料形成，其可作为离子布植工艺的阻挡。形成硬屏蔽后，可进行400的布植以增加导电条纹412至414中以及延伸412A至414A中的掺杂浓度，并由此降低沿着导电条纹的电流路径的电阻。利用控制布植的能量，布植可用于引发隧穿至底部导电条纹412，同时至叠层中各个上方的导电条纹。
图18绘示制作如图17所示的存储阵列的下一个步骤。在本图中使用相同的元件符号，而不再重述。图18的结构绘示移除硬屏蔽、暴露沿着导电线425-1到425-n的顶部表面的硅化物层426的结果，而该硅化物层426位于以与门极结构429之上。稍后形成一层间介电物(未显示)于该阵列顶部之上，开启介层孔以提供给例如钨的充填材料459的接触拴塞458与栅极结构429的顶部表面连接。图案化上方金属线460n、460n+1以连接SSL线至纵行解码电路。上述方法即可形成三平面的解码架构，利用一字符线、一位线、与一SSL线存取一个选取的存储单元。此技术可参考美国专利第6,906,940号，专利名称为Plane Decoding Method and Devicefor Three Dimensional Memories.
欲编程一选取的反熔丝型存储单元，在本实施例中可将选取的字符线施加-7V的偏压，而未选取的字符线则施加0V的偏压，选取的位线可设定为OV，而未选取的位线可设定为0V，选取的SSL线可设为-3.3V，而未选取的SSL线可设0V。欲读取一选取的存储单元，在本实施例中可将选取的字符线施加-1.5V的偏压，而未选取的字符线则施加0V的偏压，选取的位线可设定为0V，而未选取的位线可设定为0V，选取的SSL线可设为-3.3V，而未选取的SSL线可设0V。
图19提供线路布局图，其绘示多个SSL线与位线470至472的设置，其位于山脊状叠层之上，包含导电条纹414以及可作为字符线的导电条纹425n。该字符线延伸至横列解码器电路。
如图所示，接触拴塞(例如458)连接栅极结构与选取的导电条纹414至上方的SSL线(例如460)。亦可采用扭曲的电路布局，附图中的栅极结构以交错方式排列，如此图案化导电接触拴塞458时所需的对准空间(例如458A)可沿着多个横列的接触拴塞所共享，降低了山脊状叠层的电路布局的平均间距。所述SSL线延伸至纵行解码电路。
图19同时绘示导电条纹的延伸(例如414A)至位线的连结的电路布局。如图所述，延伸414A外延至阵列以外，直到位线区域。通道以交错的方式开启，暴露阵列中各平面的导电条纹的延伸。在此实施例中，接触拴塞481的直通至第一平面的导电条纹。接触拴塞482直至第二平面的导电条纹。接触拴塞483直到第三平面的导电条纹，以后均同。非关键对准可应用于形成拴塞的工艺中，其所需的精确度较低，如480所示。位线470、471、472连接至接触拴塞481、482、483并与SSL线平行延伸值至平面解码电路以及感应放大器。
图20绘示一透视图，其中Y轴与Z轴和说明书页面共平面，而其相较于图18具有不同的解码电路布局。在图20的实施例中，是在界定多晶硅构成的多个SSL线(例如491)时采用额外的图案化步骤，举例而言可应用于阵列的各个布局平面上而平行于导电线(例如425-1)的部分。形成晶体管500，利用导电条纹(例如412)作为通道区域。栅极介电层492施放于SSL线491与导电条纹412之间。硅化物490可施放于SSL线491之上。SSL线491延伸向外穿越阵列，直至与解码电路连接，详述如下。经由结构中的介层孔，同时在各该介层孔中形成接触结构495、502、496、503，上方的位线498与499与导电条纹412、413、414的各个脊状叠层耦合。
图21绘示图20的解码电路布局的示意图。如图所示，接触拴塞(例如502)可形成于导电条纹(例如414)与位线(例如498)之间。接触拴塞可设置为交错型态，因此对准空间可沿着多个纵行被共享。
多个SSL线(例如491)向外延伸穿越阵列至一区域，其上方设置总体SSL线520、521、522。接触拴塞510、511、512形成于介层孔之中，其延伸至阵列的各个平面的SSL线。同样地，非关键对准空间(例如513、514)可在布局此结构时使用。在此实施例中，所述SSL线延伸至平面解码电路。多个字符线延伸至纵行解码电路与感应放大器，其可设置于页面缓冲结构中，以允许较宽的平行读取与写入运作。所述字符线延伸至横列解码电路。
图22为NAND快闪阵列的透视图，其显示导电条纹在单一解码结构中相连接，同时显示硬屏蔽与选择性布植的步骤。图22的透视图是经旋转，如此X轴与Z轴与说明书页面共平面，相较而言图3则是X轴与Y轴和说明书页面共平面。
同时，导电条纹之间的绝缘层是位于脊状叠层之间，但本附图将该导电条纹删除以显示其它的结构。
多层阵列形成于绝缘层610之上，同时包含多个的导电线625-1、…、625-n顺形地覆盖多个山脊状叠层，而其可作为字符线WLn、WLn-1、…、WL1。多个山脊状叠层包含导电条纹612、613、614，及由延伸612A、613A、614A耦合至同平面中平行山脊状叠层之间的导电条纹。沿着X轴方向延伸的导电条纹的延伸612A、613A、614A与导电条纹的多个山脊状叠层耦合。同时，如图所示，这些延伸612A、613A、614A可同时被图案化，以界定多个山脊状叠层。
存储材料层615包含多层电荷捕捉结构，由上述的导电条纹612至614分隔导电线625-1至625-n。
多个晶体管，例如晶体管650，形成于延伸612A、613A、614A与导电线625-1之间。同时，多个晶体管，例如晶体管651，形成于导电条纹的相反终端，以控制阵列与共同源极线(未显示)连接的部分。在晶体管650、651中，导电条纹(例如612)可作为装置中的通道区域。而在同一步骤中可图案化栅极结构(例如629、649)，由此界定导电线625-1至625-n。GSL选择线649可沿着一横列延伸，穿越多个导电条纹的山脊状叠层。一硅化物层626的可沿着导电线的顶部表面形成，同时位于栅极结构629、649之上。存储材料层615可作为晶体管的栅极介电物。这些晶体管650、651可作为选择栅极，其耦合至解码电路，以作为阵列中沿着山脊状叠层的纵行以及选择区段。
额外的工艺步骤包含形成硬屏蔽601-1至601-n于多个导电线上，硬屏蔽648位于GSL选择线649以及之上以及硬掩膜602、603位于栅极结构629之上。硬屏蔽可利用相对较厚的氮化硅层形成，或者其它可以阻挡离子布植工艺的材料。形成硬屏蔽后，依据所选用的工艺步骤，可选择布植600n型或p型的掺杂，以增加导电条纹612至614与延伸612A至614A的掺杂浓度，并由此减少沿着导电条纹的电流路径的电阻。同时，可对导电条纹主体施加具有相反导电型态的掺杂物(例如在导电条纹为p型时，加入n型的掺杂)，以在必要时沿着导电条纹形成源极/漏极接合。利用受控制的布植能量，植入物可以诱发隧穿，达到导电条纹612的底部，同时至叠层上方的各个导电条纹。
在本实施例中，为编程选取的NAND快闪SONOS型存储单元，选取的字符线可设置为+20V的偏压，而未选取的字符线可设定为+10V的偏压，选取的位线可设为0V的偏压，而未选取的位线可设为0V，选取的SSL线可设为3.3V，而未选取的SSL线与GSL线可设为0V。在本实施例中，为读取选取的存储单元，选取的字符线的偏压可设为读取的参考电压，未选取的字符线可设为6V，选取的位可设为11V的偏压，而未选取的位线可设为0V，选取的SSL线可设为3.3V，而未选取的SSL线可设为0V。
图23绘示接续图22的制作存储阵列的流程步骤。附图中是利用相同的元件符号，故在此不重述。图23中的结构显示移除硬屏蔽，沿着导电线625-1至625-n的顶部表面暴露硅化物层626的结果，同时其位于栅极结构629与649之上。在层间介电物(未显示)形成于阵列的顶部之上后，开启介层孔，并以例如为钨的接触拴塞665、666填充。同时形金属共同源极线670，以和邻接于选取晶体管651的导电条纹终端相互连接。图案化上方金属线661、662以由接触拴塞665、666连接SSL栅极与纵行解码电路。
图24为电路布局图，显示SSL线(例如661)与位线671至673的布局图，其位于脊状叠层之上，包含导电条纹614，以及作为多个字符线的多个导电条纹625n。字符线延伸至横列解码电路。同时，GSL选择线649位于所述SSL线之下，而与字符线平行延伸至段落解码器(sector decoder)。金属共同源极线670延伸于所述SSL线之下，其平行于字符线。
如图所示，接触拴塞665例如连接至栅极结构以选择导电条纹614至上方的SSL线(例如661)。亦可采用扭曲的电路布局，附图中的栅极结构以交错方式排列，如此图案化导电接触拴塞458时所需的对准空间(例如665A)可沿着多个横列的接触拴塞所共享，降低山脊状叠层的电路布局的平均间距。所述SSL线延伸至纵行解码电路。
图24同时绘示导电条纹的延伸(例如614A)至位线的连结的电路布局。如图所述，延伸614A外延至阵列以外，直到位线区域。通道以交错的方式开启，暴露阵列中各平面的导电条纹的延伸。在此实施例中，接触拴塞681的直通至第一平面的导电条纹。接触拴塞682直至第二平面的导电条纹。接触拴塞683直到第三平面的导电条纹，以后均同。非关键对准可应用于形成拴塞的工艺中，其所需的精确度较低，如680所示。位线670、671、672连接至接触拴塞681、682、683并与SSL线平行延伸值至平面解码电路以及感应放大器。
图25绘示一透视图，其中Y轴与Z轴和说明书页面共平面，显示将延伸612A至614A个别连接至接触拴塞683、682、681的结构。上方位线670至672连接至接触拴塞。形成导电拴塞683至681的对准精确度的容忍空间680a、680b，表示此一图案化步骤为非关键步骤，而不会影响到阵列的密度。图中其它的元件符号与先前所述的相同结构相同，故不在此重述。
图26绘示一NAND快闪实施例的透视图，其X轴与Y轴与说明书的页面共平面，但与图23所示者为不同的解码布局。在图26的实施例中，是在界定多晶硅构成的多个SSL线(例如491)与GSL线(例如649)时采用额外的图案化步骤，举例而言可应用于阵列的各个布局平面上而平行于导电线(例如625-1)的部分。利用线691与649形成晶体管700与702，其是利用导电条纹(例如612)作为通道区域。栅极介电层692施放于SSL线691与导电条纹612之间，以及GSL线649与导电条纹612之间。硅化物690可施放于SSL线491与GSL线649之上。SSL线691延伸向外穿越阵列，直至与解码电路连接，详述如下。经由结构中的介层孔以及在介层孔中形成接触结构695、702、686、703，上方的位线698与699与导电条纹612、613、614的各个山脊状叠层耦合。
图27绘示图26的解码电路布局的示意图。如图所示，接触拴塞(例如702)可形成于导电条纹(例如614)与位线(例如698)之间。接触拴塞可设置为交错型态，因此对准空间可沿着多个纵行被共享。
多个SSL线(例如649)向外延伸穿越阵列至一区域，其上方设总体SSL线720、721、722。接触拴塞710、711、712形成于通道之中，其延伸至阵列的各个平面的SSL线，直到总汇SSL线720、721、722。同样地，非关键对准空间(例如713、714)可于布局此结构时的使用。在此实施例中，所述SSL线延伸至平面解码电路。多个字符线延伸至纵行解码电路与感应放大器，其可设置于页面缓冲结构中，以允许较宽的平行读取与写入运作。所述字符线延伸至横列解码电路。
如图所示，GSL选择线649位于位线之下，且平行于字符线延伸至区段解码器。金属共同源极线670延伸于位线之下，平行于字符线(例如625n)，直到接触拴塞680并上至阵列上的共同源极线725。
图28为依据本发明一种实施例的集成电路的方块图。该集成电路线875包含制作于半导体基材上的三度空间可编程电阻存储阵列860(RRAM)，如本发明所述。横列解码器861耦合至多个字符线862，并沿着存储阵列860的纵行设置。纵行解码器863耦合至多个字符线864(或前述的SSL线)，其设置是沿存储阵列860的纵行，以自阵列860中的存储单元读取与编程。平面解码器858耦合至存储阵列860中的多个平面与SSL线859(或上述的位线)。地址由总线865提供至纵行解码器863、横列解码器861，以及平面解码器858。方块866中的感应放大器与资料输入，举例而言是由总线867耦合至纵行解码器863。资料由资料输入线871来提供，其是源自集成电路875上的输入/输出端口或者源自其它集成电路875的内部或外部的其它来源，并且会到达方块866中的资料输入结构。在所示的实施例中，其它电路874包含于集成电路上，例如一个通常目的的处理器或者特殊目的的应用电路，或者为模块的组合，以提供可编程电阻存储单元阵列所支持的单芯片系统功能。经由资料输出线872，资料自方块866中的感应放大器到达集成电路875之上的输入/输出端口，或者至集成电路875的内部或者外部的资料终点。
本实施例中是利用调整偏压状态机构869作为控制器，其可控制调整偏压供应电压的施加或经由供给方块868来提供，例如读取或者写入电压。控制器可利用已知的特殊目的逻辑电路。在其它实施例中，控制器包含一通常目的的处理器，其可能制作于相同的集成电路之上，其可执行计算机程序以控制装置的运作。在另一实施例中，特殊目的逻辑电路以及通常目的处理器的组合亦可作为控制器。
图29为依据本发明的一种实施例的简化集成电路方块图。集成电路线975包含一三度空间NAND快闪存储阵列960，其位于半导体基材上，制作方式如本发明所述。横列解码器961耦合至多个字符线962，并沿着存储阵列960的横列设置。纵行解码器963耦合至多个字符线964(或前述的SSL线)，其设置是沿存储阵列960的纵行，以自阵列960中的存储单元读取与编程。平面解码器958经由SSL线959(或者上述的其它位线)耦合至存储阵列960中的多个平面。地址由总线965提供至纵行解码器963、横列解码器961，以及平面解码器958。方块966中的感应放大器与资料输入，举例而言是由总线967耦合至纵行解码器963。资料由资料输入线971来提供，其是源自集成电路975上的输入/输出端口或者源自其它集成电路975的内部或外部的其它来源，并且会到达方块966中的资料输入结构。在所示的实施例中，其它电路974包含于集成电路上，例如一个通常目的的处理器或者特殊目的的应用电路，或者为模块的组合，以提供NAND快闪存储阵列所支持的单芯片系统功能。经由资料输出线972，资料自方块966中的感应放大器到达集成电路975之上的输入/输出端口，或者至集成电路975的内部或者外部的资料终点。
本实施例中是利用偏压安排状态机器969作为控制器，其可控制偏压的施加，已供给方块968的电压来源所产生或者提供的电压，例如读取、擦除、写入、擦除验证与编程验证电压。控制器可利用已知的特殊目的逻辑电路。在其它实施例中，控制器包含一通常目的的处理器，其可制作于相同的集成电路之上，其可执行计算机程序以控制装置的运作。在另一实施例中，特殊目的逻辑电路以及通常目的处理器的组合亦可作为控制器。
本发明的详细实施方式已经参照较佳实施例以及范例揭露如上述。应理解所述范例及实施例仅是例示之用，而非用以限制本发明的范畴。对于熟悉本技术领域的人而言，均可依据本发明的精神以及权利要求范围的内容轻易地进行变换或组合。

Claims (29)

1.一种存储装置，包含：
一集成电路基材；
多个导电条纹的叠层，该叠层为山脊状，同时包含至少二导电条纹，其被绝缘材料所分隔；
多个导电线，其位于与该多个叠层之上且与该多个叠层垂直排列，同时该多个导电线具有表面与该多个叠层顺形，界定一多层阵列的接口区域于该叠层的该导电条纹的多个侧表面与该导电线的交叉点；以及
多个存储元件位于该接口区域，其由该多个导电条纹与该多个导电线建立一可存取的三度空间存储阵列。
2.如权利要求1所述的存储装置，还包含：
多个解码电路耦合至该多个叠层中的该多个导电条纹，同时耦合至该多个导电线，以存取所述存储单元。
3.如权利要求1所述的存储装置，其中该存储元件包含一反熔丝。
4.如权利要求1所述的存储装置，其中该存储元件包含一电荷储存结构。
5.如权利要求1所述的存储装置，其中所述存储单元包含埋藏通道电荷储存晶体管。
6.如权利要求1所述的存储装置，其中所述叠层中的该多个导电条纹为一掺杂的半导体。
7.如权利要求1所述的存储装置，其中该多个导电线包含一掺杂的半导体。
8.如权利要求1所述的存储装置，其中该存储元件包含位于该多个导电线与该多个叠层之间的存储材料的一共同层的部分。
9.如权利要求1所述的存储装置，其中还包含一隧穿层，一电荷捕捉层与一阻挡层位于该多个导电线与该多个叠层之间，其中该隧穿层、该电荷捕捉层与该阻挡层的组合形成该多个存储元件于该接口区域中。
10.一种存储装置，包含：
一集成电路基材；
导电条纹的多个叠层，该叠层为山脊状，同时包含至少二导电条纹，其被绝缘材料所分隔；
多个导电线，其位于与该多个叠层之上且与该多个叠层垂直排列，同时该多个导电线具有表面与该多个叠层顺形，界定一多层阵列的接口区域于该叠层的该导电条纹的多个侧表面与该导电线的交叉点；
一可编程电阻存储材料层位于该多个导电线与该多个叠层之间，其由该多个导电条纹与该多个导电线建立一可存取的三度空间存储阵列；
一横列解码器耦合至多个导电线；以及
一平面解码器与一纵行解码器耦合至该多个叠层中的该多个导电条纹。
11.如权利要求10所述的存储装置，其中该可编程电阻存储材料包含一反熔丝材料。
12.如权利要求10所述的存储装置，其中该可编程电阻存储材料包含二氧化硅且具有一厚度小于5纳米。
13.如权利要求10所述的存储装置，其中该多个叠层中的该多个导电条纹包含一掺杂的半导体，其具有一第一导电型态，该多个导电线包含一掺杂的半导体材料，其具有一第二导电型态，以在该接口建立p-n接合。
14.如权利要求10所述的存储装置，其中该纵行解码器与该平面解码器包含多组区域选择晶体管，其设置为可连接至垂直于所述叠层的多个导电条纹的多个选择平面，以对应于多组位线，同时纵行选择晶体管是设置为连接至多条所选择的位线以提供偏压，或者连接至多个感应电路。
15.如权利要求10所述的存储装置，其中该纵行解码器与该平面解码器包含多组区域选择晶体管，其设置为可连接至垂直于所述叠层的多个导电条纹的多个选择平面，以对应于多组位线，同时纵行选择晶体管是设置为连接至多条所选择的位线以提供偏压，或者连接至多个感应电路。
16.一种存储装置，包含：
一集成电路基材；
导电半导体条纹的多个叠层，该叠层为山脊状，同时包含至少二半导体条纹，其被绝缘材料所分隔；
多个导电线，其位于与该多个叠层之上且与该多个叠层垂直排列，同时该多个导电线具有表面与该多个叠层顺形，界定一多层阵列的接口区域于该叠层的该半导体条纹的多个侧表面与该导电线的交叉点；
一存储层包含电荷捕捉结构位于该多个导电线与该多个叠层之间，其由该多个半导体条纹与该多个导电线建立一可存取的电荷捕捉存储晶体管的三度空间NAND存储阵列；
一参考源极由第一终端耦合至该多个叠层中的该多个半导体条纹；
一横列解码器耦合至多个导电线；以及
一平面解码器与一纵行解码器由第二终端耦合至该多个叠层中的该多个半导体条纹。
17.如权利要求16所述的存储装置，其中该存储层包含一隧穿层、一电荷捕捉层与一阻挡层。
18.如权利要求17所述的存储装置，其中该隧穿层包含一材料组合，其是可建立相对低的一价带能阶靠近于该半导体条纹的该侧表面，同时在距离该侧表面小于2nm的一第一距离形成一增加的价带能阶，并于距离该侧表面大于该第一距离的一第二距离，形成一降低的价带能阶。
19.如权利要求16所述的存储装置，其中该多个半导体条纹主要包含掺杂的单晶硅。
20.如权利要求16所述的存储装置，其中所述存储晶体管是设置为埋藏通道晶体管。
21.如权利要求16所述的存储装置，其中该纵行解码器与该平面解码器包含多组区域选择晶体管，其设置为可连接至垂直于该叠层的多个半导体条纹的多个选择平面，以及连接至一组位线，同时纵行选择晶体管是设置为连接至多条所选择的位线以提供偏压，或者连接至多个感应电路。
22.如权利要求16所述的存储装置，其中该纵行解码器与该平面解码器包含多组区域选择晶体管，其设置为可连接至平行于该叠层的多个半导体条纹的多个选择平面，以及一组位线，同时纵行选择晶体管是设置为连接至多条所选择的位线以提供偏压，或者连接至多个感应电路。
23.一种制作一存储装置的方法，包含：
形成多个层的第一导电材料于一集成电路基材上，其为绝缘材料所分隔；
蚀刻该多个层以界定多个导电条纹的多个叠层，该多个叠层为山脊状，并包含至少由绝缘材料所分隔的二导电条纹；
形成一存储层位于该多个叠层中的多条纹的侧边之上，该存储层接触该多个导电条纹的多个侧表面；
形成一第二导电材料层于该多个叠层上与覆盖存储层的一表面于该多个叠层上；以及
蚀刻该第二导电材料层，以界定多个导电线，该多个导电线是位于该多个叠层的该存储层上且与其垂直，同时具有多个表面覆盖于该多个叠层的该存储层上，以界定一存储单元的三度空间阵列于该叠层上的该导电条纹的侧表面与该导电线的交叉点的接口区域中。
24.如权利要求23所述的制作一存储装置的方法，其中该存储层包含一反熔丝材料层。
25.如权利要求23所述的制作一存储装置的方法，其中该存储层包含一多层电荷储存结构。
26.如权利要求25所述的制作一存储装置的方法，其中该第一导电材料包含一掺杂的半导体，由此该导电条纹是可如埋藏通道电荷储存晶体管运作于存储单元中。
27.如权利要求23所述的制作一存储装置的方法，其中该第一导电材料包含一掺杂的半导体。
28.如权利要求27所述的制作一存储装置的方法，其中该多个导电线包含一掺杂的半导体，其具有一导电型态相反于该第一导电材料。
29.如权利要求23所述的制作一存储装置的方法，其中存储层包含一隧穿层、一电荷捕捉层与一阻挡层。
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