CN104051331A - 3d阵列的大马士革半导体装置及其形成方法 - Google Patents

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Abstract

本发明公开了一种3D阵列的大马士革半导体装置及其形成方法，于此半导体装置中，互补的字线或位线的构造包括位于间隔开的隆起部之间大高宽比的沟道的大马士革特征，沟道的大马士革特征是沿第二方向延伸。大马士革导体可利用双图案化的掩模来刻蚀亚光刻的牺牲线，形成填充物于牺牲线上，然后移除牺牲线来留下填充物中作为大马士革模型的沟道来形成，并利用导体材料填充沟道。存储器单元是沉积在位线或字线的叠层与跨过叠层的字线或位线之间的交错点处，而形成3D存储器阵列。于一方向，3D存储器包括介电电荷捕捉存储器单元、电荷捕捉层、与高介电常数的阻挡介电层，介电电荷捕捉存储器单元具有能隙设计的隧穿层，且导体材料包括高功函数材料。

Description

3D阵列的大马士革半导体装置及其形成方法
技术领域
本发明是有关于一种高密度存储器装置，且特别是有关于一种三维高密度存储器装置中连接至多个阶层的导体结构及其形成方法。
背景技术
由于对半导体产业中的高密度存储器(例如，浮动栅极存储器、电荷捕捉存储器、非易失性存储器及嵌入式存储器)的强烈需求，存储器单元的架构已自平面结构转变为三维结构，三维结构有助于增加有限芯片面积内的储存容量。交叉点阵列(cross-point arrays)为包括多个字线、多个位线及包夹于字线与位线之间的存储层的3D存储器结构的一形式。
本发明是有关于一种高密度存储器装置，且特别是有关于一种三维高密度存储器装置中连接至多个阶层的导体结构及其形成方法。
发明内容
本发明说明的技术包括不同的实施例中的三维(3D)结构及其制造方法，3D结构具有连接多个阶层的导体，例如3D存储器装置中的高密度字线或位线。
于一些三维叠层的存储器装置中，存储器单元的位线或字线是叠层在往第一方向延伸的是间隔开的隆起部的结构中。于此结构中，互补的字线或位线的构造可包括位于间隔开的隆起部之间大高宽比的沟道的大马士革特征(damascene features)，沟道的大马士革特征是沿第二方向延伸，第二方向例如是垂直于第一方向。大马士革导体可利用双图案化的掩模来刻蚀亚光刻(sub-lithographic)的牺牲线，形成填充物于牺牲线上，并然后移除牺牲线来留下填充物中作为大马士革模型的沟道来形成。然后，利用导体材料填充沟道。于此例中，存储器单元是沉积在位线或字线的叠层与跨过叠层的字线或位线之间的交错点处，而形成3D存储器阵列。于一方向，技术包括3D存储器，其包括介电电荷捕捉存储器单元、电荷捕捉层、与高介电常数的阻挡介电层，其中介电电荷捕捉存储器单元具有能隙设计的隧穿层，且其中导体材料包括高功函数材料。
相较于一般技术，本发明的方法可具有许多的好处。各种其他的概念与优点是描述于本说明书与请求的权利要求范围。
附图说明
图1为包括大马士革导体的3D存储器装置的示意图。
图2～图14、图2A～图14A、图2B～图14B、图5C～图14C、图7D～图14D绘示3D存储器装置的导体结构的制造流程。
图15绘示3D存储器装置的导体结构的制造流程。
图16绘示高密度存储器装置的存储器单元。
图17～图26、图17A～图26A、图17B～图26B、图20C～图26C绘示3D存储器装置的导体结构的制造流程。
图27绘示3D存储器装置的导体结构的另一制造流程。
【符号说明】
100～存储器装置；
101～半导体；
102～半导体衬底；
103、104～介电材料；
106～叠层；
108～介电层；
202～第一介电材料；
204～表面区域；
206～厚度；
302～第二介电材料；
304～第一绝缘体；
402～第一图案化的材料结构；
404～第一侧；
406～第二侧；
408～表面区域；
502～第三介电材料；
602～侧壁间隙壁；
604～第一顶表面区域；
606～第二顶表面区域；
702～开口；
802～第二开口结构；
804～第二材料结构；
902～第四介电材料；
1004～牺牲材料线；
1102～开口结构；
1202～导电材料；
1302～大马士革导线；
1500～3D存储器装置；
1502～绝缘层；
1504、1506～阶层；
1508、1510、1512、1514～半导体条纹；
1516、1518、1520、1522～绝缘材料；
1524～薄膜；
1526、1528～字线；
1530、1532～硅化层；
1600、1702～存储器材料；
1802～盖层；
1902～填充材料；
2002～掩模；
2102～牺牲材料线；
2104～图案化的沟道；
2302～介电表面；
2402～导电材料；
2404～牺牲材料线表面；
2406～大马士革导线；
2502～间隙；
2602～介电材料。
具体实施方式
多种实施例是利用图标对特定的结构与方法做详细说明。应该要了解的是，发明并不限于所特定揭露的实施例与方法，而能以其他的特征、元件、方法与实施例来施行。本发明是以较佳的实施例作说明，其并非用以限定请求的范围。领域具有通常技艺之人应能从以下的揭露内容得到相同功效的变化方式。不同实施例中的相似元件一般是以相似的参考号码标示。
图1为一示例的包括大马士革导体(damascene conductor)的3D存储器装置1500的示意图。其中并未绘示多种绝缘材料，以较佳地表示出存储器叠层与大马士革导体结构，以及其他的部分。如图所示，3D存储器装置1500是形成在具有绝缘层1502于其上的衬底上。衬底可包括一或更多个衬底电路或其他的结构。图标仅显示两个阶层(planes)1504与1506，然而多个可延伸至任何层数N，其中N为大于或等于1的整数。于一些实施例中，阶层的数目可等于2、4、8、16、32、或一般2n的层数。如图所示，3D存储器装置包括多个由绝缘材料1516、1518、1520与1522分开的半导体条纹1508、1510、1512与1514的叠层106。叠层为沿着Y轴延伸的隆起部，如图所示，因此半导体条纹1508、1510、1512与1514可配置成包括闪存单元串行(strings)(例如水平式NAND串行结构)的通道区域的主体。在其他实施例中，条纹可配置成用于垂直式NAND串行结构的字线，其中大马士革导体1526包括含有单元的通道区域的主体。
半导体条纹1508与1512可用作第一存储器阶层1504中的存储器单元串行。半导体条纹1510与1514可用作第二存储器阶层1506中的存储器单元串行。如图所示，存储器材料的薄膜1524，例如多层的介电电荷捕捉材料或抗熔(anti-fuse)材料，在此示例中是涂布在半导体条纹的叠层上，并在其他范例中，是至少位于半导体条纹的侧壁上。
于图1的实施例中，多个大马士革导体(damascene conductors)1526、1528是配置成垂直于半导体条纹的叠层上。大马士革导体1526、1528具有共形于半导体条纹的叠层的表面，其位于由这些叠层定义出的沟道(例如1530)中，并定义出位于叠层上的半导体条纹1508、1510、1512与1514的侧表面与字线1526、1528之间的交错点处的界面区域的多层阵列。大马士革导体1526与1528可利用如图2至图14所示的方法形成。如图所示，硅化(silicide)层1530、1532(例如硅化钨(tungsten silicide)、硅化钴(cobaltsilicide)、硅化钛(titanium silicide)或硅化镍(nickel silicide))可形成在字线1526、1528的顶表面上。
根据实施例，存储器材料的薄膜1524可包括多层的介电电荷储存结构。举例来说，多层的介电电荷储存结构包括隧穿层、电荷捕捉层与阻挡层，其中隧穿层包括氧化硅，电荷捕捉层包括氮化硅，阻挡层包括氧化硅。在一些例子中，介电电荷储存层中的隧穿层可包括厚度小于2nm的第一氧化硅层，厚度小于3nm的氮化硅层，以及厚度小于3nm的氧化硅层。在其他例子中，存储器材料包括抗熔(anti-fuse)材料，例如二氧化硅、氮氧化硅、或其他氧化硅，厚度可为1nm～5nm的等级。也可使用其他抗熔，例如氮化硅。对于抗熔的实施例，半导体条纹1510与1514可为具有第一导电型(例如p型)的半导体材料。字线1526、1528可为具有第二导电型(例如n型)的半导体材料。举例来说，半导体条纹1510与1514可利用p型多晶硅制造，而同时大马士革导体1526、1528可以相当重掺杂的n+型多晶硅制造。对于抗熔的实施例，半导体条纹应具有足够的宽度，以提供用于空乏区域的空间来承受二极管的操作。结果，存储器单元是形成在多晶硅条纹与线条之间的交错点的3D阵列中，其中存储器单元包括在阳极与阴极之间由可编程的抗熔层与P-N结形成的整流器。
在其他实施例中，可以不同的可编程的电阻式存储器材料用作存储器材料，包括金属氧化物，例如位于金属钨上的氧化钨、或掺杂的金属氧化物半导体条纹，以及其他的材料。如此，材料可在多态的电压或电流下被编程或擦除化，并可用以执行操作储存各单元的多个位。
共同审理的美国专利申请号13/078,311，名称为「具有交替的存储器串行位向与串行选择结构的3D阵列的存储器构造(MEMORYARCHITECTURE OF3D ARRAY WITH ALTERNATING MEMORYSTRING ORIENTATION AND STRING SELECT STRUCTURES)」，(美国专利公开号US2012/0182806)是并入参考，用以说明示现的3D存储器结构与如图1所示的类似结构的制造技术。
图2～图14、图2A～图14A、图2B～图14B、图5C～图14C、图7D～图14D为说明根据不同实施例的用于3D存储器装置的大马士革导体结构的形成方法步骤，其中的优点是利用双图案化法工艺(double pattern process)来对大马士革导体制造出亚光刻宽度(sub-lithographic widths)。双图案化法以外的工艺，包括其他亚光刻图案化工艺与光刻图案化工艺，也可作为其他的执行步骤。
图2、图2A与图2B绘示制造方法中在3D结构上形成大马士革导体的步骤，其显示部分形成的存储器装置100，举例来说，存储器装置100可以共同审理的美国专利申请号13/078,311的技术形成。图2绘示部分形成的存储器装置100的上视图。图2A与图2B分别绘示沿着方向AA的第一剖面图与沿着方向CC的第二剖面图，其中方向AA是跨过导体条纹的叠层的隆起部(例如如图1中所示的叠层106)，并介于将要制造的大马士革导体之间，而方向C-C是沿着隆起部(图1中的叠层106)。部分形成的存储器装置100包括半导体衬底102。半导体衬底102可为单晶硅材料、硅锗(silicon germanium)材料、绝缘层上覆硅(SOI)衬底、及其他衬底。介电材料104形成在半导体衬底上。根据实施例，介电材料104可为二氧化硅、氮化硅、由氧化硅与氮化硅交错层构成的介电叠层(例如ONO)、高介电常数(high K)介电材料，低介电常数(1oW K)介电材料、及其他的介电材料、结构。部分形成的存储器装置100包括用于存储器单元的串行(string)的半导体条纹106的叠层，此叠层具有N层，N为大于1的整数。在一些实施例中，N可为2的次方(2n)，亦即为2、4、8、16、32、以此类推。N层中的各个可包括用于存储器单元串行的半导体101，其往C-C方向延伸，并配置在以适当的介电材料103所分开的各别存储器阶层中。半导体101可为用于3D存储器装置的位线。半导体101可由未掺杂、或适当掺杂的多晶硅材料形成(p型掺杂或n型掺杂)、或其他的材料。部分形成的存储器装置100更包括位于各个叠层106上的介电层108。如图所示，方向A-A垂直于方向C-C。
请参照图3、图3A与图3B，其绘示图2、图2A与图2B的结构在沉积第一介电材料202之后的对应结构。如图所示，第一介电材料202位于间隔开的半导体条纹106的3D叠层上，并填充分开半导体条纹106的叠层的间隙中。第一介电材料202可从有机介电材料，利用旋转涂布工艺形成。刚沉积的第一介电材料202可具有实质上平坦的表面区域204。在其他实施例中，可对第一介电材料202进行平坦化工艺，以形成平坦化的表面区域204。平坦化工艺可为在等离子体环境中使用反应性离子的回刻蚀工艺(etch back process)。或者，平坦化工艺可为化学机械研磨工艺。如图所示，第一介电材料202在介电层108上维持有厚度206。
如图4、图4A与图4B所示，第二介电材料302形成在图3、图3A与图3B所示的结构的第一介电材料202上，第一介电材料202实质上是被平坦化的。第一介电材料202与第二介电材料302形成第一绝缘体304，其用于制造3D存储器装置的导线。第二介电材料302可为氧化硅、氮化硅、氮氧化硅、高介电常数介电材料、低介电常数介电材料、及其他的材料。在一些实施例中，第二介电材料302可具有能帮助接着进行的光刻步骤的抗反射性质。具有抗反射性质的介电材料的例子可为富硅的氧化硅材料(silicon rich silicon oxide material)、或富硅的氮化硅材料(silicon richsilicon nitride material)。在不同的实施例中，所选择的第一介电材料202与第二介电材料302是具有某种期望的刻蚀特性，其能够帮助形成用于3D存储器装置的大马士革导线(例如图1中的字线1526与1528)的沟道结构。举例来说，第一介电材料202可包括有机介电层(organic dielectric layer；ODL)，且第二介电材料302可包括含硅的硬掩模底(silicon containing hardmask bottom；SHB)抗反射涂布(antireflection coating；BARC)，这两者皆为有机材料。这些有机薄膜可以使用O2等离子体或O2/N2混合等离子体的干式灰化工艺形成。此外，干式灰化工艺对于多晶硅、氧化硅或氮化硅具有高的选择性。因此，多晶硅、氧化硅或氮化硅在ODL/SHB图案化工艺中的损失会非常的少。ODL可以其他能承受工艺温度的共形薄膜所取代，例如美国加州圣克拉拉的应材(Applied Material)商业上可取得的TOPAZTM。举例来说，TOPAZTM材料可利用一般使用O2等离子体或N2/O2等离子体的灰化工艺形成。
接着进行的制造步骤包括使用双图案化法(double patterning scheme)，在用于形成大马士革导线之间隔开的叠层之间或上方形成牺牲材料线。双图案化法的流程绘示于图5～图9、图5A～图9A、图5B～图9B、图5C～图9C、及图7D～图9D。在其他实施例中，并没有使用双图案化法。也可执行直接的光刻图案化工艺，或其他图案化技术。
请参照图5、图5A、图5B与图5C。双图案化法包括利用光刻胶或其他感光材料，在图4、图4A与图4B的对应结构中的第一绝缘体304的第二介电材料302上形成第一图案化的材料结构402。此外，图5C绘示沿方向B-B的第三剖面，其中方向B-B跨过隆起部，并沿着大马士革导体(例如图1中的字线1526或1528。双图案化法包括形成第一图案化的材料结构402。第一图案化的材料结构402可在第二介电材料302上沉积第一感光材料形成，感光材料在某些实施例中可具有抗反射性质。对感光材料进行第一图案化工艺以在第一绝缘体304的第二介电材料302上形成第一图案化的材料结构402，并露出第二介电材料302的表面区域408。如图所示，第一图案化的材料结构402具有条纹结构，并沿着方向A-A排列，而垂直于沿着存储器单元的串行的方向C-C。各个第一图案化的材料结构402包括第一侧404与第二侧406。第一图案化的材料结构402在双图案化法中提供用作第一图案化的掩模。在各种实施例，第一图案化的材料结构402是与3D存储器装置的字线相关。
图6、图6A、图6B与图6C绘示本方法的双图案化法中的一步骤。如图所示，双图案化法包括在图5、图5A、图5B与图5C对应结构中的第一图案化的材料结构402、与第一绝缘体304的第二介电材料302露出的表面区域408上，共形地形成第三介电材料502(lst LTO)。在不同实施例中，第三介电材料502是选择为适当的侧壁间隙壁材料。第三介电材料502可为低温氧化硅，沉积温度可不大于约450℃，范围可从约50℃至450℃。沉积工艺可为在氧元素存在的环境下，利用硅烷(silane)作为硅前驱物的低压化学气相沉积工艺。其他用以形成低温氧化物的低温沉积工艺可包括利用四乙氧基硅烷(tetraethylorthosilicate；TEOS)用作氧化硅前驱物的等离子体辅助的化学气相沉积工艺，或其他的方式。
请参照图7、图7A、图7B、图7C与图7D。如图所示，在多种实施例中，本方法的双图案化法是对图6、图6A、图6B与图6C对应的结构中的第三介电材料502进行非等向性刻蚀。非等向性刻蚀选择性地移除部分的第三介电材料502而形成侧壁间隙壁602。图7D绘示沿着方向D-D的剖面图，其介于隆起部106之间并平行于方向C-C。侧壁间隙壁602分别邻接第一图案化的材料结构402的第一侧404与第二侧406。第一图案化的材料结构402的第一顶表面区域604与第二介电材料302的第二顶表面区域606也被露出，如图7所示。刻蚀工艺可为利用含氟元素例如CHF3的刻蚀剂的方向性刻蚀工艺。根据应用，氧可加入刻蚀剂气体以得到期望的刻蚀轮廓。
图8、图8A、图8B、图8C与图8D绘示图7、图7A、图7B、图7C与图7D对应的结构移除第一图案化的材料结构402的步骤。如图所示，本方法的双图案化法是移除第一图案化的材料结构402以形成开口702。可以适当波长范围的紫外光照射露出的第一感光材料，以溶解第一感光材料，藉此移除第一图案化的材料结构402。如图所示，侧壁间隙壁602是被保留的。侧壁间隙壁602是沿着方向B-B排列，其中方向B-B垂直于各个导体条纹的叠层106。
请参照图9、图9A、图9B、图9C与图9D，本方法的双图案化法包括利用侧壁间隙壁602作为图案化的掩模，对第一绝缘体304的第二介电材料302与第一介电材料202进行第一刻蚀工艺，以形成第二开口结构802。图9、图9A、图9B、图9C与图9D绘示图8、图8A、图8B、图8C与图8D对应的结构进行第一刻蚀工艺后的结构。如图所示，利用第一刻蚀工艺形成第二开口结构802与第二材料结构804。在多种实施例中，第二材料结构804至少形成部分用于大马士革导体的牺牲材料线。第二开口结构802露出导体条纹的叠层106的顶表面区域，并露出导体条纹的叠层之间的介电材料104的顶表面区域，如图所示。第二材料结构804包括第三介电材料502与第一绝缘体304(其中第三介电材料502提供侧间隙壁材料)。如上所述，在多种实施例中，第一绝缘体304包括第二介电材料302与第一介电材料202。用于第一介电材料202(例如有机的ODL)与第二介电材料302(例如有机的SHB)的刻蚀工艺可为一般的干式灰化工艺。干式灰化工艺可仅使用O2的等离子体、或使用O2/N2等离子体。此外，干式灰化工艺对于多晶硅、氧化硅、或氮化硅具有高的选择性。因此在ODL/SHB图案化工艺的过程中，多晶硅、氧化硅、或氮化硅的损失会非常的少，并且在干式灰化工艺的过程中，侧间隙壁是实质上被保留的。此外，导体条纹106不会受到干式灰化工艺影响。在此步骤，等向湿式刻蚀并不是较佳的选择，这是因为其可能会损坏(undercut)第一介电材料202或第二介电材料302。
请参照图10、图10A、图10B、图10C与图10D，方法包括沉积用作绝缘物、或绝缘体填充物、或填充材料的第四介电材料902(2nd LTO)在第二材料结构804上，其中第四介电材料902是作为用于形成大马士革导体的牺牲材料线，并填充第二开口结构802。图10、图10A、图10B、图10C与图10D显示图9、图9A、图9B、图9C与图9D对应的结构在沉积用作填充材料的第四介电材料902后的结构。举例来说，第四介电材料902可为低温氧化硅，沉积温度可不大于约450℃。沉积工艺可为在氧元素存在的环境下，利用硅烷(silane)作为硅前驱物的低压工艺。其他用以形成低温氧化物的低温沉积工艺可包括利用四乙氧基硅烷(tetraethylorthosilicate；TEOS)用作氧化硅前驱物的等离子体辅助的化学气相沉积工艺，或其他的方式。
图11、图11A、图11B、图11C与图11D绘示图10、图10A、图10B、图10C与图10D对应的结构进行第二刻蚀工艺，以平坦化第四介电材料902的步骤。第二刻蚀工艺更使得第二材料结构804形成牺牲材料线1004。如图所示，第二刻蚀工艺移除部分第四介电材料902以露出第一绝缘体表面1002。第一绝缘体表面1002包括第二介电材料302的表面。第二刻蚀工艺使用第三材料结构804中的第二介电材料302作为刻蚀停止材料。于一实施例中，第二介电材料302可包括富硅的氧化硅材料(silicon richsilicon oxide material)，或有机材料例如含硅的硬掩模BARC，或对第三介电材料502与第四介电材料902具有不同刻蚀选择性的其他材料，其中第三介电材料502与第四介电材料902各包括低温氧化硅材料。
用于3D存储器装置的大马士革导体结构的本方法，是使用第三材料结构804中包括第二介电材料302与第一介电材料202的第一绝缘体304作为牺牲材料线。
图12、图12A、图12B、图12C与图12D显示图11、图11A、图11B、图11C与图11D对应的结构，从留下的第三材料结构804移除第二介电材料302与第一介电材料202后的结构。在第二介电材料302为有机介电材料的例子中，第二介电材料302可使用合适的有机溶剂例如丙酮来移除。然后，也可使用高选择性的刻蚀工艺来从第三材料结构804移除第一介电材料202。此高选择性的刻蚀工艺可为湿式刻蚀。
开口结构1102形成在先前以牺牲材料线1004填充的部分的第四介电材料902中。如图所示，开口结构1102延伸至介电层108的表面区域与介电材料104的表面区域。在多种实施例中，在形成大马士革导体的过程中用作模型的开口结构1102，其是绝缘物、或绝缘体填充物、或填充材料中的图案化的沟道构成，并且是配置垂直于间隔开的导体结构106。在此步骤，皆为有机材料的第一介电材料202与第二介电材料302可利用湿式刻蚀法或干式刻蚀法移除。举例来说，可使用丙酮或其他一般的光刻胶去除溶剂来移除第一介电材料202(条纹层)与第二介电材料302(条纹层)。举例来说，干式刻蚀可为干式灰化工艺，与图9相关的说明相同。
根据实施例，在图2说明的步骤之前，存储器材料或抗熔材料(未显示)可形成在各个间隔开的叠层上，或者，可形成在开口结构1102中露出的区域中的叠层上。
图13、图13A、图13B、图13C与图13D显示图12、图12A、图12B、图12C与图12D对应的结构在沉积导电材料1202之后的结构。导电材料1202填充开口结构1102并覆盖包括第四介电材料902的绝缘填充物的表面区域。根据实施例，导电材料1202可为金属材料，例如铜、铝、钨、及用于整合电路而利用金属化工艺所沉积的类似的材料。或者，导电材料1202可为具有适合的杂质特性的多晶硅(polycrystalline silicon；polysilicon)材料。多晶硅材料可使用例如化学气相沉积的技术沉积，例如使用硅烷(silane；SiH4)或氯硅烷(chlorosilane)作为硅前驱物的低压化学气相沉积法。于一些实施例中，导电材料1202可为具有p+型杂质的多晶硅材料。p+型杂质可来自与多晶硅材料共沉积的硼元素。于其他实施例中，硼元素也可使用植入工艺打入多晶硅材料。根据应用，多晶硅材料也可利用n+型杂质掺杂。此n+型杂质可来自砷、磷、锑、及其他的元素。在一些实施例中，多晶硅材料的杂质极性可调整(rectification)成相反于位线多晶硅材料(假设有使用的话)的杂质极性。在一些应用中，硅化材料可形成在多晶硅材料(n+掺杂的或p+掺杂的)上，以提高多晶硅材料的导电性。硅化材料可为硅化钴、硅化镍、硅化钨、硅化钴、硅化钛、及其他的硅化物。
图14、图14A、图14B、图14C与图14D显示，对图13、图13A、图13B、图13C与图13D对应的结构的导电材料1202进行平坦化工艺，以从包括第四介电材料902的绝缘物或绝缘体填充物的表面区域移除导电材料后的结构。如图所示，此平坦化工艺在包括第四介电材料902的绝缘填充物中形成多个大马士革导线1302。平坦化工艺电性且物性隔离各个大马士革导线1302。在多种实施例中，平坦化工艺可为使用第四介电材料902作为研磨停止层的化学机械研磨工艺。于一些实施例中，大马士革导线1302提供出用于3D存储器装置的字线结构。如图所示，大马士革导线1302位于间隔开的导体的叠层106上，并配置垂直于间隔开的导体的叠层106。存储器元件是形成在间隔开的导体的叠层106中的半导体101、大马士革导线1302与存储器材料的各个交错点。
图15绘示根据本技术的不同实施例，使用双图案化法制造3D存储器装置的大马士革导体结构的流程。说明内容将以图2～图14D中所多种结构元件做说明，但仅为示例，而非用以限制本发明。如图所示，方法包括：
步骤1502：开始步骤。
步骤1504：提供具有表面区域的半导体衬底，衬底可包括一或多个形成在其上的间隔开的半导体的叠层106。
步骤1506：沉积第一绝缘体304在衬底上，第一绝缘体包括介电叠层，介电叠层包括一或多个介电材料层。
步骤1508：形成图案化的感光材料结构402垂直于一或多个间隔开的导体。
步骤1510：沉积侧壁间隙壁材料502共形地位于图案化的感光材料结构402上。
步骤1512：形成侧壁间隙壁602至图案化的感光材料结构，侧壁间隙壁602分别邻接第一感光材料结构的第一侧与第二侧；
步骤1514：移除图案化的感光材料结构402，并留下侧壁间隙壁602，侧壁间隙壁602是垂直于一或更多个间隔开的导体的叠层106。
步骤1516：使用侧壁间隙壁作为图案化的掩模，来从第一绝缘体304形成牺牲材料线1104。
步骤1518：沉积填充材料902在牺牲材料线1104上并填充牺牲材料线1104之间的间隙。
步骤1520：从填充材料移除牺牲材料线1104，以在填充材料中形成沟道。
步骤1522：通过填充导体材料至沟道中，以在部分填充材料中形成大马士革导线1302。
步骤1524：结束
以上顺序的步骤说明根据本发明不同实施例，形成3D存储器装置的大马士革导线的方法。根据实施例，可加入一或多个步骤，可省略一或多个步骤，或可在不违背本发明的范围的不同顺序中提供一或多个步骤。
在不同的实施例中，说明的技术包括形成3D存储器装置的导体结构的方法。
在不同的实施例中，本技术提供3D存储器装置结构。3D存储器装置结构包括具有表面区域的半导体衬底。存储器装置结构位于半导体衬底的表面区域上。存储器装置结构各包括间隔开的半导体的叠层与导线，间隔开的半导体的叠层是沿第一方向延伸，导线是配置在垂直于第一方向的沟道结构中。沟道结构是配置在部分绝缘物或绝缘体填充物中。3D存储器装置结构更包括存储器材料与存储器元件，其中存储器材料是共形地形成在间隔开的导体的叠层上，存储器元件是位于间隔开的半导体的叠层与导线之间的各个交错点处。在不同的实施例中，导线是以以下步骤形成：
(1)形成(例如用于字线图案化的)第一图案化的感光材料结构于第一绝缘体上，其中第一绝缘体包括介电材料的叠层(例如SHB+ODL)，第一图案化的感光材料结构具有第一侧与第二侧；
(2)沉积第三介电材料(lst LTO)于第一图案化的材料结构上；
(3)对第三介电材料进行图案化与刻蚀工艺，以形成第二材料结构，而同时留下第一图案化的材料结构，并露出第一图案化的材料结构的表面区域，第二材料结构是邻接第一感光材料结构的第一侧与第二侧，且垂直于间隔开的导体的叠层；
(4)移除第一图案化的感光材料结构，而留下第二材料结构；
(5)使用作为侧壁间隙壁的第二材料结构当作图案化的掩模，来移除部分的介电材料的第一叠层，以形成第一开口结构与第三材料结构，第三材料结构至少包括第三介电材料与部分的介电材料的第一叠层；以及
(6)沉积作为大马士革特征(damascene feature)的绝缘体或绝缘体填充物的第四介电材料在第三材料结构上，并填充开口结构；
(7)使用大马士革工艺形成导体结构，导体结构包括在大马士革特征内的部分第四介电材料中的导线。
根据实施例，大马士革工艺包括选择性地移除第三介电材料与介电材料的第一叠层，以在部分第四介电材料中形成第二开口结构。沉积导电材料，以填充第二开口结构并在第四介电材料露出的表面上形成一厚度。对导电材料进行平坦化工艺，以从第四介电材料露出的表面移除具有导电材料的厚度，以形成包括位于第二开口结构中的大马士革导线的导体结构。平坦化工艺更使得各个导线互相电性且物性隔离。在不同的实施例中，导体结构形成用于3D存储器装置的字线。
非易失性存储器装置的电荷捕捉的效能也期望能增进。于一些实施例中，电荷捕捉的效能能通过于此并入参考的共同审理的美国专利申请号13/398,825中所述的技术，来设计存储器材料而达成。如图16所示，存储器材料1600可包括位于半导体衬底上的不同功能的多层材料。存储器材料1600包括隧穿层1604、电荷储存层1606与阻挡介电层1608。隧穿层1604可包括第一介电叠层，其具有由氧化硅、氮化硅与氧化硅构成的交错层(一般知晓的ONO)。存储器装置的第一介电叠层中可具有能隙设计的隧穿层(其具有可忽略的的电荷捕捉效能)、位于第一位置的相当大的空穴隧穿势垒、以及位于第二位置的高电子隧穿高度。此隧穿层从电荷捕捉层分开具有低的空穴隧穿高度的材料。在不同的实施例中，电荷储存层1606可为氮化硅材料或氧化硅材料。如图所示，阻挡介电层1608包括高介电长数的介电材料及缓冲材料。高介电常数的介电材料可为氧化铝、氧化铪、或其他使用高质量的氧化硅作为缓冲的材料。高质量的氧化硅帮助维持高介电常数的介电材料具有期望的阻挡特性，其中高介电常数的介电材料具有缺陷(defects)例如小孔(pin holes)于其中。在不同的实施例中，高介电常数介电阻挡材料在擦除操作的过程中能降低电荷储存层的电场，而使装置可执行高压擦除，并具有高的擦除速度。擦除操作通常会依据编程操作，从栅极(例如字线)使用电子注入或空穴注入。擦除电压至少与栅极材料的功函数相关。当栅极材料的功函数太低时，会无法降低擦除电压，而会负面地影响多层单元的操作窗口。此外，对于高密度的存储器装置，装置的微缩化需要缩小栅极(例如字线)的临界尺寸，然而由于RC延迟，这会提高电阻并降低速度。字线之间的耦合作用会变得严重，并且干扰操作(编程、读取、或擦除操作)
因此，另一3D存储器装置的大马士革导体的形成方法，是以图17～图26、图17A～图26A、图17B～图26B、与图20C～图26C所示的不同方向的图示作说明。在不同的实施例中，3D存储器装置是设计成，在高速操作(例如擦除操作)的情况下，能避免字线耦合与影响高密度阵列的问题。
此另一方法可开始于部分形成的存储器装置100，如图2、图2A与图2B所示，其包括多个间隔开的导体条纹的叠层106，包括半导体101与介电质103，半导体101有时称作半导体条纹，介电质103形成在衬底102上的介电层104上。介电层108形成在间隔开的导体条纹的叠层106的顶部上。如图17、图17A与图17B所示，存储器材料1702形成在具有介电层108之间隔开的导体条纹的叠层106上。存储器材料1702可包括图16中的多层材料，其露出高介电常数的介电材料。图17绘示出部分形成的存储器装置100的上视图。图17A与图17B分别绘示半导体条纹的叠层(例如图1中的叠层106)沿方向A-A与方向C-C的剖面图，其中方向A-A跨过半导体条纹的叠层的隆起部，方向C-C是沿着半导体条纹的叠层的隆起部。
下个制造步骤绘示于图18、图18A、图18B，其绘示图17、图17A与图17B的对应结构在沉积盖层1802之后的结构。如图所示，盖层1802共形地沉积在存储器材料1702露出的高介电常数的介电材料。盖层1802可为介电材料，例如氮化硅或其他适合的材料，并选择成能在之后的工艺步骤中保护高介电常数的介电材料，特别是对于一些实施例中反应性刻蚀工艺中的等离子体损坏。于一些实施例中，可不需要盖层1802。
本发法使用如图19～图26、图19A～图26A、图19B～图26B、与图19A～图26C所示的大马士革工艺来形成导线。
图19、图19A、图19B绘示图18、图1gA、图18B的对应结构在沉积填充材料1902之后的结构。如图所示，填充材料1902覆盖盖层1802，并填充间隔开的导体的叠层106之间的间隙。填充材料1902可为有机介电材料，使用旋转涂布技术所沉积。有机介电材料应为对于之后进行的工艺(大于约400℃)(例如产线的后端工艺)热稳定的材料。此有机介电材料的例子可包括美国加州圣克拉拉的应材(Applied Material)取得的TOPAZTM。
再者，在不同的实施例中，刚沉积好的填充材料1902可具有实质上平坦的表面。于其他实施例中，填充材料1902可具有起伏的上表面，并可通过熟知领域的技术人员所知道的回刻蚀工艺或化学机械研磨工艺来进行平坦化。
图20、图20A、图20B绘示图19、图19A、图19B的对应结构于填充材料1902上形成图案化的掩模2002后的结构。图20C绘示沿着半导体条纹的叠层的隆起部之间的方向B-B的剖面图。在不同的实施例中，图案化的掩模2002可由光刻胶材料形成。于其他实施例中，图案化的掩模2002可由介电材料、半导体材料、金属材料、及其他的材料形成。在不同的实施例中，图案化的掩模2002是设计成沿着方向A-A，其是垂直于沿着方向C-C的半导体条纹的叠层的隆起部、与存储器单元的串行。
如图21、图21A、图21B、与图21C所示，本方法是使用图案化的掩模2002作为掩模层，来对填充材料1902进行第一刻蚀工艺。利用第一刻蚀工艺，是露出盖层1802的表面区域，以在填充材料中形成图案化的沟道2104。再者，从填充材料来形成牺牲材料线2102。在不同的实施例中，第一刻蚀工艺可为反应性离子刻蚀工艺(RIE)。第一刻蚀工艺使用盖层1802作为停止材料。盖层1802也保护高介电常数的介电材料1702，避免在反应性离子刻蚀工艺中发生等离子体缺陷。图21、图21A、图21B、图21C绘示图20、图20A、图20B、图20C的对应结构于在进行第一刻蚀工艺后的结构。
如图22、图22A、图22B、与图22C所示，在移除图案化的掩模2002的同时，是从被图案化的沟道2104分开的填充材料保留下牺牲材料线2102。各个图案化的沟道是配向垂直于导体条纹的叠层106的隆起部与存储器单元的串行。图22、图22A、图22B、图22C绘示图21、图21A、图21B、图21C的对应结构于在进行第一刻蚀工艺后的结构。
图23、图23A、图23B、图23C绘示图22、图22A、图22B、图22C的对应结构在选择性地移除盖层1802后的结构。如图所示，盖层1802是选择性地移除，以露出存储器材料的高介电常数介电表面2302(例如图16)中阻挡层1608中的高介电常数的介电材料。可使用干式刻蚀工艺，例如使用CF4或CHF3，或混合的气体的反应性离子刻蚀工艺(RIE)，来移除氮化硅薄膜。
在不同的实施例中，本方法包括沉积导电材料2402来填充图案化的沟道，并位于高介电常数介电层1702。图24、图24A、图24B、图24C绘示图23、图23A、图23B、图23C的对应结构在沉积导电材料2402后的结构。如图所示，对导电材料2402更进行平坦化工艺，以露出各个牺牲材料线表面2404并在间隔开的导体的叠层106之间与上方形成大马士革导线2406。于一些实施例中，导电材料2402可为高功函数的金属、或掺杂的多晶硅材料。于其他实施例中，高功函数材料可提高存储器单元中阻挡层的效能，并可降低大马士革导线的片电阻(sheet resistivity)，因而能提供较广的操作窗口，特别是对于存储器装置的擦除操作。此高功函数材料的例子可包括金属材料，例如铜、铝、钨及其他一般半导体装置使用的金属材料。
请参照图25、图25A、图25B、图25C。移除各个牺牲材料线2102，以形成间隙2502，同时留下大马士革导线2406。在不同的实施例中，间隙2502包括空气(其包括在封闭间隙时的环境气体)，以在大马士革导线2406之间提供电性绝缘。在其他实施例中，间隙可使用适当的介电材料填充，以在大马士革导线2406之间提供电性绝缘。图25、图25A、图25B、图25C绘示图24、图24A、图24B、图24C的对应结构在移除牺牲材料线2102之后的结构。
请参照图26、图26A、图26B、图26C，本技术包括沉积非共形的(non-conformal)介电材料2602于大马士革导线表面上。在不同的实施例中，介电材料是共形地沉积，以在大马士革导线2402之间形成空气间隙2502。在不同的实施例中，空气间隙2502在大马士革导线2406之间提供电性绝缘。以空气间隙作为绝缘体的实施例能使高密度的存储器装置高速操作而不会发生交互干扰与RC延迟。图26、图26A、图26B、图26C绘示图25、图25A、图25B、图25C的对应结构形成非共形的介电材料2602后的结构。为了方便说明，图26的上视图显示阶层26-26的下方，并且省略介电材料2602。
图27绘示以空气间隙绝缘的大马士革导线的制造流程。方法包括以下步骤：
步骤2702：开始步骤
步骤2704：提供具有表面区域的半导体衬底，衬底可包括一或多个形成在其上的间隔开的半导体的叠层(例如图2中的间隔开的半导体的叠层106)，各个间隔开的半导体的叠层具有存储器材料于其上。
步骤2706：沉积用于大马士革工艺的填充材料1902于一或多个间隔开的导体的叠层，并填充间隔开的导体的叠层之间的间隙。
步骤2708：形成图案化的掩模2002垂直于一或多个间隔开的导体的叠层。
步骤2710：形成图案化的沟道于填充材料中，并从填充材料形成牺牲材料线2102。
步骤2712：使用高功函数导体材料填充图案化的沟道，以形成大马士革导线2406，其中图案化的沟道提供了用于大马士革导线的“模型”。
步骤2714：移除牺牲材料线，并留下大马士革导线。
步骤2716：沉积非共形介电材料于大马士革导线上，以于大马士革导线之间形成空气间隙，以电性绝缘大马士革导线。
步骤2718：结束
以上顺序的步骤提供在不同的实施例中，存储器装置中以空气间隙绝缘的大马士革导线的形成方法。存储器装置包括用于高速操作的高功函数大马士革导线。于大马士革导线之间利用空气间隙作为绝缘体的例子中，能最小化在高速操作(例如高速擦除操作)下的高压环境下，导线与存储器串行之间的干扰。参照图19～图26、图19A～图26A、图19B～图26B、图19A～图26C与图27所说明的工艺步骤与结构，可适当地与图2～图14、图2A～图14A、图2B～图14B、图5C～图14C、图7D～图14D、图15所述的说明合并。虽然有考虑所有合理的变化情况，然于此并没有说明合并后的所有变化实施。于一示范例中，可以高功函数导体材料执行双图案化法工艺。
请再次参照图24、图24A、图24B、图24C。根据实施例，介电材料1902可为用于大马士革导线2406的电性绝缘材料。换句话说，牺牲材料线2404是保留下，以在大马士革导线2406之间提供绝缘。于此实施例中，介电材料可为氧化硅、氮化硅、低介电常数介电质、高介电常数介电质、与上述的组合、或其他的材料。
在不同的实施例中，本技术提供3D存储器装置结构。3D存储器装置结构包括具有表面区域的半导体衬底。存储器装置结构位于半导体衬底的表面区域上。存储器装置结构各包括间隔开的导体的叠层与导线，其中间隔开的导体的叠层沿第一方向延伸，导线垂直于第一方向。3D存储器装置结构更包括存储器材料与存储器元件，其中存储器材料是共形地形成在各个间隔开的导体的叠层上，存储器元件是位于各个间隔开的导体的叠层与导线之间的交错点处。在不同的实施例中，导线包括利用空气间隙绝缘的金属材料，并可以以下的步骤制造：
(1)共形地形成存储器材料1702于间隔开的半导体结构(例如图2中的叠层106)上，存储器材料1702包括隧穿层、电荷储存材料、与阻挡层)；
(2)沉积保护盖介电层1802于存储器材料；
(3)沉积用于大马士革工艺的填充材料1902于保护盖介电层；
(4)形成图案化的掩模2002于填充材料上；
(5)使用图案化的掩模作为掩模层，来对填充材料进行刻蚀工艺，以形成作为大马士革工艺的模型的沟道开口2104，并从填充材料形成牺牲材料线2102；
(6)使用导电材料2402填充沟道开口，以形成大马士革导线2406；
(7)移除牺牲材料线，以在大马士革导线2406之间形成间隙2502；以及
(8)沉积非共形的介电材料2602于大马士革导线2406上，并形成空气间隙2502于大马士革导线2406与非共形的介电材料2602之间。
以上顺序的步骤提供利用空气间隙绝缘的导线的形成方法。也可存在其他的变化方式。举例来说，可以适合的绝缘体材料、或其他的材料来填充间隙2502，以电性绝缘导线。此绝缘体材料可包括氧化硅、氮化硅、高介电常数介电质、低介电常数介电质、上述的组合、或其他的材料。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (18)

1.一种用于一装置的一导体结构(conductor structure)的形成方法，包括：
提供一衬底，该衬底具有多个间隔开的导体的叠层；
形成具有多个图案化的沟道的一填充材料介于这些间隔开的叠层之间，并位于这些间隔开的叠层上；以及
以一导体材料填充这些图案化的沟道，以形成多个导线在这些间隔开的导体的叠层上，并垂直于这些间隔开的导体的叠层。
2.根据权利要求1所述的用于一装置的一导体结构的形成方法，其中所述形成该填充材料的方法包括利用双图案化法(double patterning)形成多个牺牲材料线介于这些间隔开的叠层之间并位于这些间隔开的叠层上，提供该填充材料，以及然后移除这些牺牲材料线，以留下该填充材料中的这些图案化的沟道。
3.根据权利要求1所述的用于一装置的一导体结构的形成方法，其中所述形成具有这些图案化的沟道的该填充材料的方法包括：
以一第一绝缘体覆盖这些间隔开的导体的叠层，该第一绝缘体在这些间隔开的导体的叠层上具有一第一厚度；
形成一图案化的掩模于该第一绝缘体上，该图案化的掩模是配置垂直于这些间隔开的导体的叠层；
利用该图案化的掩模刻蚀该第一绝缘体，以在这些间隔开的导体的叠层之间及上方形成该第一绝缘体的多个图案化的隆起部；
以一第二绝缘体覆盖这些图案化的隆起部与这些间隔开的导体的叠层，并刻蚀该第二绝缘体，以露出这些图案化的隆起部的多个顶表面；以及
移除这些图案化的隆起部，留下所述具有这些图案化的沟道的该填充材料。
4.根据权利要求1所述的用于一装置的一导体结构的形成方法，其中所述形成该导线的方法更包括：
以该导电材料覆盖该填充材料，并以该导电材料填充这些图案化的沟道；以及
从一填充材料表面移除该导电材料，并留下位于这些图案化的沟道中的该导电材料，以形成这些导线。
5.根据权利要求3所述的用于一装置的一导体结构的形成方法，更包括：
利用该图案化的掩模用作一掩模层，来移除该第一绝缘体的一部分，以形成一第一开口结构与一第二材料结构，该第二材料结构包括至少该第一绝缘体；
沉积该绝缘体填充物在该第二材料结构上，并填充该第一开口结构，该绝缘体填充物在该第二材料结构上形成一厚度；以及
利用大马士革工艺(damascene process)形成这些导线在这些间隔开的叠层之间与上方。
6.根据权利要求5所述的用于一装置的一导体结构的形成方法，其中该大马士革工艺包括以下步骤：
对该填充材料进行一刻蚀二工艺，以露出该第一绝缘体的一表面；
从该第二材料结构选择性地移除该第一绝缘体，以形成这些沟道结构于该填充材料的一部分中，该第二开口结构包括先前由该第二材料结构占据的一第一开口与一第二开口；
以该导体材料填充这些图案化的沟道；以及
对该导电材料进行一平坦化工艺，以形成这些导线于这些图案化的沟道的各个中，并电性且物性隔离这些导体线的各个。
7.一种半导体装置，包括：
一衬底，具有多个间隔开的导体的叠层；
一填充材料，具有多个图案化的沟道介于这些间隔开的叠层之间与并位于这些间隔开的叠层上；以及
一大马士革导体材料，配置成多个导线在这些间隔开的导体的叠层上，并垂直于这些间隔开的导体的叠层。
8.根据权利要求7所述的半导体装置，其中该大马士革导体材料是配置在这些图案化的沟道的各个中。
9.根据权利要求7所述的半导体装置，更包括一存储器材料，共形地涂布在这些间隔的导体的叠层的各个上。
10.根据权利要求7所述的半导体装置，其中这些间隔开的导体的叠层各包括多个由绝缘材料分开的半导体条纹的叠层。
11.一种用于一半导体装置的一导体的形成方法，包括：
提供多个间隔开的导体的叠层，这些间隔开的导体的叠层具有一存储器材料在这些间隔开的导体的叠层的各个上；
形成多个图案化的沟道于这些间隔开的导体的叠层上且之间的一填充材料中；
例用一导体材料填充这些图案化的沟道，以形成多个导线垂直于这些间隔开的导体的叠层；以及
移除该填充材料，以在这些导线之间形成用以绝缘的一间隙(gap)。
12.根据权利要求11所述的用于一半导体装置的一导体的形成方法，其中形成这些图案化的沟道于该填充材料中的方法包括：
沉积该填充材料于这些间隔开的导体上与之间；
形成一第一图案化的掩模于该填充材料上；以及
形成这些图案化的沟道于该填充材料中，并从该填充材料形成多个牺牲材料线。
13.根据权利要求11所述的用于一半导体装置的一导体的形成方法，其中形成这些导线的方法包括：
沉积该导电材料以填充这些图案化的沟道，并位于这些牺牲材料线上；
从这些牺牲材料线的一表面移除该导电材料；以及
移除这些牺牲材料线，而在这些图案化的沟道的各个中留下该导电材料。
14.根据权利要求13所述的用于一半导体装置的一导体的形成方法，其中移除这些牺牲材料线的步骤是在这些导线之间形成多个用作绝缘体的空气间隙(air gap)。
15.一种半导体装置，包括：
一衬底，具有多个间隔开的导体的叠层于其上；
一大马士革导体材料，配置成多个导线于这些间隔开的导体的叠层上与之间，这些导线垂直于这些间隔开的导体的叠层；以及
一空气间隙，在这些导线之间用于绝缘。
16.一种包括存储器元件的3D阵列的半导体装置，包括：
多个间隔开的导体的叠层；
一存储器结构，位于这些间隔开的叠层中的这些导体的多个侧壁上，该存储器结构包括一隧穿层、一介电电荷储存层与一阻挡介电层，该阻挡介电层包括一高介电常数(high-K)介电质；
多个导线，包括与该存储器结构的该阻挡介电层接触的一金属，这些导线介于这些间隔开的导体的叠层之间，并位于这些间隔开的导体的叠层上，这些导线垂直于这些间隔开的导体的叠层；藉此，该3D阵列中的这些存储器元件是配置在这些间隔开的叠层中的多个导体与这些导线之间的多个交错点处。
17.根据权利要求16所述的半导体装置，包括多个空气间隙，介于这些导线与这些间隔开的导体的叠层之间。
18.一种形成一半导体装置的方法，包括：
提供多个间隔开的导体的叠层，这些间隔开的导体的叠层具有一存储器结构位于这些间隔开的导体的叠层的各个上；
形成多个图案化的沟道于一填充材料上，该填充材料位于这些间隔开的导体的叠层上与之间；以及
使用至少一金属层填充这些图案化的沟道，该金属层接触该存储器结构，以形成多个导线垂直于这些间隔开的导体的叠层。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655368A (zh) * 2016-01-15 2016-06-08 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN105990243A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储元件及其制造方法
CN106298783A (zh) * 2015-05-21 2017-01-04 旺宏电子股份有限公司 存储元件及其制造方法
CN107527809A (zh) * 2016-06-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN107978674A (zh) * 2016-10-25 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475847B1 (en) * 2000-02-11 2002-11-05 Advanced Micro Devices, Inc. Method for forming a semiconductor device with self-aligned contacts using a liner oxide layer
CN1495877A (zh) * 2002-09-13 2004-05-12 希普雷公司 空气隙的形成
CN101826545A (zh) * 2009-03-03 2010-09-08 旺宏电子股份有限公司 集成电路自对准三度空间存储阵列及其制作方法
CN101840995A (zh) * 2009-01-13 2010-09-22 三星电子株式会社 电阻型随机存取存储器及其制造方法
US20110076819A1 (en) * 2009-09-29 2011-03-31 Jinho Kim Three-dimensional semiconductor memory device and method of fabricating the same
CN102610616A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 低成本可微缩的三维存储器及其制造方法
US20130023115A1 (en) * 2011-07-22 2013-01-24 International Business Machines Corporation Borderless Contacts in Semiconductor Devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475847B1 (en) * 2000-02-11 2002-11-05 Advanced Micro Devices, Inc. Method for forming a semiconductor device with self-aligned contacts using a liner oxide layer
CN1495877A (zh) * 2002-09-13 2004-05-12 希普雷公司 空气隙的形成
CN101840995A (zh) * 2009-01-13 2010-09-22 三星电子株式会社 电阻型随机存取存储器及其制造方法
CN101826545A (zh) * 2009-03-03 2010-09-08 旺宏电子股份有限公司 集成电路自对准三度空间存储阵列及其制作方法
US20110076819A1 (en) * 2009-09-29 2011-03-31 Jinho Kim Three-dimensional semiconductor memory device and method of fabricating the same
CN102610616A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 低成本可微缩的三维存储器及其制造方法
US20130023115A1 (en) * 2011-07-22 2013-01-24 International Business Machines Corporation Borderless Contacts in Semiconductor Devices

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990243A (zh) * 2015-01-28 2016-10-05 旺宏电子股份有限公司 存储元件及其制造方法
CN105990243B (zh) * 2015-01-28 2019-02-15 旺宏电子股份有限公司 存储元件及其制造方法
CN106298783A (zh) * 2015-05-21 2017-01-04 旺宏电子股份有限公司 存储元件及其制造方法
CN106298783B (zh) * 2015-05-21 2019-11-26 旺宏电子股份有限公司 存储元件及其制造方法
CN105655368A (zh) * 2016-01-15 2016-06-08 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN105655368B (zh) * 2016-01-15 2018-09-25 中国科学院上海微系统与信息技术研究所 一种三维堆叠相变存储阵列器件及其制备方法
CN107527809A (zh) * 2016-06-20 2017-12-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
CN107978674A (zh) * 2016-10-25 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置

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