CN106298783B - 存储元件及其制造方法 - Google Patents

Abstract

本发明公开了一种存储元件及其制造方法。存储元件包括基底、多个叠层结构、多个导体柱、多个电荷储存层以及多个第三导体层。叠层结构位于基底上，叠层结构沿着第一方向排列且沿着第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着第三方向相互交替叠层。每一导体柱位于相邻两个叠层结构之间的基底上。每一电荷储存层位于叠层结构与导体柱之间。每一第三导体层沿着第一方向延伸，与叠层结构交错于多个交错区域，且覆盖部分叠层结构和导体柱的顶部。叠层结构与第三导体层交错的每一交错区域具有空气间隙，且空气间隙沿着第三方向延伸。

Description

存储元件及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种存储元件及其制造方法。

背景技术

随着科技日新月异，电子元件的进步增加了对更大储存能力的需要。为了增加储存能力，存储元件变得更小且积集度变得更高。因此，三维存储元件已逐渐受到业界的高度关注。

然而，随着存储元件的尺寸变小以及集成度的提高，字线与位线之间产生的电容效应(capacitance effect)也愈趋明显，其所造成的编程干扰(program disturb)可能会影响存储单元或存储单元阵列的效能。因此，如何减少字线与位线之间的电容效应，以避免其所造成的干扰现象，为当前所需研究的课题。

发明内容

本发明提供一种存储元件及其制造方法，可减少字线与位线之间的电容效应，进而避免电容效应所造成的干扰现象。

本发明提供一种存储元件。存储元件包括基底、多个叠层结构、多个导体柱、多个电荷储存层以及多个第三导体层。上述叠层结构位于基底上，叠层结构沿着第一方向排列且沿着第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着第三方向相互交替叠层。每一导体柱位于相邻两个叠层结构之间的基底上。每一电荷储存层位于叠层结构与导体柱之间。每一第三导体层沿着第一方向延伸并与叠层结构交错于多个交错区域，且覆盖部分叠层结构和导体柱的顶部。叠层结构与第三导体层交错的每一交错区域具有空气间隙，且空气间隙沿着第三方向延伸。

在本发明的一实施例中，上述每一空气间隙沿着第三方向延伸且具有相互交替的多个宽部和多个窄部。

在本发明的一实施例中，上述宽部位于介电层中，窄部位于第一导体层中。

在本发明的一实施例中，上述第一导体层做为位线，且导体柱和第三导体层做为字线。

本发明又提供一种存储元件。存储元件包括基底、多个叠层、多个导体柱、多个电荷储存层以及多个第三导体层。上述叠层位于基底上，叠层沿着第一方向排列且沿着第二方向延伸，其中每一叠层包括多个第一导体层沿着第三方向以间隔叠层。每一导体柱位于相邻两个叠层之间的基底上。每一电荷储存层位于叠层与导体柱之间。每一第三导体层沿着第一方向延伸并与叠层结构交错于多个交错区域，且覆盖部分叠层和导体柱的顶部。叠层与第三导体层交错的每一交错区域具有空气间隙，空气间隙沿着第三方向延伸，且每一空气间隙沿着第三方向具有彼此连通且相互交替排列的多个宽部和多个窄部，每一窄部位于第一导体层中，每一宽部位于相邻两个第一导体层之间，裸露出相邻两个第一导体层的部分侧壁以及介于相邻两个第一导体层之间的电荷储存层的侧壁。

本发明提供一种存储元件的制造方法，其包括以下步骤。于基底上形成多个叠层结构，叠层结构沿着第一方向排列且沿着第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着第三方向相互交替叠层。于相邻两个叠层结构之间的基底上形成多个导体柱。于叠层结构与导体柱之间形成多个电荷储存层。形成多个第三导体层，每一第三导体层沿着第一方向延伸并与叠层结构交错于多个交错区域，且覆盖部分叠层结构和导体柱的顶部。每一交错区域的第三导体层具有开口。移除每一开口下方的部分叠层结构以于叠层结构与第三导体层交错的每一交错区域形成空气间隙，空气间隙沿着第三方向延伸。

在本发明的一实施例中，上述每一空气间隙沿着该第三方向延伸且具有相互交错的多个宽部和多个窄部。

在本发明的一实施例中，上述宽部位于介电层中，窄部位于第一导体层中。

在本发明的一实施例中，更包括移除每一交错区域中叠层结构中的介电层。

在本发明的一实施例中，上述移除部分叠层结构的方法包括等向性刻蚀法、非等向性刻蚀法或其组合。

基于上述，本发明通过在叠层结构中形成空气间隙，利用空气的绝缘效果，降低叠层结构中导体层之间所产生的电容效应。藉此避免电容效应所导致的编程干扰，进而提升存储单元或存储单元阵列的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1G为依照本发明一实施例所绘示的存储元件的制造方法的上视图。

图2A至图2G为分别沿图1A至图1G的A-A’线所绘示的存储元件的制造方法的剖面示意图。

图3A和图3B为依照本发明另一实施例分别沿图1G的A-A’线和B-B’线所绘示的存储元件的剖面示意图。

图4为依照本发明又一实施例沿图1F的A-A’线所绘示的存储元件的剖面示意图。

【符号说明】

10：基底

11：叠层

12、12a、12b、12c：叠层结构

14、14a、14b：第一导体层

16、16a、16b：介电层

18、18a、18b：硬掩模层

22、22a：电荷储存层

24：第二导体层

24a：导体柱

26：介电柱

30：开口

34、34a、34b：第三导体层

40：空气间隙

40a：宽部

40b：窄部

100、200、300：存储元件

w1、w2、w3、w4、w5、w6：宽度

D1、D2、D3：方向

T：沟道

R：区域

具体实施方式

图1A至图1G为依照本发明一实施例所绘示的存储元件的制造方法的上视图。图2A至图2G为分别沿图1A至图1G的A-A’线所绘示的存储元件的制造方法的剖面示意图。

请同时参照图1A和图2A，存储元件100的制造方法。首先提供基底10。基底10可包括半导体材料、绝缘体材料、导体材料或上述材料的任意组合。基底10的材质例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种物质所构成的材质或任何适合用于本发明工艺的物理结构。基底10包括单层结构或多层结构。此外，也可使用绝缘层上硅(silicon on insulator，SOI)基底。基底10例如是硅或硅化锗。

请同时参照图1B和图2B，于基底10上形成叠层11。叠层11例如是包括多层第一导体层14以及多层介电层16所构成。叠层11例如是以多层第一导体层14与多层介电层16以相互交替的方式往基底10上方叠层构成。在一实施例中，叠层11例如是8层、16层、32层或更多层叠层构成，但本发明不以此为限。第一导体层14的材料包括未掺杂的半导体或是经掺杂的半导体，例如是多晶硅或是掺杂的多晶硅。第一导体层14的厚度例如是介于100埃至500埃之间。第一导体层14的形成方法包括化学气相沉积法。在一实施例中，第一导体层14例如是做为存储元件100的位线或字线。介电层16的材料包括氧化物、氮化物、氮氧化物或是介电常数小于4的低介电常数材料。介电层16的厚度例如是介于100埃至500埃之间。介电层16的形成方法例如是热氧化法或化学气相沉积法。

请继续参照图1B和图2B，叠层11可以选择性地更包括硬掩模层18。硬掩模层18例如是位于叠层11的最上层，但本发明不以此为限。硬掩模层18可为单层或多层。硬掩模层18的材料例如是氧化硅、氮化硅或其他合适的材料。形成硬掩模层18的方法包括化学气相沉积法或有机金属化学气相沉积法(MOCVD)。

请同时参照图1C和图2C，图案化叠层11，以形成沿着第一方向D1排列且沿着第二方向D2延伸的多个叠层结构12。第一方向D1与第二方向D2不同，且相邻两个叠层结构12之间具有沿着第二方向D2延伸的沟道T。在一实施例中，第一方向D1与第二方向D2实质上垂直。在一实施例中，多个叠层结构12包括多个图案化的第一导体层14a和多个图案化的介电层16a沿着第三方向D3相互交替叠层。在另一实施例中，多个叠层结构12包括沿着第三方向D3相互交替叠层的多个图案化的第一导体层14a和多个图案化的介电层16a，以及位于叠层结构12的最上层的图案化的硬掩模层18a。第三方向D3与第一方向D1和第二方向D2皆不同。在一实施例中，第三方向D3与第一方向D1实质上垂直，且第三方向D3与第二方向D2实质上垂直。图案化叠层11的方法例如是光刻与刻蚀法。刻蚀法例如是干式刻蚀法。干式刻蚀法可以是溅射刻蚀、反应性离子刻蚀等。沟道T的形状可为任意形状，例如是V型、U型、菱形或其组合。

请同时参照图1D和图2D，在沟道T的侧壁和底部形成电荷储存层22。电荷储存层22例如是介电层。电荷储存层22可以为复合层，举例来说，电荷储存层22例如是包括氧化物层、氮化物层或其组合所构成的复合层。更具体地说，电荷储存层22的材料包括氮化硅、氧化硅或其组合。在一实施例中，电荷储存层22例如是由氧化层/氮化层/氧化层(Oxide/Nitride/Oxide，ONO)所构成的复合层。电荷储存层22的厚度例如是介于100埃至400埃之间，但本发明不以此为限。电荷储存层22的形成方法例如是热氧化法或化学气相沉积法。

请继续参照图1D和图2D，形成第二导体层24，以填满沟道T。第二导体层24的材料例如是多晶硅、掺杂的多晶硅、金属、金属合金或其组合。金属例如是钨。金属合金例如是铝硅合金。形成第二导体层24的方法例如是化学气相沉积法。在一实施例中，在形成第二导体层24之前可以先在沟道T的侧壁与底部形成势垒层。势垒层的材料例如是包括钛、氮化钛、钽、氮化钽、或其组合。势垒层的厚度例如是介于10埃至200埃之间。势垒层的形成方法例如是化学气相沉积法。但本发明不限于此。

在进行图案化电荷储存层22和第二导体层24之前可以更包括进行化学机械研磨(Chemical-Mechanical Polishing，CMP)法，以移除部分电荷储存层22和第二导体层24并裸露出位于叠层结构12的最上层的图案化的硬掩模层18a。

请参照图1E和图2E。接着，图案化电荷储存层22和第二导体层24，形成多个图案化的电荷储存层22a和导体柱24a。图案化电荷储存层22和第二导体层24的方法例如是光刻与刻蚀法。刻蚀法例如是干式刻蚀法。干式刻蚀法可以是溅射刻蚀、反应性离子刻蚀等。导体柱24a例如是做为存储元件的字线或位线。

请继续参照图1E和图2E，于相邻两个导体柱24a之间的基底上形成介电柱26，介电柱26沿着第三方向D3延伸，且与导体柱24a沿着第二方向D2相互交替，以电性隔离导体柱24a与叠层结构12。介电柱26的材料例如包括氧化硅、氮化硅或其组合。介电柱26的形成方法例如是先在沟道T的基底10上填入介电材料层，接着进行化学机械研磨法，移除图案化的硬掩模层18a、图案化的电荷储存层22a和导体柱24a上的介电材料层，以形成介电柱26。但本发明不限于此。

接着，形成第三导体层34(未绘示)，覆盖叠层结构12、导体柱24a和介电柱26。第三导体层34的材料、形成方法与上述第二导体层24相同，在此不再赘述。

请同时参照图1F和图2F，图案化第三导体层34，移除覆盖部分叠层结构12以及介电柱26的第三导体层34以形成图案化的第三导体层34a。也就是说，图案化的第三导体层34a沿着第一方向D1延伸，覆盖部分叠层结构12及导体柱24a的顶部，其中图案化的第三导体层34a与叠层结构12交错于交错区域R。图案化第三导体层34的方法例如是光刻与刻蚀法。刻蚀法例如是干式刻蚀法。干式刻蚀法可以是溅射刻蚀、反应性离子刻蚀等。在一实施例中，图案化的第三导体层34a例如是做为存储元件100的位线或字线。

在一具体实施例中，导体柱24a和图案化的第三导体层34a是做为存储元件的字线；位于叠层结构12中的图案化的第一导体层14a是做为存储元件的位线。在另一具体实施例中，导体柱24a和图案化的第三导体层34a是做为存储元件的位线；位于叠层结构12中的图案化的第一导体层14a是做为存储元件的字线。但本发明不限于此。

请同时参照图1G和图2G，对图案化的第三导体层34a与叠层结构12交错的多个交错区域R进行光刻与刻蚀工艺，以于交错区域R中形成多个空气间隙40。更具体地说，在每一交错区域R的图案化的第三导体层34a具有开口30，移除每一开口30下方的部分叠层结构12以形成空气间隙40，空气间隙40沿着第三方向D3延伸。也就是说，于交错区域R中，空气间隙40沿着第三方向D3贯穿图案化的第三导体层34b和图案化的叠层结构12a。在一实施例中，空气间隙40的为柱状，例如是方柱状、圆柱状或椭圆柱状。空气间隙40的沿着第一方向D1的宽度w1例如是介于100埃至300埃之间，空气间隙40的沿着第二方向D2的宽度w2例如是介于100埃至300埃之间。形成空气间隙40的刻蚀方法包括等向性刻蚀、非等向性刻蚀或其组合。在一实施例中，形成空气间隙40的刻蚀方法为非等向性刻蚀，例如是干式刻蚀法。干式刻蚀法可以是电浆刻蚀法。在另一实施例中，形成空气间隙40的刻蚀方法为等向性刻蚀，例如是湿式刻蚀法。湿式刻蚀法例如是使用氢氟酸(HF)或缓冲氧化物刻蚀液。但本发明不限于此。

图3A和图3B为依照本发明另一实施例分别沿图1G的A-A’线和B-B’线所绘示的存储元件的剖面示意图。

请参照图3A和图3B，在另一实施例中，由于图案化的叠层结构12a中图案化的介电层16a对图案化的第一导体层14a具有高选择性刻蚀比，因此，经光刻与刻蚀工艺后的多个交错区域R，可在图案化的介电层16b中形成较大的空气间隙(宽部)40a，而在图案化的第一导体层14b中形成较小的空气间隙(窄部)40b。更具体地说，空气间隙40沿着第三方向D3延伸且具有相互交替的多个宽部40a和多个窄部40b。在一具体实施例中，宽部40a位于图案化的介电层16b中，窄部40b位于图案化的第一导体层14b中，且宽部40a和窄部40b沿着第三方向D3彼此相互交替排列。举例来说，宽部40a沿着第一方向D1的最大宽度w3介于300埃至500埃之间；窄部40b沿着第一方向D1的最大宽度w4介于200埃至400埃之间。在另一实施例中，宽部40a沿着第二方向D2的最大宽度w5介于300埃至500埃之间；窄部40b沿着第二方向D2的最大宽度w6介于200埃至400埃之间。宽部40a的形状例如包括圆形、椭圆形、矩形、长方形或其组合。

图4为依照本发明又一实施例沿图1F的A-A’线所绘示的存储元件的剖面示意图。

请参照图4，在另一实施例中，由于图案化的叠层结构12a中，图案化的介电层16a对图案化的第一导体层14a具有高选择性刻蚀比。在进行用于形成空气间隙的刻蚀工艺后，位于交错区域R中的图案化的介电层14a可能完全被刻蚀移除。也就是说，在此实施例中，位于交错区域R的图案化的叠层结构12c包括沿着第三方向D3以一间隔叠层的多个图案化的第一导体层14b。相邻两个图案化的第一导体层14b之间为空气间隙40的宽部40a。更具体地说，在此实施例中，位于交错区域R的图案化的叠层结构12c由图案化的第一导体层14b构成。相邻两个图案化的第一导体层14b之间为空气间隙40的宽部40a。在第三方向D3的图案化的叠层结构12c是由图案化的第一导体层14b和空气间隙40的宽部40a相互交替排列。换言之，图案化的介电层16a已不存在，因此空气间隙40的宽部40a，裸露出相邻两个图案化的第一导体层14b的部分侧壁以及介于相邻两个图案化的第一导体层14b之间的图案化电荷储存层22a的侧壁。

值得一提的是，由于空气的介电常数接近于1，其绝缘效果佳。因此，图案化的介电层中的空气间隙，或是取代图案化的介电层的空气间隙宽部，可降低相邻两个第一导体层之间以及第一导体层与导体柱之间所产生的电容效应，进而减少电容效应所造成的编程干扰，提升存储单元或存储单元阵列的效能。

以下，将利用图1G和2G针对本发明的存储元件的结构进行说明。如图1G和2G所示，本发明的存储元件100包括基底10、多个图案化的叠层结构12a、多个导体柱24a、多个图案化的电荷储存层22a以及多个图案化的第三导体层34b。叠层结构12a位于基底10上，叠层结构12a沿着第一方向D1排列且沿着第二方向D2延伸，其中叠层结构12a包括多个图案化的第一导体层14b和多个图案化的介电层16b沿着第三方向D3相互交替叠层。导体柱24a位于相邻两个叠层结构12a之间的基底10上。每一电荷储存层22a位于叠层结构12a与导体柱24a之间。每一第三导体层34b沿着第一方向D1延伸且与叠层结构12a交错于交错区域R，并覆盖部分叠层结构12a和导体柱24a的顶部。叠层结构12a与第三导体层34b交错的每一交错区域R具有空气间隙40，空气间隙40沿着第三方向D3延伸。

在一实施例中，本发明的存储元件100如图2G所示，空气间隙40为圆柱状。本发明不以此为限。空气间隙40沿着第三方向D3贯穿第三导体层34b、硬掩模层18a以及叠层结构12b。空气间隙40的形状、宽度、形成方法如上所述，在此不再赘述。

在另一实施例中，本发明的存储元件200如图3A所示，每一空气间隙40沿着第三方向D3延伸且具有相互交替的多个宽部40a和多个窄部40b。更具体地说，宽部40a位于介电层16b中，窄部40b位于第一导体层14b中。本发明不限于此。宽部40a的形状、宽度和形成方法如上所述，在此不再赘述。

在又一实施例中，本发明的存储元件300如图4所示，此实施例与图3A不同的地方在于交错区域R中的图案化介电层16b已完全刻蚀。也就是说，位于交错区域R的叠层结构12c中，沿着第三方向D3延伸的多个第一导体层14b，相邻两个第一导体层14b之间为空气间隙40的宽部40a，介电层16b已不存在。本发明不限于此。宽部40a的形状、宽度和形成方法如上所述，在此不再赘述。空气间隙40裸露出相邻两个第一导体层14b的部分侧壁以及介于相邻两个第一导体层14b之间的该电荷储存层22a的侧壁。

本发明的存储元件及其制造方法可应用于三维垂直栅极存储单元(3D verticalgate)或其他三维非易失性存储元件，但本发明不以此为限。

综上所述，本发明在叠层结构中形成空气间隙，由于空气的介电常数接近于1，利用空气做为绝缘层具有良好的绝缘效果。本发明不仅可在叠层结构中形成柱状或圆柱状的空气间隙，本发明利用叠层结构中的介电层与导体层之间具有高选择性刻蚀比，亦可在叠层结构中形成具有多个相互交替的宽部和窄部的空气间隙。甚至更进一步，将叠层结构中的介电层完全刻蚀，以空气间隙取代，达到更好的绝缘效果。因此，本发明通过在叠层结构中形成空气间隙，可降低叠层结构中导体层之间以及叠层结构中导体层与导体柱之间所产生的电容效应。藉此避免电容效应所导致的编程干扰，进而提升存储单元或存储单元阵列的效能。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种存储元件，包括：

多个叠层结构，位于一基底上，这些叠层结构沿着一第一方向排列且沿着一第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着一第三方向相互交替叠层；

多个导体柱，每一导体柱位于相邻两个叠层结构之间的该基底上；

多个电荷储存层，每一电荷储存层位于这些叠层结构与这些导体柱之间；以及

多个第三导体层，每一第三导体层沿着该第一方向延伸，与这些叠层结构交错于多个交错区域，且覆盖部分这些叠层结构和这些导体柱的顶部，

其中，这些第一导体层做为位线，这些叠层结构与这些第三导体层交错的每一交错区域具有一空气间隙，该空气间隙沿着该第三方向延伸且具有相互交替排列的多个宽部和多个窄部，多个宽部具有一致的图样且多个窄部具有一致的图样。

2.根据权利要求1所述的存储元件，其中这些宽部位于这些介电层中，这些窄部位于这些第一导体层中。

3.根据权利要求1所述的存储元件，其中这些导体柱和这些第三导体层做为字线。

4.一种存储元件，包括：

多个叠层，位于一基底上，这些叠层沿着一第一方向排列且沿着一第二方向延伸，其中每一叠层包括多个第一导体层沿着一第三方向以一间隔叠层；

多个导体柱，每一导体柱位于相邻两个叠层之间的该基底上；

多个电荷储存层，每一电荷储存层位于这些叠层与这些导体柱之间；以及

多个第三导体层，每一第三导体层沿着该第一方向延伸，与这些叠层结构交错于多个交错区域，且覆盖部分这些叠层和这些导体柱的顶部，

其中，这些第一导体层做为位线，这些叠层与这些第三导体层交错的每一交错区域具有一空气间隙，且该空气间隙沿着该第三方向延伸，且每一空气间隙沿着该第三方向具有彼此连通且相互交替排列的多个宽部和多个窄部，多个宽部具有一致的图样且多个窄部具有一致的图样，每一窄部位于这些第一导体层中，每一宽部位于相邻两个第一导体层之间，裸露出相邻两个第一导体层的部分侧壁以及介于相邻两个第一导体层之间的该电荷储存层的侧壁。

5.一种存储元件的制造方法，包括：

于一基底上形成多个叠层结构，这些叠层结构沿着一第一方向排列且沿着一第二方向延伸，其中每一叠层结构包括多个第一导体层和多个介电层沿着一第三方向相互交替叠层；

于相邻两个叠层结构之间的该基底上形成多个导体柱；

于这些叠层结构与这些导体柱之间形成多个电荷储存层；

形成多个第三导体层，每一第三导体层沿着该第一方向延伸，与这些叠层结构交错于多个交错区域，且覆盖部分这些叠层结构和这些导体柱的顶部，其中在每一交错区域的该第三导体层具有一开口；以及

移除每一开口下方的部分这些叠层结构，以于这些叠层结构与这些第三导体层交错的每一交错区域形成一空气间隙，且该空气间隙沿着该第三方向延伸。

6.根据权利要求5所述的存储元件的制造方法，其中每一空气间隙沿着该第三方向延伸且具有相互交错的多个宽部和多个窄部。

7.根据权利要求6所述的存储元件的制造方法，其中这些宽部位于这些介电层中，这些窄部位于这些第一导体层中。

8.根据权利要求5所述的存储元件的制造方法，更包括移除每一交错区域中这些叠层结构中的这些介电层。

9.根据权利要求5所述的存储元件的制造方法，其中移除部分这些叠层结构的方法包括等向性刻蚀法、非等向性刻蚀法或其组合。