CN103165617A - 三维非易失性存储器件、存储系统及其制造方法 - Google Patents

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Abstract

本发明的实施例的三维非易失性存储器件包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着多个垂直沟道层交替地层叠；以及气隙，所述气隙形成在位于多个存储器单元之间的多个层间绝缘层中，使得字线之间的电容减小，由此改善编程速度。

Description

三维非易失性存储器件、存储系统及其制造方法
相关申请的交叉引用
本申请要求2011年12月13日向韩国知识产权局提交的申请号为10-2011-0133739的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维非易失性存储器件、包括三维非易失性存储器件的存储系统、以及制造三维非易失性存储器件的方法。
背景技术
非易失性存储器件在没有电源的情况下也可以保持数据。二维存储器件（存储器单元以单层制造在硅衬底之上）正接近物理极限，阻碍了更高水平的集成。因此，已经提出了一种沿垂直方向将存储器单元层叠在硅衬底之上的三维非易失性存储器件。
图1是示出现有的三维结构的非易失性存储器件的结构的截面图。
如图1所示，现有的三维（3D）结构的非易失性存储器件可以包括沿着从衬底10突出的沟道CH层叠的多个存储器单元MC。存储器单元MC可以串联耦接在下选择晶体管LST与上选择晶体管UST之间，由此形成单个存储串（string）。另外，现有的3D结构的非易失性存储器件可以包括与沟道CH耦接的位线。
在图1中，栅绝缘层由“11”和“16”来表示，下选择线由“13”来表示，字线由“15”来表示，上选择线由“17”来表示。另外，层间绝缘层由“12”来表示，一般可以包括氧化物层。
由于现有3D结构的非易失性存储器件的单元之间的层间绝缘层包括氧化物层，所以在字线之间可能存在极高的电容（A），这可能增加要将单元编程所花费的时间。
发明内容
本发明的一个实施例涉及一种被配置成通过减小字线之间的电容来改善单元的编程速度的三维非易失性存储器件及其制造方法。
根据本发明的一个实施例的三维（3D）非易失性存储器件包括：多个垂直沟道层，所述多个垂直沟道层从衬底突出；多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着多个垂直沟道层交替地层叠；以及气隙，所述气隙形成在位于多个存储器单元之间的多个层间绝缘层中。
根据本发明的一个实施例的存储系统包括：上述3D非易失性存储器件；以及存储器控制器，所述存储器控制器被配置成控制3D非易失性存储器件。
根据本发明的一个实施例的制造三维（3D）非易失性存储器件的方法包括以下步骤：通过在衬底之上交替地层叠多个第一牺牲层和多个第二牺牲层来形成层叠结构；形成穿通层叠结构的多个垂直孔；通过沿着多个垂直孔的表面形成存储器层和沟道层来形成多个沟道；形成在多个沟道之间穿通层叠结构的缝隙，以暴露出第一牺牲层和第二牺牲层的侧壁；刻蚀第一牺牲层的侧壁的部分，使得第一牺牲层的侧壁具有半圆形；去除第二牺牲层；在去除了第二牺牲层的空间中形成字线导电层；去除第一牺牲层；以及在去除了第一牺牲层的空间中以在字线导电层之间形成气隙的方式形成层间绝缘层。
附图说明
图1是说明现有的三维（3D）非易失性存储器件的结构的截面图；
图2至图14是说明根据本发明的一个实施例的制造非易失性存储器件的方法的截面图；
图15是根据本发明的另一个实施例的非易失性存储器件的截面图；以及
图16是根据本发明的一个实施例的存储系统的示意性框图。
具体实施方式
在下文中，将参照附图详细地描述本公开的各种实施例。提供附图以允许本领域普通技术人员理解本公开的实施例的范围。但是，本发明可以用不同的形式实施，而不应解释成限定为本文所列的实施例。确切地说，提供这些实施例是为了使本公开充分与完整，并向本领域技术人员充分传达本发明的范围。
图2至图14是说明根据本发明的一个实施例的制造三维（3D）非易失性存储器件的方法的截面图。
参见图2，可以在衬底101之上形成第一层间绝缘层103。随后，可以在第一层间绝缘层103上形成嵌入有第一牺牲层107的管道栅PG。
可以形成第一层间绝缘层103以将管道栅PG与衬底101绝缘，第一层间绝缘层103可以包括氧化硅（SiO2）。
管道栅PG可以包括用于第一管道栅PG1的第一导电层105和用于第二管道栅PG2的第二导电层109。可以在第一层间绝缘层103之上形成第一导电层105，随后可以部分地刻蚀第一导电层105以在第一导电层105中形成多个沟槽T。可以将沟槽T大体布置成包括多个列和多个行的矩阵形式，并且可以用第一牺牲层107来填充沟槽T，第一牺牲层107可以包括氮化物或TiN。可以在具有第一牺牲层107的整个结构之上形成第二导电层109。第一导电层105和第二导电层109可以包括多晶硅层。
参见图3，可以在具有第二导电层109的整个结构之上将多个第二牺牲层111a至111g和115与多个第三牺牲层113a至113g交替地层叠，由此形成层叠结构ML。第二牺牲层111a至111g和115以及第三牺牲层113a至113g可以分别由在第二牺牲层111a至111g和115与第三牺牲层113a至113g之间具有刻蚀选择性的材料形成，诸如分别由氧化物和氮化物形成。可以在形成第三牺牲层113a之前形成第二牺牲层111a，第三牺牲层113a至113g的数目可以根据要形成的存储器单元的数目而变化。第二牺牲层115可以是层叠结构ML的最上层。
可以在层叠结构ML之上形成硬掩模层117，硬掩模层117可以由相对于第二牺牲层111a至111g和115以及第三牺牲层113a至113g具有刻蚀选择性的材料形成。
参见图4，可以利用光刻工艺将硬掩模层117图案化以形成硬掩模图案117a，并且可以暴露出层叠结构ML的可以形成垂直孔H1和H2的部分。可以通过刻蚀工艺来去除第二导电层109以及层叠结构ML的经由硬掩模图案117a而暴露出的部分，以形成可以与每个沟槽T的两个端部耦接的垂直孔H1和H2，由此暴露出每个第一牺牲层107的两个端部。
出于说明目的，形成在每个第一牺牲层107的两个端部处的一对垂直孔H1和H2可以包括如图4所示的对称布置的第一垂直孔H1和第二垂直孔H2。替代地，可以将分别暴露出相邻的第一牺牲层107的第一垂直孔H1设置成彼此相邻，第二垂直孔H2同理。
参见图5，可以利用选择性刻蚀剂来去除第一牺牲层07，因而开放沟槽T。换言之，可以形成管道孔使得第一垂直孔H1和第二垂直孔H2可以经由每个管道孔耦接。
具体地，可以沿着第一垂直孔H1和第二垂直孔H2的侧壁形成钝化层（未示出），钝化层可以由相对于第一牺牲层107具有刻蚀选择性的材料形成。可以选择性地去除第一牺牲层107以开放沟槽T，并且可以去除剩余的钝化层以暴露出第一垂直孔H1和第二垂直孔H2的侧壁。
参见图6，可以沿着暴露出沟槽T以及第一垂直孔H1和第二垂直孔H2的侧壁的整个结构的表面形成存储器层119，存储器层119可以具有包括电荷阻挡层119a、电荷陷阱层119b以及隧道绝缘层119c的层叠结构。电荷陷阱层119b可以包括氮化硅（SiN）、氧化铪（HfO2）或氧化锆（ZrO2），电荷阻挡层119a和隧道绝缘层119c可以包括氧化硅。
随后，可以沿着整个结构的表面形成U形沟道层121，U形沟道层121可以包括硅，具体地，在存储器层119的表面之上形成U形沟道层121。沟槽T可以被填充，第一垂直孔H1和第二垂直孔H2可以被存储器层119涂覆。可以将形成在沟槽T中的沟道层定义为管道沟道层。
当在存储器层119的表面之上形成了U形沟道层121时，可以用间隙填充绝缘层123来填充沟槽T以及被U形沟道层121涂覆的第一垂直孔H1和第二垂直孔H2，所述间隙填充绝缘层123可以由具有低粘度的电介质材料形成，使得长且窄的沟槽T以及第一垂直孔H1和第二垂直孔H2可以被填充而不留下空隙。例如，间隙填充绝缘层123可以利用聚硅氮烷PSZ来形成。
参见图7，可以去除硬掩模图案117a并且可以刻蚀间隙填充绝缘层123，使得可以将间隙填充绝缘层123的高度减小到比层叠结构ML更小。随后，可以用掺杂多晶硅层125来填充间隙填充绝缘层123被去除的区域。
掺杂的多晶硅层125可以接触U形沟道层121的侧壁的一部分，并且可以减小存储串的沟道电阻。可以根据半导体器件的操作特性来改变诸如掺杂剂的类型和浓度的条件。
参见图8，可以在相邻的第一垂直孔H1之间、在相邻的第二垂直孔H2之间、以及在相邻的第一垂直孔H1与第二垂直孔H2之间刻蚀层叠结构ML，以由此形成可以以线形穿通层叠结构ML的缝隙127。可以暴露出层叠结构ML的第二牺牲层111a至111g和115以及第三牺牲层113a至113g的侧壁。
参见图9，可以选择性地刻蚀第二牺牲层111a至111g以及115，使得在缝隙127的内壁上暴露的第二牺牲层111a至111g以及115的侧壁可以突伸，并且可以部分地刻蚀第二牺牲层111a至111g以及115的侧壁的底部边缘，使得第二牺牲层111a至111g以及115的侧壁可以具有半圆形。
参见图10，可以选择性地刻蚀在缝隙127的内壁上暴露的第三牺牲层113a至113g。
参见图11，可以形成字线导电层129以填充去除了第三牺牲层113a至113g的空间，然后沿着缝隙127的内壁刻蚀字线导电层129。这里，在形成字线导电层129以填充第二牺牲层111a至111g以及115之间的空间之后，可以刻蚀沿着缝隙127的内壁形成的字线导电层129，以将填充相应空间的字线导电层129彼此分开。更具体地，可以在第二牺牲层111a至111g以及115之间的空间中形成字线导电层129。第二牺牲层111a至111g以及115的侧壁中的每个可以具有部分暴露的中心部分，字线导电层129的顶部可以不接触相邻的字线导电层的顶部。
参见图12，可以选择性地刻蚀并去除在缝隙127的内壁上暴露的第二牺牲层111a至111g以及115，以将每个字线导电层129提供成倒梯形，使得字线层129的朝向存储器层119的侧壁表面的上宽度可以比下宽度更大。以这种方式，可以在衬底之上层叠多个存储器单元。
参见图13，可以形成第二层间绝缘层131，第二层间绝缘层131可以填充去除了第二牺牲层的空间。由于去除了第二牺牲层的每个空间的开口具有比空间的内部的宽度更窄的宽度，所以开口可以在被第二层间绝缘层131完全填充之前封闭。结果，可以在每个第二层间绝缘层131中形成气隙。
参见图14，可以用间隙填充绝缘层133来填充缝隙127，所述间隙填充绝缘层133可以由具有低粘度的电介质材料形成，使得不形成空隙。例如，间隙填充绝缘层133可以由聚硅氮烷（PSZ）形成。
尽管在图14中未示出，但是可以在层叠的字线之上形成第一选择线和第二选择线。结果，可以在衬底之上形成U形存储串，并且U形存储串可以包括第一选择晶体管、存储器单元以及第二选择晶体管。在形成字线时也可以形成源极线。存储器层可以起到第一选择晶体管和第二选择晶体管的栅绝缘层的作用。
如上所述，根据本发明的一个实施例的3D非易失性存储器件可以具有形成在字线导电层之间的层间绝缘层中的气隙以减小字线之间的电容，使得可以改善器件的编程速度。
图15是根据本发明的另一个实施例的3D非易失性存储器件的结构的截面图。
在如图15所示的根据本发明的本实施例的非易失性存储器件中，可以在包括源极区S的半导体衬底200之上形成下选择晶体管LST、存储器单元MC以及上选择晶体管UST。可以利用结合图3至图14描述的工艺来形成存储器单元MC。气隙可以形成在层叠的字线之间。
借助于上述结构，可以在字线导电层之间的层间绝缘层中形成气隙，由此减小字线之间的电容。结果，可以提高器件的编程速度。
图16是根据本发明的一个实施例的存储系统的示意性框图。
参见图16，根据本发明的一个实施例的存储系统300可以包括存储器件320和存储器控制器310。
存储器件320可以包括结合图15描述的3D非易失性存储器件，并且可以包括具有管道连接晶体管和驱动晶体管的非易失性存储器件。管道连接晶体管可以形成在半导体衬底的第一区之上，驱动晶体管可以形成在半导体衬底的第二区之上。管道连接晶体管可以包括管道栅和管道沟道层。管道栅可以形成在半导体衬底的第一区之上，管道沟道层可以形成在管道栅中。驱动晶体管可以包括驱动栅和虚设图案。驱动栅可以形成在半导体衬底的第二区之上，虚设图案可以将驱动栅的接触区开放，并且可以形成在驱动栅中。
另外，存储器件320还可以包括另一种类型的半导体存储器件，例如DRAM器件和/或SRAM器件。
存储器控制器310可以控制主机与存储器件320之间的数据交换，并且可以包括处理单元（CPU）312，所述处理单元312被配置成控制存储系统300的总体操作。另外，存储器控制器310可以包括用作处理单元312的操作存储器的SRAM 312、主机接口（I/F）313以及存储器I/F 315。主机接口313可以具有存储系统300与主机之间的数据交换协议，存储器I/F 315可以将存储器控制器310与存储器件320耦接。存储器控制器还可以包括ECC块314，所述ECC块314可以检测并校正从非易失性存储器件320中读取数据时的错误。尽管在图16中未示出，但是存储系统300还可以包括ROM器件，所述ROM器件储存与主机接口的码数据。存储系统300可以用作便携式数据存储卡。存储系统300也可以由替代计算机系统的硬盘的固态盘（SSD）形成。
根据本发明的一个实施例，可以在字线导电层之间形成气隙，使得可以减小字线之间的电容以由此提高编程速度。

Claims (20)

1.一种三维非易失性存储器件，包括：
多个垂直沟道层，所述多个垂直沟道层从衬底突出；
多个层间绝缘层和多个存储器单元，所述多个层间绝缘层和所述多个存储器单元沿着所述多个垂直沟道层交替地层叠；以及
气隙，所述气隙形成在位于所述多个存储器单元之间的所述多个层间绝缘层中。
2.如权利要求1所述的三维非易失性存储器件，其中，所述多个存储器单元包括包围所述垂直沟道层的表面的存储器层和字线导电层。
3.如权利要求2所述的三维非易失性存储器件，其中，所述存储器层中的每个包括隧道绝缘层、电荷陷阱层以及电荷阻挡层。
4.如权利要求2所述的三维非易失性存储器件，其中，所述字线导电层中的每个的以所述存储器层的侧壁表面为基础的下宽度比上宽度更短。
5.如权利要求1所述的三维非易失性存储器件，还包括：
管道栅，所述管道栅形成在所述多个存储器单元之下；以及
管道沟道层，所述管道沟道层形成在所述管道栅中，并且与一对垂直沟道层耦接。
6.如权利要求1所述的三维非易失性存储器件，还包括：
间隙填充绝缘层，所述间隙填充绝缘层形成在所述垂直沟道层中的每个内，并且具有比所述垂直沟道层中的每个更小的高度；以及
掺杂多晶硅层，所述掺杂多晶硅层形成在所述间隙填充绝缘层之上，并且形成在所述垂直沟道层中的每个内。
7.一种制造三维非易失性存储器件的方法，所述方法包括以下步骤：
通过在衬底之上交替地层叠多个第一牺牲层和多个第二牺牲层来形成层叠结构；
形成穿通所述层叠结构的多个垂直孔；
通过沿着所述多个垂直孔的表面形成存储器层和沟道层来形成多个沟道；
形成在所述多个沟道之间穿通所述层叠结构的缝隙，以暴露出所述第一牺牲层和所述第二牺牲层的侧壁；
刻蚀所述第一牺牲层的侧壁的部分，使得所述第一牺牲层的侧壁具有半圆形；
去除所述第二牺牲层；
在去除了所述第二牺牲层的空间中形成字线导电层；
去除所述第一牺牲层；以及
在去除了所述第一牺牲层的空间中以在所述字线导电层之间形成气隙的方式形成层间绝缘层。
8.如权利要求7所述的方法，其中，在刻蚀所述第一牺牲层的侧壁的部分的步骤中，刻蚀所述第一牺牲层的侧壁的顶部边缘和底部边缘的部分。
9.如权利要求7所述的方法，其中，在形成所述字线导电层的步骤中，将所述字线导电层中的每个形成为其以所述存储器层中的每个的侧壁表面为基础的上宽度比下宽度更大。
10.如权利要求7所述的方法，其中，形成所述字线导电层的步骤包括以下步骤：
形成所述字线导电层使得所述字线导电层填充去除了所述第一牺牲层的空间；以及
刻蚀沿着所述缝隙的内壁形成的所述字线导电层，使得填充所述空间的所述字线导电层彼此分开。
11.如权利要求7所述的方法，其中，在去除所述第一牺牲层的步骤中，去除了所述第一牺牲层的空间中的每个的开口具有比所述空间的内部的宽度更窄的宽度。
12.如权利要求7所述的方法，其中，所述第一牺牲层由相对于所述第二牺牲层具有刻蚀选择性的材料形成。
13.如权利要求12所述的方法，其中，所述第一牺牲层中的每个包括氧化物，所述第二牺牲层中的每个包括氮化物。
14.如权利要求7所述的方法，还包括以下步骤：在形成所述多个沟道之后，用第一间隙填充层来填充所述多个沟道。
15.如权利要求7所述的方法，还包括以下步骤：在形成所述层间绝缘层之后，用第二间隙填充层来填充所述缝隙。
16.如权利要求7所述的方法，其中，所述存储器层中的每个包括隧道绝缘层、电荷陷阱层以及电荷阻挡层。
17.如权利要求7所述的方法，在形成所述层叠结构之前还包括以下步骤：
在所述衬底之上形成管道栅；
通过刻蚀所述管道栅来形成沟槽；以及
用第三牺牲层来填充所述沟槽。
18.如权利要求17所述的方法，还包括以下步骤：在形成所述垂直孔之后，通过去除所述第三牺牲层来形成与一对垂直孔耦接的管道孔。
19.如权利要求18所述的方法，其中，在形成所述多个沟道的步骤中，在沿着所述多个垂直孔的表面形成所述存储器层和所述沟道层的同时沿着所述管道孔的表面形成所述存储器层和所述沟道层。
20.一种存储系统，包括：
如权利要求1所述的三维非易失性存储器件；以及
存储器控制器，所述存储器控制器被配置成控制所述三维非易失性存储器件。
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