CN108695339A - 三维半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供了一种三维半导体装置及其制造方法。三维半导体装置包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；竖直半导体图案，其穿过堆叠结构，并且连接至水平半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞在第一方向上延伸。水平半导体图案包括在第一方向上延伸的第一侧壁。第一侧壁具有朝着共源极插塞突出的突起。

Description

三维半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2017年4月10日在韩国知识产权局提交的韩国专利申请No.10-2017-0046229的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开的示例实施例涉及一种三维半导体装置，并且，更具体地说，涉及一种具有提高的可靠性的三维半导体装置。
背景技术
半导体装置高度集成以符合高性能和低成本的需要。例如，二维(2D)或平面半导体装置的集成度主要通过用于单位存储器单元的面积确定。因此，2D或平面半导体装置的集成密度取决于用于精细图案形成的技术。然而，在2D或平面半导体制造工艺中的这种精细图案形成需要高成本设备，并且2D或平面半导体装置的集成密度的增大有限。
已经研发了包括三维存储器单元的三维半导体装置，以克服以上局限。
发明内容
根据本发明构思的示例实施例，一种三维半导体装置可包括：堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；衬底与堆叠结构之间的水平半导体图案；穿过堆叠结构并且连接至水平半导体图案的竖直半导体图案；以及位于堆叠结构的一侧的共源极插塞。堆叠结构、水平半导体图案和共源极插塞可在第一方向上延伸。水平半导体图案可具有在第一方向上延伸的第一侧壁。第一侧壁可包括朝着共源极插塞突出的突起。
根据本发明构思的示例实施例，一种三维半导体装置可包括：位于衬底上的堆叠结构，其在第一方向上延伸，并且包括竖直地堆叠同时彼此间隔开的电极；位于衬底与堆叠结构之间的水平半导体图案，水平半导体图案在第一方向上延伸；以及穿过堆叠结构并连接至水平半导体图案的竖直半导体图案。水平半导体图案可具有在第一方向上延伸的第一侧壁。在平面图中，第一侧壁可具有沿着第一方向的不平坦轮廓。
根据本发明构思的示例实施例，一种制造三维半导体装置的方法可包括步骤：在衬底上形成下层；形成模制结构，在模制结构中，绝缘层和第一牺牲层交替地堆叠在下层上；形成穿过模制结构并且在第一方向上排列的沟道孔；通过沟道孔通过选择性地蚀刻下层来形成凹陷区；以及通过利用半导体材料填充沟道孔和凹陷区，在凹陷区中形成水平半导体图案并在沟道孔中形成竖直半导体图案。水平半导体图案可具有在第一方向上延伸的第一侧壁。第一侧壁可包括在与第一方向交叉的第二方向上突出的突起。
附图说明
图1是示出根据示例实施例的三维半导体装置的示意图。
图2是示出根据示例实施例的三维半导体装置的单元阵列的示意性框图。
图3是示出根据示例实施例的三维半导体装置的平面图。
图4A和图4B是分别沿着图3的线I-I'和II-II'截取的剖视图，示出了根据示例实施例的三维半导体装置。
图5是示出图4B的部分M的放大图。
图6是示出根据示例实施例的水平半导体图案和竖直半导体图案的透视图。
图7A至图14A是示出沿着图3的线I-I'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。
图7B至图14B是示出沿着图3的线II-II'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。
图15是示出根据示例实施例的三维半导体装置的平面图。
图16是示出根据示例实施例的三维半导体装置的平面图。
图17是沿着图16的线I-I'截取的剖视图，示出了根据示例实施例的三维半导体装置。
图18至图23是示出沿着图16的线I-I'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。
具体实施方式
现在，将参照示出了一些示例实施例的附图更完全地描述各个示例实施例。然而，本发明构思可按照许多替代形式实现，并且不应理解为仅限于本文阐述的示例实施例。
图1是示出根据示例实施例的三维半导体装置的示意图。
参照图1，三维(3-D)半导体装置可包括单元阵列区CAR和外围电路区。外围电路区可包括行解码器区ROW DCR、页缓冲器区PBR、列解码器区COL DCR和控制电路区。在一些实施例中，可在单元阵列区CAR与行解码器区ROW DCR之间布置连接区CTR。
包括多个存储器单元的存储器单元阵列可布置在单元阵列区CAR中。在一些实施例中，单元阵列可包括按照三维排列的存储器单元、连接至各存储器单元的多条字线和连接至各存储器单元的多条位线。
用于选择存储器单元阵列的字线的行解码器可布置在行解码器区ROW DCR中。用于电连接存储器单元阵列和行解码器的互连结构可布置在连接区CTR中。行解码器可根据地址信息选择字线之一，并且可响应于控制电路区中的控制电路的控制信号将字线电压提供至选择的字线和未选择的字线。
在页缓冲器区PBR中，可布置用于读存储在存储器单元中的数据的页缓冲器。页缓冲器可根据操作模式暂时存储将被存储在存储器单元中的数据，或者可感测存储在存储器单元中的数据。页缓冲器可在编程操作模式下作为写驱动器电路操作，并且可在读操作模式下作为读出放大器电路操作。
列解码器可布置在列解码器区COL DCR中，以连接至存储器单元阵列的位线。列解码器可在页缓冲器与外部装置(例如，存储器控制器)之间提供数据传输路径。
图2是示出根据示例实施例的三维半导体装置的单元阵列的示意性框图。
参照图2，单元阵列区CAR可包括多个单元阵列块BLK1、BLK2、…、BLKn。单元阵列块BLK1、BLK2、…、BLKn各自可包括堆叠结构，堆叠结构包括在第一方向D1和第二方向D2上延伸的平面上的第三方向D3上堆叠的电极。堆叠结构可与多个竖直结构(或者半导体柱)一起构造按照三维方式排列的存储器单元。在实施例中，单元阵列块BLK1、BLK2、…、BLKn各自可包括电连接至存储器单元的位线。
图3是示出根据示例实施例的三维半导体装置的平面图。图4A和图4B是分别沿着图3的线I-I'和II-II'截取的剖视图，示出了根据示例实施例的三维半导体装置。图5是示出图4B的部分M的放大图。图6是示出根据示例实施例的水平半导体图案和竖直半导体图案的透视图。
参照图3、图4A、图4B、图5和图6，下绝缘图案110可布置在衬底100上。下绝缘图案110可在平行于衬底100的上表面的第一方向D1上延伸。下绝缘图案110可排列为在垂直于第一方向D1的第二方向D2上彼此间隔开。在一些实施例中，衬底100可包括硅衬底、锗衬底或硅-锗衬底。下绝缘图案110可包括氧化硅、氮化硅或氮氧化硅。
在邻近的下绝缘图案110之间可限定沟槽TR。沟槽TR可在第一方向D1上延伸。第一连接半导体图案111中的每一个可填充各个对应的沟槽TR的至少一部分。例如，第一连接半导体图案111可共形地形成在沟槽TR中。第一连接半导体图案111中的每一个可直接覆盖下绝缘图案110的侧壁和衬底100的上表面。第一连接半导体图案111中的每一个的上部可包括杂质区DR。杂质区DR可为包含杂质(例如，碳)的阻挡层。
第二连接半导体图案113可填充间隙区，每一个间隙区由第一连接半导体图案111中的每一个限定。第二连接半导体图案113的上部可在下绝缘图案110上方竖直地突出。相对于衬底100的上表面，第二连接半导体图案113的上表面可高于下绝缘图案110的上表面。第二连接半导体图案113可具有第一导电类型(例如，p型)。
沟槽TR中的第一连接半导体图案111和第二连接半导体图案113可在第一方向D1上延伸。第一连接半导体图案111和第二连接半导体图案113可排列为在第二方向D2上彼此间隔开。在一些实施例中，第一连接半导体图案111和第二连接半导体图案113可包括单晶硅、多晶硅、单晶锗或者多晶锗。在其它实施例中，第一连接半导体图案111和第二连接半导体图案113可包括碳纳米结构、有机半导体材料或者化合物半导体材料。
可在下绝缘图案110上布置缓冲绝缘层120。例如，缓冲绝缘层120可包括氧化硅。例如，可通过热氧化工艺或沉积工艺形成缓冲绝缘层120。
可在衬底100上布置单元阵列块BLK。单元阵列块BLK可包括堆叠结构ST。堆叠结构ST可布置在缓冲绝缘层120上。堆叠结构ST可在上第二方向D2延伸。堆叠结构ST可排列为在第一方向D1上彼此间隔开。堆叠结构ST各自可包括竖直地交替地堆叠在衬底100上的绝缘层IL和电极EL。
共源极区CSR可布置在第二连接半导体图案113中。在平面图中，共源极区CSR中的每一个可布置在邻近的堆叠结构ST之间。共源极区CSR可排列为在对应的各对堆叠结构ST之间在第二方向D2上彼此间隔开。共源极区CSR可掺有杂质，以具有第二导电类型。例如，共源极区CSR可掺有诸如砷(As)或磷(P)的杂质，以具有n型。
共源极插塞CSP各自可布置在一对邻近的堆叠结构ST之间。共源极插塞CSP可分别连接至共源极区。共源极插塞CSP可平行于堆叠结构ST在第二方向D2上延伸。共源极插塞CSP各自可具有在第二方向上延伸的线形形状。共源极插塞CSP各自在第一方向上的宽度可朝着衬底100逐渐减小。可在所述一对邻近的堆叠结构ST与共源极插塞CSP中的每一个之间布置绝缘间隔件SL。
共源极插塞CSP可包括掺杂的半导体(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)，导电金属氮化物(例如，氮化钛、氮化钽等)和/或过渡金属(例如，钛、钽等)。绝缘间隔件SL可包括氧化硅、氮化硅或氮氧化硅。
堆叠结构ST中的每一个的电极EL可在相对于衬底100的上表面竖直的第三方向上堆叠。各电极EL可通过它们之间的绝缘层IL中的每一个彼此竖直地隔开。堆叠结构ST中的每一个的最下面的电极EL可为下选择线。堆叠结构ST中的每一个的最上面的电极EL可为上选择线。除下选择线和上选择线之外的其它电极EL可为字线。
例如，电极EL可包括例如掺杂的半导体(例如，掺杂的硅，等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和/或过渡金属(例如，钛、钽等)。例如，绝缘层IL可包括氧化硅。
竖直结构VS可布置为穿过堆叠结构ST中的每一个。在平面图中，竖直结构VS可在第二方向D2上排列。竖直结构VS可沿着第二方向D2按照z字形方式排列或者排列成一行。竖直结构VS各自可具有圆柱形形状。竖直结构VS各自的直径可朝着衬底100逐渐减小。
在一些实施例中，竖直结构VS的第一列至第四列(CL1、CL2、CL3和CL4)可如图3所示地排列，以穿过堆叠结构ST中的每一个。第一列CL1至第四列CL4中的每一个可包括沿着第二方向D2排列成一行的竖直结构VS。第一列CL1至第四列CL4可排列为在第一方向D1上彼此间隔开。作为示例，第二列C2的竖直结构VS可不与第一列C1和第三列C3的竖直结构VS在第一方向D1上重叠。作为示例，第三列C3的竖直结构VS可不与第二列C2和第四列C4的竖直结构VS在第一方向D1上重叠。
竖直结构VS中的每一个可包括竖直绝缘图案VP、竖直半导体图案VSP和埋置的绝缘图案VI。竖直绝缘图案VP可设在竖直结构VS中的每一个的侧部，并且可从竖直结构VS的顶部朝着衬底100竖直地延伸。竖直半导体图案VSP可沿着绝缘图案VP的内表面朝着衬底100延伸。竖直半导体图案VSP可具有其底端封闭的管形或通心粉形状。埋置的绝缘图案VI可填充竖直半导体图案VSP的内部。可在竖直结构VS中的每一个上布置导电焊盘PD。导电焊盘PD可包括诸如金属或掺杂的半导体的导电材料。
可在衬底100与堆叠结构ST中的每一个之间布置下层130、水平绝缘图案HP和水平半导体图案HSP。可在缓冲绝缘层120上布置下层130、水平绝缘图案HP和水平半导体图案HSP。水平绝缘图案HP和水平半导体图案HSP可布置在下层130中的凹陷区RS中。水平绝缘图案HP可直接覆盖凹陷区RS的内表面。水平半导体图案HSP可布置在水平绝缘图案HP的内表面上。下层130可包括多晶硅层、碳化硅层、硅-锗层、氮化硅层和氮氧化硅层中的至少一个。作为示例，下层130可为未掺杂的多晶硅层。
在平面图中，水平半导体图案HSP中的每一个可与其上的堆叠结构ST中的每一个重叠。水平半导体图案HSP中的每一个可平行于其上的对应的一个堆叠结构ST在第二方向D2上延伸。水平半导体图案HSP中的每一个在第一方向D1上的最大宽度可小于堆叠结构ST中的每一个在第一方向D1上的最大宽度。例如，水平半导体图案HSP中的每一个可在侧向上与在堆叠结构ST中的每一个的相对侧部的共源极插塞CSP间隔开。
水平半导体图案HSP中的每一个可具有在第二方向D2上延伸的第一侧壁SW1和与第一侧壁SW1相对并且在第二方向上延伸D2的第二侧壁SW2。在平面图中，第一侧壁SW1和第二侧壁SW2之一可具有沿着第二方向D2的不平坦轮廓(例如，波浪形轮廓)，如图3所示。例如，第一侧壁SW1和第二侧壁SW2之一可具有朝着邻近的共源极插塞CSP突出的突起PP。在平面图中，突起PP各自可具有大于零的曲率。在一对相邻的突起PP之间可限定凹部DP。
例如，第一列C1的第一竖直结构VS1和第二竖直结构VS2可分别邻近于一对相邻的突起PP。所述一对相邻的突起PP之间的凹部DP可布置在第一竖直结构VS1与第二竖直结构VS2之间。第二列C2的第三竖直结构VS3可在相对于第一方向D1的倾斜方向上邻近于第一竖直结构VS1和第二竖直结构VS2。凹部DP可朝着第二列C2的第三竖直结构VS3。
参照图3，在平面图中，突起PP的同心圆可与紧挨着其的竖直结构VS的同心圆实质上重叠。突起PP的任意第一点P1与竖直结构VS的中心点CP之间的距离可为第一长度L1。突起PP的任意第二点P2与竖直结构VS的中心点CP之间的距离可为第二长度L2。突起PP的任意第三点P3与竖直结构VS的中心点CP之间的距离可为第三长度L3。在这种情况下，第一长度至第三长度(L1、L2和L3)可实质上相等。
在第二方向D2上彼此邻近的竖直结构VS的中心点之间的距离可为第四长度L4。在与第一方向D1和第二方向D2交叉的方向上彼此邻近的竖直结构VS的中心点之间的距离可为第五长度L5。例如，第四长度L4可大于第五长度L5。第四长度L4可小于第一长度L1的两倍(L4＜2×L1)。第五长度L5也可小于第一长度L1的两倍(L5＜2×L1)。
竖直结构VS中的任一个可邻近于在第二方向D2上延伸的堆叠结构ST的侧壁。竖直结构VS中的任一个的中心点与堆叠结构ST的侧壁之间的距离可为第六长度L6。第六长度L6可大于第一长度L1(L6＞L1)。
堆叠结构ST的第一堆叠结构ST和第二堆叠结构ST可彼此邻近。第一堆叠结构ST的竖直结构VS的中心点与第二堆叠结构ST的竖直结构VS的中心点之间的最短距离可为第七长度L7。第七长度L7可大于第一长度L1的两倍(L7＞2×L1)。例如，第七长度L7可为第一长度L1的3倍至10倍。
再参照图3、图4A、图4B、图5和图6，多个竖直半导体图案VSP可直接连接至一个水平半导体图案HSP，如图6所示。例如，第一列C1至第四列C4的竖直半导体图案VSP可穿过一个堆叠结构ST，以直接连接至堆叠结构ST下方的水平半导体图案HSP。水平半导体图案HSP和与其连接的竖直半导体图案VSP可为一体耦合的半导体图案。竖直半导体图案VSP和水平半导体图案HSP可包括相同的材料。
例如，竖直半导体图案VSP和水平半导体图案HSP可包括硅、锗或者它们的混合物。竖直半导体图案VSP和水平半导体图案HSP可具有单晶结构、多晶结构或非晶结构。竖直半导体图案VSP和水平半导体图案HSP可掺有与衬底100相同的第一导电类型的杂质，或者可不掺杂。可将水平半导体图案HSP和与其连接的竖直半导体图案VSP用作根据示例实施例的三维半导体装置的沟道。
多个竖直绝缘图案VP可直接连接至一个水平绝缘图案HP。例如，第一列C1至第四列C4的竖直绝缘图案VP可穿过一个堆叠结构ST，以直接连接至堆叠结构ST下方的水平绝缘图案HP。水平绝缘图案HP和与其连接的竖直绝缘图案VP可为一体耦合的绝缘图案。水平绝缘图案HP和与其连接的竖直绝缘图案VP可通过相同工艺同时形成。
第二连接半导体图案113可穿过水平半导体图案HSP下方的缓冲绝缘层120和水平绝缘图案HP以连接至水平半导体图案HSP，如图5所示。第二连接半导体图案113各自可在第一方向D1上延伸，并且可与在第一方向D1上彼此间隔开的水平半导体图案HSP电连接。第二连接半导体图案113可将水平半导体图案HSP与第一连接半导体图案111电连接。竖直半导体图案VSP和水平半导体图案HSP可经第一连接半导体图案111和第二连接半导体图案113电连接至衬底100。
栅极绝缘图案GI可介于电极EL与竖直结构VS之间以及电极EL与绝缘层IL之间。竖直绝缘图案VP和电极EL与竖直结构VS之间的栅极绝缘图案GI可构成数据存储层。根据示例实施例的三维半导体装置可为NAND闪速存储器装置。例如，电极EL与竖直半导体图案VSP之间的数据存储层可包括隧道绝缘层、电荷存储层和阻挡绝缘层。隧道绝缘层可直接接触竖直半导体图案VSP。阻挡绝缘层可直接接触电极EL。电荷存储层可布置在隧道绝缘层与阻挡绝缘层之间。利用通过电极EL与竖直半导体图案VSP之间的电压差导致的福勒-诺德海姆(Fowler-Nordheim，FN)隧穿，可改变在数据存储层中存储的数据。
隧道绝缘层可包括其能带隙大于电荷存储层的能带隙的材料。隧道绝缘层可包括氧化硅或者诸如氧化铝或氧化铪的高k介电材料。电荷存储层可包括氮化硅、氮氧化硅或富硅氮化物。阻挡绝缘层可包括氧化硅。
在一些实施例中，电极EL与竖直半导体图案VSP之间的栅极绝缘图案GI可包括阻挡绝缘层，并且电极EL与竖直半导体图案VSP之间的竖直绝缘图案VP可包括电荷存储层和隧道绝缘层。在其它实施例中，电极EL与竖直半导体图案VSP之间的栅极绝缘图案GI可包括阻挡绝缘层和电荷存储层，并且电极EL与竖直半导体图案VSP之间的竖直绝缘图案VP可包括隧道绝缘层。
第一层间绝缘层140和第二层间绝缘层150可布置在堆叠结构ST上。位线BL可布置在第二层间绝缘层150上，并且可跨过堆叠结构ST在第一方向D1上延伸。位线BL各自可通过位线接触插塞BPLG和导电焊盘PD电连接至竖直结构VS中的每一个的竖直半导体图案VSP。
在根据示例实施例的三维半导体装置中，水平半导体图案HSP在第一方向D1上之间的间隔距离可大于堆叠结构ST之间在第一方向D1上的间隔距离。因此，可获得用于形成共源极插塞CSP的工艺裕量，从而防止共源极插塞CSP与水平半导体图案HSP之间短路。因此，可提高三维半导体装置的可靠性和电特性。
图7A至图14A是示出沿着图3的线I-I'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。图7B至图14B是示出沿着图3的线II-II'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。
参照图3、图7A和图7B，下绝缘图案110可形成在衬底100上。下绝缘图案110的形成可包括：在衬底100上形成下绝缘层；以及将下绝缘层图案化，以形成在平行于衬底100的上表面的第一方向D1上延伸的沟槽TR。下绝缘层可包括氧化硅、氮化硅或氮氧化硅。下绝缘图案110可在第一方向D1上延伸。
第一连接半导体图案111和第一牺牲图案SL1可形成在下绝缘图案110之间的沟槽TR中。第一连接半导体图案111和第一牺牲图案SL1的形成可包括：形成第一半导体层，以共形地覆盖沟槽TR；形成第一牺牲层，以填充其中具有第一半导体层的沟槽TR；以及将第一牺牲层和第一半导体层平面化，以暴露出下绝缘图案110的上表面。
可通过化学气相沉积(CVD)工艺或原子层沉积(ALD)工艺形成第一半导体层。在一些实施例中，第一半导体层可由单晶硅、多晶硅、单晶锗或多晶锗形成。在其它实施例中，第一半导体层可由碳纳米结构、有机半导体材料或化合物半导体材料形成。
第一连接半导体图案111各自可包括接触衬底100的上表面的底部和从所述底部延伸至下绝缘图案110的侧壁的侧部。第一连接半导体图案111中的每一个的底部和侧部可限定间隙区。
第一牺牲图案SL1可分别填充第一连接半导体图案111的间隙区。第一牺牲图案SL1可由相对于下绝缘图案110和第一连接半导体图案111具有蚀刻选择性的材料形成。例如，第一牺牲图案SL1可包括多晶硅、碳化硅、硅-锗、氮氧化硅和氮化硅中的至少一个。
参照图3、图8A和图8B，缓冲绝缘层120和下层130可按次序形成在下绝缘图案110上。缓冲绝缘层120可包括通过热氧化工艺或沉积工艺形成的氧化硅层。例如，下层130可包括多晶硅、碳化硅、硅-锗、氮氧化硅和氮化硅中的至少一个。例如，下层130可为未掺杂的多晶硅层。
在一些实施例中，在形成缓冲绝缘层120之前，可将第一连接半导体图案111的上部掺有杂质(例如，碳)，以形成杂质区DR。
参照图3、图9A和图9B，可形成模制结构MT，在模制结构MT中绝缘层IL和第二牺牲层SL2可交替地堆叠在下层130上。可通过热CVD工艺、等离子体增强的CVD工艺、物理气相沉积工艺或ALD工艺形成绝缘层IL和第二牺牲层SL2。绝缘层IL可由氧化硅形成。第二牺牲层SL2可包括相对于绝缘层IL具有蚀刻选择性的材料。第二牺牲层SL2可由氮化硅或氮氧化硅形成。
参照图3、图10A和图10B，沟道孔CH可形成为穿过模制结构MT并暴露下层130。沟道孔CH中的每一个的直径可朝着衬底100逐渐减小。在平面图中，沟道孔CH的排列方式和形状可与在图3、图4A、图4B、图5和图6中描述的竖直结构VS的排列方式和形状相同或相似。
沟道孔CH的形成可包括：形成具有限定其中将形成沟道孔CH的区的开口的掩模图案；以及利用掩模图案作为蚀刻掩模蚀刻模制结构MT。然后，可去除掩模图案。
参照图3、图11A和图11B，可对通过沟道孔CH暴露的下层130执行湿蚀刻工艺，以形成凹陷区RS。例如，可通过沟道孔CH将蚀刻剂供应至下层130，因此下层130可通过蚀刻剂被侧向蚀刻。
可利用相对于第二牺牲层SL2、绝缘层IL和缓冲绝缘层120具有蚀刻选择性的蚀刻配方执行湿蚀刻工艺。沟道孔CH周围的下层130可通过湿蚀刻工艺被各向同性地蚀刻。可执行湿蚀刻工艺直到完全去除在与第一方向D1交叉的第二方向D2上相邻的沟道孔CH之间的下层130。下层130与沟道孔CH隔开超过预定距离的那部分可保持而不被去除。下层130的剩余部分可用作支承模制结构MT的支承件。
在平面图中，凹陷区RS的形状可与在图3、图4A、图4B、图5和图6中描述的水平半导体图案HSP的形状相同或相似。在平面图中，凹陷区RS的至少一个侧壁可具有沿着第二方向D2的不平坦轮廓(例如，波浪形轮廓)。在平面图中，凹陷区RS的至少一个侧壁的一部分可分别具有与同其邻近的沟道孔的同心圆实质上重叠的同心圆。
参照图3、图12A、图12B，竖直结构VS可形成在沟道孔CH中。竖直结构VS可各自包括竖直绝缘图案VP、竖直半导体图案VSP和埋置的绝缘图案VI。水平绝缘图案HP和水平半导体图案HSP可形成在凹陷区RS中。
例如，可在凹陷区RS和沟道孔CH中共形地形成第一绝缘层，以形成竖直绝缘图案VP和水平绝缘图案HP。可利用ALD工艺或CVD工艺形成第一绝缘层。第一绝缘层可包括用作数据存储层的隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个。
然后，第二半导体层可共形地位于沟道孔CH和凹陷区RS中，以形成竖直半导体图案VSP和水平半导体图案HSP。第二半导体层可形成为完全填充凹陷区RS。可利用ALD工艺或CVD工艺形成第二半导体层。例如，第二半导体层可包括硅、锗或者它们的混合物。
可在竖直半导体图案VSP上形成第二绝缘层，以完全填充沟道孔CH，从而可形成埋置的绝缘图案VI。导电焊盘PD可分别形成在沟道孔CH的上部中和竖直结构VS上。导电焊盘PD可包括诸如掺杂的半导体或金属的导电材料。
第一层间绝缘层140可形成在模制结构MT上。可将第一层间绝缘层140和模制结构MT图案化以形成暴露出第一牺牲图案SL1的一部分的竖直沟槽T。竖直沟槽T可在第二方向D2上延伸并且可穿过模制结构MT。竖直沟槽T可形成为相对于衬底100的上表面具有低于水平半导体图案HSP的底表面的底表面。竖直沟槽T可形成为与水平半导体图案HSP间隔开。竖直沟槽T可将模制结构MT划分为多个分离的模制结构MT。所述多个模制结构MT可在第二方向D2上延伸并且可在第一方向D1上彼此间隔开。
参照图3、图13A和图13B，可将被竖直沟槽T暴露的第一牺牲图案SL1完全蚀刻，以形成空的空间ES。可通过各向同性蚀刻工艺选择性地蚀刻第一牺牲图案SL1。
可按次序蚀刻被空的空间ES暴露的缓冲绝缘层120、水平绝缘图案HP的下部和水平半导体图案HSP的下部。可通过空的空间ES暴露出水平半导体图案HSP的底表面的一部分。
参照图3、图14A和图14B，可形成第二连接半导体图案113，以填充空的空间ES。第二连接半导体图案113中的每一个可在第一方向D1上延伸，并且可电连接在第一方向D1上彼此间隔开的水平半导体图案HSP。竖直半导体图案VSP和水平半导体图案HSP可经第一连接半导体图案111和第二连接半导体图案113电连接至衬底100。
可去除留在竖直沟槽T中的第二连接半导体图案113，以暴露出第二牺牲层SL2的侧壁和绝缘层IL的侧壁。可由电极EL替代通过竖直沟槽T暴露的第二牺牲层SL2，从而可形成包括竖直地交替地彼此堆叠的绝缘层IL和电极EL的堆叠结构ST。例如，可选择性地去除被竖直沟槽T暴露的第二牺牲层SL2，并且可在去除了第二牺牲层SL2的空间中形成电极EL。电极EL可包括掺杂的半导体(例如，掺杂的硅等)、金属(例如，钨、铜、铝等)、导电金属氮化物(例如，氮化钛、氮化钽等)和/或过渡金属(例如，钛、钽等)。
通过竖直沟槽T暴露的第二连接半导体图案113可掺有杂质，以形成共源极区CSR。例如，共源极区CSR可掺有诸如砷(As)或磷(P)的杂质，以具有n型。
再参照图3、图4A和图4B，可按次序形成绝缘间隔件SL和对应的共源极插塞CSP，以填充竖直沟槽T中的每一个。共源极插塞CSP可分别连接至共源极区CSR。绝缘间隔件SL可由氧化硅、氮化硅或氮氧化硅形成。共源极插塞CSP可由掺杂的半导体、金属、金属氮化物和/或过渡金属形成。
第二层间绝缘层150可形成在第一层间绝缘层140上。位线接触插塞BPLG可形成为穿过第一层间绝缘层140和第二层间绝缘层150，并且可分别连接至竖直结构VS。位线BL可形成在第二层间绝缘层150上，以电连接至位线接触插塞BPLG。
在制造根据示例实施例的三维半导体装置的方法中，可通过利用沟道孔CH的湿蚀刻工艺和沉积工艺按照自对齐方式形成水平半导体图案HSP。换句话说，可省略利用光刻工艺以形成水平半导体图案HSP的图案化工艺。此外，当形成共源极插塞CSP时，可防止由共源极插塞CSP的未对准导致的水平半导体图案HSP与共源极插塞CSP之间的短路。
图15是示出根据示例实施例的三维半导体装置的平面图。在图15的示例实施例中，省略了对与图3、图4A、图4B、图5和图6中描述的相同的元件的重复描述。
参照图15，竖直结构VS可穿过一个堆叠结构ST。竖直结构VS可构成第一行R1和第二行R2。第一行R1各自可包括沿着第一方向D1排列成一行的五个竖直结构VS。第二行R2各自可包括在第一方向D1上排列成一行的四个竖直结构VS。第一行R1和第二行R2可沿着第二方向D2交替地排列。
穿过一个堆叠结构ST的竖直结构VS可连接至堆叠结构ST下方的水平半导体图案HSP。竖直结构VS各自可包括竖直绝缘图案VP、竖直半导体图案VSP和埋置的绝缘图案VI。水平半导体图案HSP的第一侧壁SW1和第二侧壁SW2各自可包括突起PP和它们之间的凹部DP。在平面图中，突起PP可邻近于第一行R1的最外面的竖直结构VS。在平面图中，凹部DP可朝着第二行R2的最外面的竖直结构VS。
图16是示出根据示例实施例的三维半导体装置的平面图。图17是沿着图16的线I-I'截取的剖视图，示出了根据示例实施例的三维半导体装置。在图16和图17的示例实施例中，省略了对与图3、图4A、图4B、图5和图6中描述的相同的元件的重复描述。
参照图16和图17，下层130可包括在第二方向D2上延伸的至少一个伪杂质区DIL。伪杂质区DIL可延伸跨过第一连接半导体图案111和第二连接半导体图案113。伪杂质区DIL可包括杂质(例如，碳)。
第一堆叠结构ST1和第二堆叠结构ST2可设置在下层130上。共源极插塞CSP可在第一堆叠结构ST1与第二堆叠结构ST2之间在第二方向D2上延伸。下文中，对第一堆叠结构ST1进行详细描述。第二堆叠结构ST2可与第一堆叠结构ST1相同。
伪杂质区DIL可设置在第一堆叠结构ST1下方。在平面图中，伪杂质区DIL可沿着第一堆叠结构ST1的中心线延伸，并且可与第一堆叠结构ST1一起在第二方向D2上延伸。
第一水平半导体图案HSP1和第二水平半导体图案HSP2可设置在第一堆叠结构ST1下方。伪杂质区DIL可介于第一水平半导体图案HSP1与第二水平半导体图案HSP2之间。
第一水平半导体图案HSP1可包括相对的第一侧壁SW1和第二侧壁SW2。第二水平半导体图案HSP2可包括相对的第三侧壁SW3和第四侧壁SW4。第二侧壁SW2和第三侧壁SW3可彼此面对，伪杂质区DIL在第二侧壁SW2和第三侧壁SW3之间。第一侧壁SW1和第四侧壁SW4各自可包括突起PP和沿着第二方向D2在突起PP之间的凹部DP。第二侧壁SW2和第三侧壁SW3可具有沿着第二方向D2的平坦轮廓或线形轮廓。
参照图16，在平面图中，第四侧壁SW4与同其邻近的竖直结构VS的中心点之间的距离可为第一长度L1。第三侧壁SW3与同其邻近的竖直结构VS的中心点之间的距离可为第八长度L8。第八长度L8可小于第一长度(L8＜L1)。
再参照图16和图17，伪竖直结构DVS可设为穿过第一堆叠结构ST1。伪竖直结构DVS可与伪杂质区DIL竖直地重叠。伪竖直结构DVS可沿着第二方向D2排列成一行。
伪竖直结构DVS各自可包括伪竖直绝缘图案DVP、伪竖直半导体图案DVSP和伪埋置的绝缘图案DVI。伪竖直绝缘图案DVP可与竖直结构VS的竖直绝缘图案VP包括相同的材料。伪竖直半导体图案DVSP可与竖直结构VS的竖直半导体图案VSP包括相同的材料。伪埋置的绝缘图案DVI可与竖直结构VS的埋置的绝缘图案VI包括相同的材料。伪竖直结构DVS和竖直结构VS可一起同时形成。
伪竖直结构DVS的伪竖直半导体图案DVSP可与伪杂质区DIL间隔开，伪竖直绝缘图案DVP位于伪竖直半导体图案DVSP与伪杂质区DIL之间。伪竖直结构DVS可不连接至位线接触插塞BPLG。伪竖直结构DVS可不电连接至衬底100和位线BL。
图18至图23是示出沿着图16的线I-I'截取的制造根据示例实施例的三维半导体装置的方法的剖视图。在图16、图18至图23的示例实施例中，省略了对与图3和图7A至图14B中描述的相同的元件的重复描述。
参照图16和图18，可在衬底100上的下层130中形成至少一个伪杂质区DIL。伪杂质区DIL可在第二方向D2上延伸跨过第一连接半导体图案111和第二连接半导体图案113。通过将杂质(例如，碳)掺入图8A和图8B的所得结构中可形成伪杂质区DIL。
参照图16和图19，可在下层130上形成包括第二牺牲层SL2和绝缘层IL的模制结构MT。穿过模制结构MT的沟道孔CH和伪沟道孔DCH可形成为暴露出下层130。伪沟道孔DCH可暴露出下层130中的伪杂质区DIL。在平面图中，沟道孔CH和伪沟道孔DCH的排列方式和形状可与在图16和图17中描述的竖直结构VS和伪竖直结构DVS的排列方式和形状实质上相同或相似。
图16和图20，可对通过沟道孔CH暴露的下层130执行湿蚀刻工艺，从而可形成凹陷区RS。可利用相对于第二牺牲层SL2、绝缘层IL、缓冲绝缘层120和伪杂质区DIL具有蚀刻选择性的蚀刻配方执行湿蚀刻工艺。因此，伪杂质区DIL可在湿蚀刻工艺中用作蚀刻停止件。
在平面图中，邻近于伪杂质区DIL的凹陷区RS的侧壁可具有沿着第二方向D2的线形轮廓。在平面图中，凹陷区RS的邻近于剩余下层130的侧壁可具有沿着第二方向D2的不平坦轮廓(例如，波浪形轮廓)。
参照图16和图21，竖直结构VS可形成在沟道孔CH中。伪竖直结构DVS可形成在伪沟道孔DCH中。竖直结构VS各自可包括竖直绝缘图案VP、竖直半导体图案VSP和埋置的绝缘图案VI。伪竖直结构DVS各自可包括伪竖直绝缘图案DVP、伪竖直半导体图案DVSP和伪埋置的绝缘图案DVI。水平绝缘图案HP和水平半导体图案HSP可形成在凹陷区RS中。水平半导体图案HSP可包括彼此间隔开的第一水平半导体图案HSP1和第二水平半导体图案HSP2，伪杂质区DIL位于第一水平半导体图案HSP1和第二水平半导体图案HSP2之间。
伪竖直绝缘图案DVP、竖直绝缘图案VP和水平绝缘图案HP可同时形成。竖直绝缘图案VP可与水平绝缘图案HP一体耦合。然而，伪竖直绝缘图案DVP可与水平绝缘图案HP间隔开。
伪竖直半导体图案DVSP、竖直半导体图案VSP和水平半导体图案HSP可同时形成。竖直半导体图案VSP可与水平半导体图案HSP一体耦合。然而，伪竖直半导体图案DVSP可与水平半导体图案HSP(例如，第一水平半导体图案HSP1和第二水平半导体图案HSP2)间隔开。
可在模制结构MT上形成第一层间绝缘层140。可将第一层间绝缘层140和模制结构MT图案化以形成暴露出第一牺牲图案SL1的一部分的至少一个竖直沟槽T。例如，竖直沟槽T可将模制结构MT划分为第一模制结构MT1和第二模制结构MT2。
参照图16和图22，可将通过竖直沟槽T暴露的第一牺牲图案SL1完全去除，以形成空的空间ES。可按次序蚀刻通过空的空间ES暴露的缓冲绝缘层120、水平绝缘图案HP的下部和水平半导体图案HSP的下部。
参照图16和图23，第二连接半导体图案113可形成为填充空的空间ES。可由电极EL替代通过竖直沟槽T暴露的第一模制结构MT1的第二牺牲层SL2，从而可形成第一堆叠结构ST1。可由电极EL替代通过竖直沟槽T暴露的第二模制结构MT2的第二牺牲层SL2，从而可形成第二堆叠结构ST2。通过竖直沟槽T暴露的第二连接半导体图案113可掺有杂质，以形成共源极区CSR。
再次参照图16和图17，可按次序形成绝缘间隔件SL和共源极插塞CSP，以填充竖直沟槽T。可在第一层间绝缘层140上形成第二层间绝缘层150。穿过第一层间绝缘层140和第二层间绝缘层150的位线接触插塞BPLG可分别形成为连接至竖直结构VS。位线接触插塞BPLG可与伪竖直结构DVS间隔开。位线BL可形成在第二层间绝缘层150上，并且可电连接至位线接触插塞BPLG。
虽然已经参照本发明构思的示例实施例具体示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由权利要求限定的本公开的精神和范围的情况下，可在其中作出各种形式和细节上的改变。

Claims (21)

1.一种三维半导体装置，包括：
堆叠结构，其包括交替地堆叠在衬底上的绝缘层和电极；
水平半导体图案，其位于所述衬底与所述堆叠结构之间；
竖直半导体图案，其穿过所述堆叠结构，并且连接至所述水平半导体图案；以及
共源极插塞，其位于所述堆叠结构的一侧，
其中，所述堆叠结构、所述水平半导体图案和所述共源极插塞在第一方向上延伸，
所述水平半导体图案具有在所述第一方向上延伸的第一侧壁，并且
所述第一侧壁包括朝着所述共源极插塞突出的突起。
2.根据权利要求1所述的三维半导体装置，其中，所述竖直半导体图案的第一竖直半导体图案邻近于所述突起中的第一突起，
在平面图中，所述第一突起的第一点与所述第一竖直半导体图案的中心点之间的第一距离是第一长度，
在平面图中，所述第一突起的第二点与所述第一竖直半导体图案的中心点之间的第二距离是第二长度，并且
所述第一长度与所述第二长度实质上相同。
3.根据权利要求2所述的三维半导体装置，其中，所述竖直半导体图案的第二竖直半导体图案邻近于所述第一竖直半导体图案，
在平面图中，所述第一竖直半导体图案的中心点与所述第二竖直半导体图案的中心点之间的第三距离是第三长度，并且
所述第三长度小于所述第一长度的两倍。
4.根据权利要求3所述的三维半导体装置，其中，在平面图中，所述堆叠结构的侧壁与所述第一竖直半导体图案的中心点之间的最小距离是第四长度，并且
所述第四长度大于所述第一长度。
5.根据权利要求1所述的三维半导体装置，其中，所述竖直半导体图案按照第一列和第二列构造，
所述第一列和第二列分别包括在所述第一方向上排列成一行的所述竖直半导体图案，并且
所述第一列的竖直半导体图案邻近于所述突起。
6.根据权利要求5所述的三维半导体装置，其中，所述第一侧壁包括各突起之间的凹部，并且
所述凹部分别朝着所述第二列的竖直半导体图案。
7.根据权利要求1所述的三维半导体装置，其中，所述水平半导体图案还具有与所述第一侧壁相对的第二侧壁，并且
所述第二侧壁包括沿着所述第一方向的突起。
8.根据权利要求1所述的三维半导体装置，其中，所述水平半导体图案还具有与所述第一侧壁相对的第二侧壁，并且
在平面图中，所述第二侧壁具有沿着所述第一方向的线形轮廓。
9.根据权利要求1所述的三维半导体装置，还包括数据存储层，其位于所述电极与所述竖直半导体图案之间。
10.根据权利要求1所述的三维半导体装置，其中，所述水平半导体图案和所述竖直半导体图案包括相同的材料。
11.根据权利要求1所述的三维半导体装置，还包括：
连接半导体图案，其位于所述衬底与所述水平半导体图案之间；以及
共源极区，其位于所述连接半导体图案中，
其中，所述连接半导体图案在与所述第一方向交叉的第二方向上延伸，并且将所述水平半导体图案电连接至所述衬底，并且
所述共源极插塞连接至所述共源极区。
12.一种三维半导体装置，包括：
堆叠结构，其位于衬底上并且在第一方向上延伸，所述堆叠结构包括竖直地堆叠同时彼此间隔开的电极；
水平半导体图案，其位于所述衬底与所述堆叠结构之间，所述水平半导体图案在所述第一方向上延伸；以及
竖直半导体图案，其穿过所述堆叠结构并连接至所述水平半导体图案；
其中，所述水平半导体图案具有在所述第一方向上延伸的第一侧壁，并且
在平面图中，所述第一侧壁具有沿着所述第一方向的不平坦轮廓。
13.根据权利要求12所述的三维半导体装置，其中，所述第一侧壁包括在与所述第一方向交叉的第二方向上突出的突起。
14.根据权利要求13所述的三维半导体装置，其中，所述竖直半导体图案按照第一列和第二列构造，
所述第一列和第二列中的每一个包括在所述第一方向上排列成一行的所述竖直半导体图案，并且
所述第一列的竖直半导体图案分别邻近于所述突起。
15.根据权利要求12所述的三维半导体装置，其中，所述水平半导体图案与所述堆叠结构竖直地重叠，
所述水平半导体图案在与所述第一方向交叉的第二方向上的最大宽度小于所述堆叠结构在所述第二方向上的最大宽度。
16.根据权利要求12所述的三维半导体装置，其中，所述堆叠结构包括在与所述第一方向交叉的第二方向上排列的多个堆叠结构，
所述三维半导体装置还包括所述堆叠结构之间的共源极插塞。
17.一种制造三维半导体装置的方法，包括步骤：
在衬底上形成下层；
形成模制结构，在所述模制结构中，绝缘层和第一牺牲层交替地堆叠在所述下层上；
形成穿过所述模制结构并且在第一方向上排列的沟道孔；
通过所述沟道孔通过选择性地蚀刻所述下层来形成凹陷区；以及
通过利用半导体材料填充所述沟道孔和所述凹陷区，在所述凹陷区中形成水平半导体图案并在所述沟道孔中形成竖直半导体图案，
其中，所述水平半导体图案具有在所述第一方向上延伸的第一侧壁，并且
所述第一侧壁包括在与所述第一方向交叉的第二方向上突出的突起。
18.根据权利要求17所述的方法，其中，所述凹陷区与所述沟道孔连通。
19.根据权利要求17所述的方法，还包括步骤：
将模制结构图案化，以在所述第一方向上形成竖直沟槽；以及
用电极替代通过所述竖直沟槽暴露的第一牺牲层，
其中，相对于所述衬底的上表面，所述竖直沟槽的下表面低于所述水平半导体图案的下表面，并且
所述竖直沟槽与所述水平半导体图案间隔开。
20.根据权利要求19所述的方法，还包括步骤：
在所述衬底与所述下层之间形成第二牺牲层；
将所述第二牺牲层图案化，以形成在与所述第一方向交叉的第二方向上延伸的牺牲图案；
选择性地去除通过所述竖直沟槽暴露的牺牲图案，以形成空的空间；以及
形成填充所述空的空间的连接半导体图案。
21.根据权利要求17所述的方法，还包括步骤：
利用杂质掺杂所述下层，以形成在所述第一方向上延伸的伪杂质区，
其中，当选择性地蚀刻所述下层时，所述伪杂质区用作蚀刻停止件，
所述水平半导体图案具有与所述第一侧壁相对并且面对所述伪杂质区的第二侧壁，并且
在平面图中，所述第二侧壁具有在所述第一方向上延伸的线形形状。
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