KR20200124828A - 수직형 반도체 소자 - Google Patents

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Abstract

수직형 반도체 소자는, 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 패턴들이 교대로 반복 적층되고, 상기 기판 상부면과 평행한 제1 방향으로 연장되고, 게이트 패턴들은 적어도 일부의 제1 게이트 패턴을 포함하고, 상기 제1 게이트 패턴들 사이에는 희생막 패턴이 포함되는 적층 구조물이 구비된다. 상기 적층 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물들을 포함한다. 또한, 상기 채널 구조물들 중 일부는 상기 희생막 패턴을 관통하면서 상기 기판 상부면까지 연장된다. 상기 수직형 반도체 소자는 안정된 구조를 가질 수 있다.

Description

수직형 반도체 소자{A VERTICAL SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 반도체 소자 및 이의 제조 방법에 관한 것이다.
수직형 반도체 소자는 기판 표면으로 수직한 방향으로 메모리 셀들이 적층될 수 있다. 상기 수직형 반도체 소자는 게이트 패턴 및 절연 패턴이 반복 적층된 적층 구조물이 포함될 수 있다. 상기 메모리 셀들의 적층 수가 증가되면서 상기 적층 구조물의 종횡비가 커지게 되어, 상기 적층 구조물이 안정된 구조를 갖기 어려울 수 있다.
본 발명의 과제는 안정된 구조를 갖고 우수한 전기적 특성을 갖는 수직형 반도체 소자를 제공하는 것이다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 반도체 소자의제조 방법을 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 패턴들이 교대로 반복 적층되고, 상기 기판 상부면과 평행한 제1 방향으로 연장되고, 게이트 패턴들은 적어도 일부의 제1 게이트 패턴을 포함하고, 상기 제1 게이트 패턴들 사이에는 희생막 패턴이 포함되는 적층 구조물이 구비된다. 상기 적층 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물들이 구비된다. 상기 채널 구조물들 중 일부는 상기 희생막 패턴을 관통하면서 상기 기판 상부면까지 연장된다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 패턴들이 교대로 반복 적층되고, 상기 기판 상부면과 평행한 제1 방향으로 연장되는 적층 구조물을 포함한다. 상기 게이트 패턴들은 적어도 일부의 제1 게이트 패턴을 포함하고, 상기 제1 게이트 패턴들은 동일한 층에서 상기 기판 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되게 배치될 수 있다. 상기 적층 구조물을 관통하면서, 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 제1 및 제2 채널 구조물들을 포함한다. 상기 제1 채널 구조물은 상기 제1 게이트 패턴들을 관통하면서 연장된다. 상기 제2 채널 구조물은 상기 제1 게이트 패턴들 사이 부위를 관통하면서 연장된다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 반도체 소자는, 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 패턴들이 교대로 반복 적층되고, 상기 기판 상부면과 평행한 제1 방향으로 연장되고, 게이트 패턴들은 적어도 일부의 제1 게이트 패턴을 포함하고, 상기 제1 게이트 패턴들 사이에는 희생막 패턴이 포함되는 적층 구조물이 구비된다. 상기 적층 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 제1 및 제2 채널 구조물들을 포함한다. 상기 적층 구조물 내에서 상기 제1 및 제2 채널 구조물들은 상기 기판 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 복수개가 배치된다. 상기 제1 채널 구조물은 상기 제1 게이트 패턴들을 관통하면서 연장된다. 상기 제2 채널 구조물은 상기 희생막 패턴을 관통하면서 연장된다.
상기 수직형 반도체 소자는 상기 적층 구조물에 포함된 일부 게이트 패턴들의 제2 방향 사이에 희생막 패턴이 구비될 수 있다. 또한, 상기 채널 구조물들 중 일부의 채널 구조물은 상기 희생막 패턴을 관통할 수 있다.
상기 수직형 반도체 소자는 상기 희생막 패턴 사이에 서로 이격된 게이트 패턴이 구비됨으로써, 스트링 선택 트랜지스터들에 대해 선택적으로 프로그래밍이 될 수 있다. 따라서, 상기 수직형 반도체 소자의 적층 구조물에 제2 방향으로 배치되는 채널 구조물의 수가 증가될 수 있고, 이에 따라 상기 적층 구조물의 종횡비가 감소될 수 있다. 그러므로, 상기 수직형 반도체 소자는 안정된 구조를 가질 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도 및 평면도이다.
도 3은 일부 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다.
도 4는 예시적인 실시예들에 따른 수직형 반도체 소자의 회로도이다.
도 5 내지 도 7은 상부 선택 트랜지스터 및 스트링 선택 트랜지스터에 단계적으로 프로그래밍하는 과정을 나타내는 단면도들이다.
도 8 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들 및 평면도들이다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도 및 회로도이다.
도 21 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의제조 방법을 설명하기 위한 단면도이다.
도 25 및 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 단면도 및 회로도이다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 29는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 30은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 반도체 소자 및 그 제조 방법에 대하여 상세하게 설명한다.
이하에서, 기판 표면과 평행한 일 방향을 제1 방향이라고 하고, 상기 기판 표면과 평행하고 상기 제1 방향과 수직한 방향을 제2 방향이라 한다. 또한, 상기 기판 표면과 수직한 방향을 수직 방향이라 하면서 설명한다.
도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도 및 평면도이다. 도 3은 일부 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 평면도이다. 도 4는 예시적인 실시예들에 따른 수직형 반도체 소자의 회로도이다.
도 2 및 도 3은 상부 선택 트랜지스터(UST) 부위를 수평 방향으로 절단하였을 때 보여지는 평면도이다.
도 1, 2 및 도 4를 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(156) 및 상기 적층 구조물(156)을 관통하는 채널 구조물들(130a, 130b, 130c)을 포함할 수 있다. 이에 더하여, 상기 적층 구조물(156) 상에 상기 채널 구조물들(130a, 130b, 130c)과 전기적으로 연결되는 비트 라인 구조물(172, 174)이 구비될 수 있다. 상기 적층 구조물(156)에는 중간 희생막 패턴(106a)을 포함하고, 상기 채널 구조물들(130a, 130b, 130c) 중의 일부 채널 구조물(130b)은 상기 중간 희생막 패턴(106a)을 관통할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
상기 적층 구조물(156)은 절연막들(102) 및 게이트 패턴(150)이 서로 번갈아 반복 적층될 수 있다. 상기 적층 구조물(156)의 최상부에는 상부 절연막(112)이 구비될 수 있다. 상기 적층 구조물(156)은 상기 제1 방향으로 연장될 수 있다. 상기 적층 구조물(156)은 상기 제2 방향으로 복수개가 구비될 수 있고, 상기 적층 구조물들(156) 사이에는 상기 제1 방향으로 연장되는 제2 트렌치(132)가 구비될 수 있다. 상기 제2 트렌치(132) 내부에는 절연 패턴(160)이 구비될 수 있다.
상기 적층 구조물(156)은 하부에 위치하는 제1 부위 및 상기 제1 부위 상의 제2 부위를 포함할 수 있다. 상기 적층 구조물(156)의 제1 부위에는 그라운드 선택 트랜지스터(GST), 셀 트랜지스터(CT) 및 스트링 선택 트랜지스터(SST1, SST2, SST3)로 제공되는 게이트 패턴들(150g, 150f, 150e, 150d, 150c)을 포함할 수 있다. 상기 적층 구조물(156)의 제2 부위에는 상부 선택 트랜지스터(UST) 및 상부 트랜지스터(UT)로 제공되는 게이트 패턴들(150b, 150a)을 포함할 수 있다.
예시적인 실시예에서, 상기 적층 구조물(156)의 제2 부위의 최하부에는 상기 상부 선택 트랜지스터들(UST)이 형성될 수 있다. 상기 상부 선택 트랜지스터들(UST)은 서로 분리된 게이트 패턴들(150b)을 포함할 수 있다. 또한, 상기 분리된 게이트 패턴들(150b)의 제2 방향 사이에는 상기 중간 희생막 패턴(106a)이 구비될 수 있다. 상기 상부 선택 트랜지스터(UST)의 게이트 패턴(150b)과 상기 중간 희생막 패턴(106a) 사이에는 제1 트렌치(108)가 구비될 수 있다.
상기 제1 트렌치(108)는 제1 방향으로 연장되는 형상을 가질 수 있다.
예시적인 실시예에서, 도 2에 도시된 것과 같이, 제1 트렌치(108)는 지그 재그 형상을 가지면서 연장될 수 있다. 상기 제1 트렌치(108)가 지그 재그 형상을 가짐으로써 채널 구조물(130a, 130b, 130c)을 둘러싸는 게이트 패턴(150)을 형성하기 위한 마진이 증가될 수 있다.
일부 예시적인 실시예에서, 도 3에 도시된 것과 같이, 상기 제1 트렌치(108)는 직선 형상을 가지면서 연장될 수도 있다.
예시적인 실시예에서, 상기 게이트 패턴(150)은 베리어막(도시안됨) 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 갭 매립 특성이 우수하고 저항이 낮은 금속을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등을 포함할 수 있으며, 상기 베리어막은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
상기 절연막들(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 중간 희생막 패턴(106a)은 상기 절연막들과 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 중간 희생막 패턴(106a)은 예를들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예에서, 상기 상부 트랜지스터(UT)는 하부에 위치하는 트랜지스터들을 프로그래밍할 때 반전(inversion)을 도와주기 위하여 제공될 수 있다. 또는, 일부 실시예에서, 상기 상부 트랜지스터(UT)는 수직 메모리 소자에 저장된 데이터를 소거하기 위한 GIDL(gate Induced Drain Leakage) 트랜지스터로 제공될 수 있다.
예시적인 실시예에서, 상기 상부 트랜지스터(UT)는 복수가 구비될 수 있다. 이 경우, 상기 중간 희생막 패턴(106a) 상에는 복수로 적층된 게이트 패턴들이 구비될 수 있다. 일부 실시예에서, 상기 상부 트랜지스터(UT)는 1개가 구비될 수 도 있다. 일부 실시예에서, 상기 상부 트랜지스터들(UT)이 구비되지 않을 수 있다. 이 경우, 상기 중간 희생막 패턴(106a) 상에는 상기 게이트 패턴(150a)이 구비되지 않을 수 있다.
상기 채널 구조물(130a, 130b, 130c)은 상기 적층 구조물(156)을 관통하고, 필러 형상을 가질 수 있다. 상기 채널 구조물(130a, 130b, 130c)은 상기 적층 구조물(156)을 관통하여 상기 기판(100) 상부까지 연장되는 채널홀(118, 도 9참조) 내부에 위치할 수 있다.
상기 채널 구조물(130a, 130b, 130c)은 전하 저장 구조물(122), 채널(124), 매립 절연 패턴(126) 및 상부 도전 패턴(128)을 포함할 수 있다.
상기 전하 저장 구조물(122)은 상기 채널(124) 외측벽으로부터 순차적으로 적층되는 터널 절연 패턴, 전하 저장 패턴 및 블록킹 패턴을 포함할 수 있다. 상기 터널 절연 패턴 및 블록킹 패턴은 실리콘 산화물을 포함하고, 상기 전하 저장 패턴은 실리콘 질화물을 포함할 수 있다.
상기 채널(124)은 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 채널(124)은 상기 채널홀(118) 내에서 실린더 형상을 가질 수 있다. 상기 채널(124)은 상기 기판(100)과 전기적으로 연결될 수 있다.
상기 매립 절연 패턴(126)은 상기 채널(124) 상에서 상기 채널홀들(118)의 나머지 부위를 대부분 채울 수 있다. 상기 매립 절연 패턴(126)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 상부 도전 패턴(128)은 상기 매립 절연 패턴(126) 상에 구비되고 채널(124)의 상부 측벽과 접촉할 수 있다. 상기 상부 도전 패턴(128)은 예를들어, 폴리실리콘을 포함할 수 있다. 상기 상부 도전 패턴(128)은 비트 라인 콘택(172)과 전기적으로 연결되기 위한 패드로 제공될 수 있다.
상기 채널 구조물들(130a, 130b, 130c)은 상기 제1 및 제2 방향으로 규칙적으로 배치될 수 있다. 상기 각각의 채널 구조물들(130a, 130b, 130c)은 상기 수직 반도체 소자에서 하나의 셀 스트링으로 제공될 수 있다.
상기 제2 방향으로 상기 적층 구조물(156)을 절단한 단면에서 볼 때, 상기 적층 구조물(156)에는 적어도 6개의 채널 구조물들(130a, 130b, 130c)이 구비될 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 상기 적층 구조물(156)을 절단한 단면에서 볼 때, 상기 적층 구조물(156)에는 6개의 채널 구조물들이 구비될 수 있다. 즉, 상기 적층 구조물(156)에는 상기 제2 방향으로 6개의 셀 스트링이 구비될 수 있다. 상기 적층 구조물(156)은 상기 제2 방향으로 서로 마주하는 제1 단부 및 제2 단부를 포함한다.
상기 적층 구조물(156)에 위치하는 상기 채널 구조물들의 위치에 따라 제1 채널 구조물(130a), 제2 채널 구조물(130b) 및 제3 채널 구조물(130c)로 구분할 수 있다. 상기 제1 채널 구조물(130a)은 상기 제1 단부와 인접하고, 상기 제2 채널 구조물(130b)은 상기 제2 단부와 인접할 수 있다. 또한, 상기 제3 채널 구조물(130c)은 상기 제1 및 제2 채널 구조물들(130a, 130b) 사이에 배치될 수 있다.
또한, 상기 셀 스트링들은 2개의 제1 채널 구조물들을 포함하는 제1 그룹, 2개의 제2 채널 구조물들(130b)을 포함하는 제2 그룹(G2), 2개의 제3 채널 구조물들(130c)을 포함하는 제3 그룹(G3)으로 구분될 수 있다.
상기 제1 채널 구조물들(130a)은 상기 제1 단부와 인접하는 상부 선택 트랜지스터(UST)의 게이트 패턴(150b)을 관통할 수 있다. 상기 제2 채널 구조물들(130b)은 상기 제2 단부와 인접하게 배치되는 상부 선택 트랜지스터(UST)의 게이트 패턴(150b)을 관통할 수 있다. 또한, 상기 제3 채널 구조물들(130c)은 상기 중간 희생막 패턴(106a)을 관통할 수 있다.
즉, 상기 제1 및 제2 그룹의 셀 스트링들은 서로 분리된 게이트 패턴(150b)을 관통하므로, 상부 선택 트랜지스터(UST)가 포함될 수 있다. 또한, 상기 제3 그룹의 셀 스트링들은 상기 분리된 게이트 패턴들(150b) 사이의 중간 희생막 패턴(106a)을 관통하므로, 상기 상부 선택 트랜지스터(UST)가 포함되지 않을 수 있다.
상기 적층 구조물(156), 채널 구조물(130a, 130b, 130c) 및 상부 절연막(112) 상에 제1 층간 절연막(170)이 구비될 수 있다. 상기 제1 층간 절연막(170)을 관통하여 상기 상부 도전 패턴(128)과 전기적으로 연결되는 비트 라인 콘택(172)이 구비될 수 있다. 상기 제1 층간 절연막(170) 및 비트 라인 콘택(172) 상에 제2 방향으로 연장되는 비트 라인(174)이 구비될 수 있다. 상기 비트 라인 콘택(172) 및 비트 라인(174)은 상기 비트 라인 구조물로 제공될 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 배열되는 6개의 채널 구조물 상에는 복수의 비트 라인(174)이 구비될 수 있다. 예를들어, 배열되는 6개의 채널 구조물 상에는 2개의 비트 라인, 즉 제1 및 제2 비트 라인(B/L1, B/L2)이 구비될 수 있다. 즉, 제1 비트 라인(B/L1)은 홀수번째 채널 구조물의 상부면과 접하면서 제2 방향으로 연장될 수 있다. 또한, 제2 비트 라인(B/L2)은 짝수번째 채널 구조물의 상부면과 접하면서 제2 방향으로 연장될 수 있다.
설명한 것과 같이, 상기 각 적층 구조물(156) 내에는 제2 방향으로 배열되고 실재 동작하는 셀 스트링으로 제공되는 6개 이상의 채널 구조물들(130a, 130b, 130c)이 구비될 수 있다. 이와 같이, 각 적층 구조물(156) 내에 제2 방향으로 배열되는 채널 구조물들(130a, 130b, 130c)의 수가 6개 이상으로 증가됨에 따라 상기 적층 구조물(156)의 폭이 증가될 수 있다. 따라서, 상기 적층 구조물(156)의 종횡비가 감소되어 상기 적층 구조물(156)의 쓰러짐이나 기울어짐이 감소될 수 있다. 따라서, 상기 적층 구조물(156)은 안정적인 구조를 가질 수 있다.
한편, 상기 적층 구조물(156) 내에서 상기 제2 방향으로 배열되는 채널 구조물들(130a, 130b, 130c)의 수가 증가됨에 따라, 상기 각 채널 구조물들(130a, 130b, 130c) 중 하나를 선택하기 위하여 제공되는 스트링 선택 트랜지스터(SST1, SST2, SST3)의 수도 증가될 수 있다. 예를들어, 상기 제2 방향으로 6개의 채널 구조물들(130a, 130b, 130c)이 배치되고 2개의 비트 라인(174)이 포함되는 경우, 각 셀 스트링에는 적어도 3개의 스트링 선택 트랜지스터(SST1, SST2, SST3)가 포함되어야 할 수 있다.
한편, 수직 방향으로 적층되는 각 스트링 선택 트랜지스터는 채널 길이가 짧아서 쇼트 채널 효과가 발생될 수 있다. 상기 쇼트 채널 효과를 방지하기 위하여, 복수의 트랜지스터들을 직렬 연결시켜, 하나의 스트링 선택 트랜지스터로 기능하도록 할 수 있다. 도시된 것과 같이, 하나의 스트링 선택 트랜지스터는 2개의 직렬 연결된 트랜지스터들을 포함할 수 있고, 이 경우 각 스트링에는 총 6개의 스트링 선택 트랜지스터(SST1, SST2, SST3)를 포함할 수 있다.
그러나, 일부 실시예에서, 상기 각 스트링 선택 트랜지스터는 1개의 트랜지스터만을 포함할 수 있고, 이 경우에는 총 3개의 스트링 선택 트랜지스터가 포함될 수 있다.
예시적인 실시예에서, 각 셀 스트링들 중 하나를 선택할 수 있도록, 상기 상부 선택 트랜지스터(UST) 및 스트링 선택 트랜지스터들(SST1, SST2, SST3) 중 일부는 프로그래밍되어 있을 수 있다.
상기 중간 희생막 패턴(106a) 양 측에 구비되는 상기 상부 선택 트랜지스터(UST)는 프로그래밍되어 있어서, 양 전압의 문턱 전압을 가질 수 있다. 또한, 상기 중간 희생막 패턴(106a)보다 아래에 구비되는 복수의 스트링 선택 트랜지스터들(SST1, SST2, SST3) 중 일부는 프로그래밍되어 있을 수 있다.
이하에서, 상기 상부 선택 트랜지스터(UST) 및 스트링 선택 트랜지스터(SST1, SST2, SST3)의 프로그래밍된 상태 및 프로그래밍 방법에 대해 설명한다.
도 5 내지 도 7은 상부 선택 트랜지스터 및 스트링 선택 트랜지스터에 단계적으로 프로그래밍하는 과정을 나타내는 단면도들이다.
도 4 내지 도 7에 도시된 것과 같이, 하나의 적층 구조물(156)에는 제2 방향으로 6개의 셀 스트링이 배치되고, 6개의 셀 스트링 상에는 2개의 비트 라인이 구비될 수 있다. 따라서, 6개의 각 셀 스트링 중 어느 하나를 선택하기 위하여 2개의 제1 스트링 선택 트랜지스터(SST1), 2개의 제2 스트링 선택 트랜지스터(SST2) 및 2개의 제3 스트링 선택 트랜지스터(SST3)가 구비될 수 있다.
도 4 및 5를 참조하면, 먼저, 상기 중간 희생막 패턴(106a) 양 측의 상부 선택 트랜지스터(UST)를 프로그래밍 할 수 있다.(P1) 따라서, 상기 상부 선택 트랜지스터들(UST)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 상부 선택 트랜지스터들(UST)은 스위칭 소자로써 제공될 수 있다.
도 4 및 6을 참조하면, 상기 중간 희생막 패턴(106a)의 아래에 위치하고, 상기 중간 희생막 패턴(106a)의 저면과 대향하는 제1 스트링 선택 트랜지스터들(SST1)을 프로그래밍 할 수 있다. (P2) 즉, 상기 제3 그룹(G3)에 속하는 제1 스트링 선택 트랜지스터들(SST1)을 프로그래밍하고, 상기 제1 및 제2 그룹(G1, G2)의 제1 스트링 선택 트랜지스터들(SST1)은 프로그래밍하지 않을 수 있다.
이 때, 상기 상부 선택 트랜지스터들(UST)을 턴 오프 시킴으로써, 상기 제3 그룹(G3)의 제1 스트링 선택 트랜지스터들(SST1)만을 선택적으로 프로그래밍할 수 있다.
따라서, 프로그래밍된 제1 스트링 선택 트랜지스터들(SST1)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 프로그래밍된 제1 스트링 선택 트랜지스터들(SST1)은 스위칭 소자로써 제공되며, 프로그래밍되지 않은 제1 스트링 선택 트랜지스터들(SST1)은 문턱 전압이 음전압을 가짐으로써 턴 온 상태가 유지될 수 있다.
도 4 및 7을 참조하면, 상기 제1 스트링 선택 트랜지스터들(SST1) 아래에 위치하고, 상기 제1 그룹(G1)에 속하는 제2 스트링 선택 트랜지스터들(SST2)을 선택적으로 프로그래밍 할 수 있다.(P3)
이 경우, 상기 제1 그룹(G1)에 속하는 상기 상부 선택 트랜지스터(UST)를 턴 온 시키고, 상기 제2 그룹(G2)에 속하는 상기 상부 선택 트랜지스터들(UST)을 턴 오프 시킬 수 있다. 또한, 상기 제3 그룹(G3)에 속하는 제1 스트링 선택 트랜지스터(SST1)를 턴 오프 시킬 수 있다.
따라서, 프로그래밍된 제2 스트링 선택 트랜지스터들(SST2)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 프로그래밍된 제2 스트링 선택 트랜지스터들(SST2)은 스위칭 소자로써 제공되며, 프로그래밍되지 않은 제2 스트링 선택 트랜지스터들(SST2)은 문턱 전압이 음전압을 가짐으로써 턴 온 상태가 유지될 수 있다.
도 4 및 도 1을 참조하면, 상기 제2 스트링 선택 트랜지스터들(SST2) 아래에 위치하고, 상기 제2 그룹(G2)에 속하는 제3 스트링 선택 트랜지스터들(SST3)을 프로그래밍한다.(P4)
이 경우, 상기 제2 그룹(G2)에 속하는 상기 상부 선택 트랜지스터(UST)를 턴 온 시키고, 상기 제1 그룹(G1)에 속하는 상기 상부 선택 트랜지스터(UST) 및 제2 스트링 선택 트랜지스터(SST2)들 턴 오프 시킬 수 있다. 또한, 상기 제3 그룹(G3)에 속하는 제1 스트링 선택 트랜지스터(SST1)를 턴 오프 시킬 수 있다.
따라서, 프로그래밍된 제3 스트링 선택 트랜지스터들(SST3)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 프로그래밍된 제3 스트링 선택 트랜지스터들(SST3)은 스위칭 소자로써 제공되며, 프로그래밍되지 않은 제3 스트링 선택 트랜지스터들(SST3)은 문턱 전압이 음 전압을 가짐으로써 턴 온 상태가 유지될 수 있다.
설명한 것과 같이, 예시적인 실시예에서, 제3 그룹(G3)의 제1 스트링 선택 트랜지스터(SST1)와, 제1 그룹(G1)의 제2 스트링 선택 트랜지스터(SST2)와, 제2 그룹(G2)의 제3 스트링 선택 트랜지스터(SST3)를 각각 프로그래밍할 수 있다.
일부 실시예에서, 상기 프로그래밍 순서를 다르게 할 수 있다. 즉, 도 5 및 도 6을 참조로 설명한 프로그래밍 단계를 수행한 다음, 먼저 상기 제2 그룹(G2)의 제2 스트링 선택 트랜지스터를 프로그래밍하고, 상기 제1 그룹(G1)의 제3 스트링 선택 트랜지스터를 프로그래밍할 수 있다. 이 경우, 제3 그룹(G3)의 제1 스트링 선택 트랜지스터(SST1)와, 제2 그룹(G2)의 제2 스트링 선택 트랜지스터(SST2)와, 제1 그룹(G1)의 제3 스트링 선택 트랜지스터(SST3)가 각각 프로그래밍될 수 있다.
설명한 것과 같이, 상기 수직형 반도체 소자는 선택적으로 프로그래밍되고, 복수의 층으로 적층되는 스트링 선택 트랜지스터들을 포함할 수 있다. 상기 제2 방향으로 배치되는 채널 구조물의 수가 증가되더라도, 상기 스트링 선택 트랜지스터들에 의해 각 채널 구조물에 해당하는 셀 스트링을 선택할 수 있다. 상기 제2 방향으로 배치되는 채널 구조물의 수가 증가됨으로써, 상기 적층 구조물의 제2 방향의 폭이 증가될 수 있다. 그러므로, 상기 적층 구조물의 높이가 증가되더라도, 상기 적층 구조물의 종횡비가 감소될 수 있어 상기 적층 구조물이 안정된 구조를 가질 수 있다.
또한, 상기 수직형 반도체 소자는 상기 적층 구조물에 포함된 일부 게이트 패턴들의 제2 방향 사이에 희생막 패턴이 구비될 수 있다. 상기 채널 구조물들 중 일부의 채널 구조물은 상기 희생막 패턴을 관통할 수 있다.
도 8 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들 및 평면도들이다.
도 8 내지 도 10을 참조하면, 기판(100) 상에 절연막들(102) 및 제1 희생막들(104)을 교대로 반복 적층하여 상기 제1 몰드 구조물(50)을 형성한다. 상기 제1 몰드 구조물(50) 상에 제2 희생막들(104a) 및 절연막들(102)을 교대로 반복 적층하여 제2 몰드 구조물(52)을 형성한다. 상기 제1 몰드 구조물(50) 및 제2 몰드 구조물(52)의 최 상부면에는 절연막(102)이 구비될 수 있다. 상기 제2 몰드 구조물(52) 상에 예비 제3 희생막 패턴들(106)을 형성한다.
상기 제1 몰드 구조물(50)에 포함되는 제1 희생막들(104)은 후속 공정을 통해 도전 물질로 치환되어 그라운드 선택 트랜지스터 및 셀 트랜지스터의 게이트 패턴으로 제공될 수 있다. 상기 제2 몰드 구조물(52)에 포함되는 제2 희생막들(104a)은 후속 공정을 통해 도전 물질로 치환되어 스트링 선택 트랜지스터의 게이트 패턴으로 제공될 수 있다. 또한, 상기 예비 제3 희생막 패턴들(106)의 일부는 후속 공정을 통해 도전 물질로 치환되어 상부 선택 트랜지스터의 게이트 패턴으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 절연막들(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 희생막(104), 제2 희생막(104a) 및 예비 제3 희생막 패턴(106)은 상기 절연막(102)과 식각 선택비를 갖는 물질을 포함하고, 서로 동일한 물질을 포함할 수 있다. 상기 제1 희생막(104), 제2 희생막(104a) 및 예비 제3 희생막 패턴(106)은, 예를들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에서, 복수의 예비 제3 희생막 패턴(106)들은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 예비 제3 희생막 패턴들(106)사이에는 제1 트렌치(108)가 구비되고, 서로 이웃하는 예비 제3 희생막 패턴들(106)은 상기 제1 트렌치(108)에 의해 서로 분리될 수 있다. 예시적인 실시예에서, 상기 제1 트렌치(108)는 제1 방향으로 연장될 수 있다.
예시적인 실시예들에서, 도 9에 도시된 것과 같이, 상기 제1 트렌치(108)는 지그 재그 형상을 가지면서 연장될 수 있다. 일부 예시적인 실시예들에서, 도 10에 도시된 것과 같이, 상기 제1 트렌치(108)는 직선 형상을 가지면서 연장될 수도 있다.
예시적인 실시예들에서, 상기 예비 제3 희생막 패턴(106)에 의해 셀 스트링들은 복수의 그룹으로 구분될 수 있다. 상기 제1 트렌치(108)는 후속 공정에서 형성되는 채널 구조물들 사이에 해당하는 부위에 형성될 수 있다.
도 11을 참조하면, 상기 제1 트렌치(108)를 채우면서 상기 예비 제3 희생막 패턴(106) 상에 절연막(102) 및 제4 희생막(110)을 교대로 적층할 수 있다. 최상부의 제4 희생막(110) 상에 상부 절연막(112)을 형성할 수 있다.
상기 제4 희생막(110)은 후속 공정을 통해 도전 물질로 치환되어 상부 트랜지스터의 게이트 패턴으로 제공될 수 있다. 예시적인 실시예에서, 상기 제4 희생막(110)은 수직 방향으로 1개 또는 복수개가 적층될 수 있다. 일부 실시예에서, 상기 상부 트랜지스터는 구비되지 않을 수 있고, 이 경우 상기 제4 희생막(110)은 형성되지 않을 수도 있다.
상기 절연막들(102) 및 상부 절연막(112)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제4 희생막(110)은 예를들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 12 및 도 13을 참조하면, 이방성 식각 공정을 통해 상기 상부 절연막(112), 상기 절연막들(102), 제4 희생막들(110), 예비 제3 희생막 패턴(106), 제2 희생막(104a) 및 제1 희생막들(104)을 관통하여 기판(100) 표면을 노출하는 채널홀들(118)을 형성할 수 있다.
상기 채널홀(118) 내에 전하 저장 구조물(122), 채널(124), 매립 절연 패턴(126) 및 상부 도전 패턴(128)을 포함하는 채널 구조물(130)을 형성할 수 있다.
상기 전하 저장 구조물(122)은 상기 채널홀들(118) 측벽에 순차적으로 적층되는 블록킹막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 예를 들어, 블록킹막, 전하 저장막 및 터널 절연막은 각각 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물을 포함할 수 있다. 상기 채널(124)은 상기 기판(100)과 전기적으로 연결될 수 있다. 상기 채널(124)은 예를들어, 실린더 형상을 가질 수 있다. 상기 매립 절연 패턴(126)은 상기 채널(124) 상에서 상기 채널홀들(118)의 나머지 부위를 대부분 채우도록 형성될 수 있다. 상기 상부 도전 패턴(128)은 상기 매립 절연 패턴(126) 상에 구비되고 채널(124)의 상부 측벽과 접촉할 수 있다.
예시적인 실시예에서, 상기 채널홀들(118) 저면에 상기 기판(100)과 접하는 반도체 패턴(120)이 더 형성될 수 있다. 따라서, 상기 채널(124)의 저면은 상기 기판(100)과 접촉할 수 있다. 일부 실시예에서, 상기 채널(124)의 하부 및 기판(100)과 접하는 채널 연결 패턴(도시안됨)이 구비될 수 있으며, 이 경우 상기 채널 연결 패턴에 의해 상기 채널(124)과 기판(100)이 전기적으로 연결될 수 있다. 일부 실시예에서, 상기 채널(124)의 저면은 상기 기판(100)과 직접 접촉될 수도 있다.
도 14 및 도 15를 참조하면, 이방성 식각 공정을 통해 상기 상부 절연막(112), 절연막(102), 제4 희생막(110), 예비 제3 희생막 패턴(106), 제2 희생막(104a) 및 제1 희생막들(104)을 관통하여 상기 기판(100)의 상부를 노출하는 제2 트렌치(132)를 형성할 수 있다. 상기 제2 트렌치(132)는 제1 방향으로 연장될 수 있다.
상기 제2 트렌치(132)의 형성에 의해, 상기 제1 희생막(104), 제2 희생막(104a), 예비 제3 희생막 패턴(106), 제4 희생막(110), 절연막(102) 및 상부 절연막(112)을 포함하는 몰드 구조물들(140)이 형성될 수 있다. 상기 각 몰드 구조물(140)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
상기 복수의 채널 구조물들(130a, 130b, 130c)은 상기 몰드 구조물(140)을 관통할 수 있다. 또한, 상기 몰드 구조물(140) 내의 상기 채널 구조물들(130)은 규칙적으로 배치될 수 있다.
예시적인 실시예에서, 상기 제2 방향으로 상기 몰드 구조물(140)을 절단한 단면도에서 볼 때, 상기 몰드 구조물(140)에는 6개의 채널 구조물들(130a, 130b, 130c)이 배치될 수 있다. 상기 채널 구조물들은 제1 채널 구조물(130a), 제2 채널 구조물(130b) 및 제3 채널 구조물(130c)을 포함할 수 있다.
각각의 채널 구조물들(130)은 후속 공정을 통해 셀 스트링으로 제공될 수 있다. 상기 몰드 구조물(140)은 상기 제2 방향의 제1 단부 및 제2 단부를 포함할 수 있다. 상기 제1 단부와 인접하여 제1 그룹(G1)의 2개의 제1 채널 구조물들(130a)이 구비되고, 상기 제2 단부와 인접하여 제2 그룹(G2)의 2개의 제2 채널 구조물들(130b)이 구비되고, 상기 제1 및 제2 그룹 사이(G1, G2)에는 제3 그룹의 2개의 제3 채널 구조물들(130c)이 구비될 수 있다.
상기 제1 내지 제3 채널 구조물들(130a, 130b, 130c)은 서로 분리된 각각의 예비 제3 희생막 패턴을 관통할 수 있다. 이하에서는, 제1 및 제2 채널 구조물들(130a, 130b)을 관통하는 예비 제3 희생막 패턴은 에지 희생막 패턴(106b)으로 칭하고, 상기 제3 채널 구조물들(130c)을 관통하는 예비 제3 희생막 패턴은 중간 희생막 패턴(106a)으로 칭한다.
도 16을 참조하면, 상기 제2 트렌치(132)의 측벽에 노출된 제1 희생막들(104), 제2 희생막들(104a), 에지 제3 희생막 패턴(106b) 및 제4 희생막(110)을 제거하여, 각 층에 형성된 절연막들(102) 사이에 제1 갭들(134)을 형성한다. 상기 제1 갭(134)에 의해서 상기 채널 구조물들(130a, 130b, 130c)의 외측벽의 일부가 노출될 수 있다. 즉, 상기 제1 갭(134)에 의해 상기 전하 저장 구조물(122)의 블록킹 패턴이 노출될 수 있다.
상기 제1 희생막들(104), 제2 희생막들(104a), 에지 제3 희생막 패턴 (106b)및 제4 희생막(110)을 제거하는 공정은 습식 식각 공정일 수 있다. 즉, 상기 제2 트렌치(132)를 통해 유입되는 습식 식각 소오스에 의해 상기 제1 희생막들(104), 제2 희생막들(104a), 에지 제3 희생막 패턴(106b) 및 제4 희생막(110)이 제거될 수 있다.
상기 에지 제3 희생막 패턴(106b)의 측벽은 상기 제2 트렌치(132)에 의해 노출될 수 있다. 그러나, 상기 중간 희생막 패턴(106a)은 상기 제1 트렌치(108)에 의해 상기 에지 제3 희생막 패턴(106b)과 서로 분리되어 있기 때문에, 상기 중간 희생막 패턴(106a)은 상기 제2 트렌치(132)와 연통하지 않을 수 있다. 따라서, 상기 중간 희생막 패턴(106a)에는 습식 식각 소오스가 유입되지 않아서, 상기 식각 공정에서 제거되지 않고 남아있을 수 있다.
도 17을 참조하면, 상기 제2 트렌치(132) 및 제1 갭들(134)의 표면을 따라 제2 블록킹막(도시안됨)을 형성하고, 상기 제2 블록킹막 상에 상기 제1 갭(134) 내부를 채우는 게이트 전극막을 형성할 수 있다.
예시적인 실시예에서, 상기 게이트 전극막은 순차적으로 적층된 베리어막(도시안됨) 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 베리어막은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이 후, 상기 게이트 전극막을 부분적으로 제거한다. 따라서, 상기 제1 갭들(134) 내부에 게이트 패턴(150)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 트렌치(132) 내에 형성되는 게이트 전극막이 제거될 수 있다. 상기 제거 공정은 습식 식각 공정일 수 있다. 상기 게이트 패턴(150)은 상기 제1 방향으로 연장될 수 있다.
이 후, 상기 제2 트렌치(132) 내에 절연 패턴(160)을 형성할 수 있다.
상기 공정에 의해, 제1 방향으로 연장되고 게이트 패턴들(150)이 적층되는 구조를 갖는 적층 구조물(156)이 형성될 수 있다. 상기 적층 구조물(156)에는 상기 중간 희생막 패턴(106a)이 남아있을 수 있다.
도 18을 참조하면, 상기 적층 구조물(156) 및 절연 패턴(160) 상에 제1 층간 절연막(170)을 형성한다. 상기 제1 층간 절연막(170)을 관통하여 상기 상부 도전 패턴(128)과 전기적으로 연결되는 비트 라인 콘택(172)을 형성한다. 또한, 상기 제1 층간 절연막(170) 및 비트 라인 콘택(172) 상에 제2 방향으로 연장되는 비트 라인들(174)을 형성한다.
예시적인 실시예에서, 상기 제2 방향으로 배치되는 6개의 채널 구조물들(130a, 130b, 130c) 상에는 2개의 비트 라인, 즉 제1 및 제2 비트 라인이 구비될 수 있다. 즉, 제1 비트 라인은 홀수번째 채널 구조물의 상부면과 접하면서 제2 방향으로 연장될 수 있다. 또한, 제2 비트 라인은 짝수번째 채널 구조물의 상부면과 접하면서 제2 방향으로 연장될 수 있다.
이와 같이, 상기 적층 구조물(156)에는 복수의 채널 구조물들(130a, 130b, 130c)이 관통될 수 있다. 또한, 상기 채널 구조물들(130a, 130b, 130c) 중 적어도 일부는 상기 적층 구조물(156)에 포함되는 중간 희생막 패턴(106a)을 관통하도록 형성될 수 있다.
이 후, 상기 중간 희생막 패턴(106a) 아래에 배치되는 스트링 선택 트랜지스터들을 선택적으로 프로그래밍할 수 있다. 상기 프로그래밍 과정은 도 4 내지 도 7을 참조로 설명한 것과 동일할 수 있다.
따라서, 프로그래밍된 스트링 선택 트랜지스터들은 양 전압의 목표한문턱 전압을 가질 수 있다. 상기 제1 및 제2 비트 라인과 상기 프로그래밍된 스트링 선택 트랜지스터에 의해 원하는 하나의 셀 스트링을 선택할 수 있다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도 및 회로도이다.
상기 수직형 반도체 소자는 상부 선택 트랜지스터가 구비되지 않을 수 있다. 또한, 일부의 스트링 선택 트랜지스터들 사이에 중간 희생막 패턴이 구비될 수 있다. 상기 수직형 반도체 소자는 셀 트랜지스터, 그라운드 선택 트랜지스터, 상부 트랜지스터 및 상부 배선들은 도 1을 참조로 설명한 것과 동일할 수 있다.
도 19 및 도 20을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(156) 및 상기 적층 구조물(156)을 관통하는 채널 구조물(130a, 130b, 130c)을 포함할 수 있다.
상기 적층 구조물(156) 에는 중간 희생막 패턴(106a)을 포함하고, 상기 채널 구조물의 일부(130b)는 상기 중간 희생막 패턴(106a)을 관통할 수 있다.
상기 적층 구조물(156)은 하부인 제1 부위 및 상기 제1 부위 상의 제2 부위를 포함할 수 있다. 상기 적층 구조물(156)의 제1 부위에는 그라운드 선택 트랜지스터(GST), 셀 트랜지스터(CT) 및 일부의 스트링 선택 트랜지스터(SST3)로 제공되는 게이트 패턴들(150g, 150f, 150e)을 포함될 수 있다. 상기 적층 구조물(156)의 제2 부위에는 일부의 스트링 선택 트랜지스터(SST1, SST2) 및 상부 트랜지스터(UT)로 제공되는 게이트 패턴들(150d, 150c, 150a)을 포함될 수 있다. 일부 실시예에서, 상기 상부 트랜지스터들(UT)이 구비되지 않을 수도 있다.
예시적인 실시예에서, 상기 적층 구조물(156)의 제2 부위의 최하부에위치하는 상기 스트링 선택 트랜지스터들(SST1, SST2)은 서로 분리된 게이트 패턴들(150c, 150d)을 포함할 수 있다. 또한, 상기 분리된 게이트 패턴들(150c, 150d)의 제2 방향 사이에는 상기 중간 희생막 패턴(106a)이 구비될 수 있다. 즉, 상기 중간 희생막 패턴(106a)의 양 측에 배치되는 상기 스트링 선택 트랜지스터들(SST1, SST2)은 서로 전기적으로 분리될 수 있다.
예시적인 실시예에서, 상기 중간 희생막 패턴(106a) 아래에도 상기 스트링 선택 트랜지스터(SST3)가 배치될 수 있다.
상기 채널 구조물(130a, 130b, 130c)은 상기 적층 구조물(156)을 관통하여 상기 기판(100) 상부까지 연장될 수 있다. 상기 채널 구조물은 위치에 따라 제1 채널 구조물(130a), 제2 채널 구조물(130b) 및 제3 채널 구조물(130c)로 구분될 수 있다.
예시적인 실시예에서, 상기 제1 채널 구조물(130a)은 상기 중간 희생막(106a)의 제1 측과 인접하게 위치하는 게이트 패턴을 관통하고, 상기 제2 채널 구조물(130b)은 상기 중간 희생막 패턴(106a)의 제2 측과 인접하게 위치하는 게이트 패턴을 관통할 수 있다. 또한, 상기 제3 채널 구조물(130c)은 상기 중간 희생막 패턴(106a)을 관통할 수 있다.
도시된 것과 같이, 상기 중간 희생막 패턴(106a)의 양 측으로 제1 스트링 선택 트랜지스터(SST1)와 제2 스트링 선택 트랜지스터(SST2)가 배치되고, 상기 제1 및 제2 스트링 선택 트랜지스터(SST1, SST2)는 동일한 레벨에 위치할 수 있다. 또한, 제3 스트링 선택 트랜지스터(SST3)는 중간 희생막 패턴 아래에 위치할 수 있다.
상기 제1 및 제2 스트링 선택 트랜지스터(SST1, SST2)는 프로그래밍되어 있어서, 양 전압의 문턱 전압을 가질 수 있다. 또한, 상기 중간 희생막 패턴(106a) 저면과 대향하도록 구비되는 제3 스트링 선택 트랜지스터 (SST3)는 프로그래밍되어 있어서, 양 전압의 문턱 전압을 가질 수 있다.
이하에서, 각 스트링 선택 트랜지스터들을 프로그래밍하는 것에 대해 설명한다.
먼저, 상기 중간 희생막 패턴(106a) 양 측의 제1 및 제2 스트링 선택트랜지스터들(SST1, SST2)을 프로그래밍 할 수 있다.(P1, P2) 따라서, 상기 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 스위칭 소자로써 제공될 수 있다.
다음에, 상기 중간 희생막 패턴(106a)의 저면과 대향하는 제3 스트링 선택 트랜지스터들(SST3)을 프로그래밍 할 수 있다. (P2) 즉, 상기 프로그래밍된 제1 및 제2 스트링 선택 트랜지스터(SST1, SST2)는 턴 오프 시키고, 상기 중간 희생막 패턴(106a)의 저면과 대향하는 제3 스트링 선택 트랜지스터들(SST3)만을 선택적으로 프로그래밍할 수 있다.
따라서, 프로그래밍된 제3 스트링 선택 트랜지스터들(SST3)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 프로그래밍된 제3 스트링 선택 트랜지스터들(SST3)은 스위칭 소자로써 제공되며, 프로그래밍되지 않은 제3 스트링 선택 트랜지스터들(SST3)은 문턱 전압이 음전압을 가짐으로써 턴 온 상태가 유지될 수 있다.
도 21 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의제조 방법을 설명하기 위한 단면도이다.
도 21을 참조하면, 기판(100) 상에 절연막들(102) 및 제1 희생막들(104)을 교대로 반복 적층하여 상기 제1 몰드 구조물(50a)을 형성한다. 상기 제1 몰드 구조물(50a) 상에 제2 희생막 패턴(107) 및 절연막 패턴(105)을 포함하는 제2 몰드 구조물들(52a)을 형성할 수 있다.
예시적인 실시예에서, 상기 제2 희생막 패턴(107) 및 절연막 패턴(105)은 1층 또는 복수의 층이 반복 적층될 수 있다.
예시적인 실시예에서, 상기 제2 몰드 구조물들(52a)은 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제2 몰드 구조물들(52a) 사이에는 제1 트렌치(108a)가 구비되고, 서로 이웃하는 제2 몰드 구조물들은 상기 제1 트렌치(108a)에 의해 서로 분리될 수 있다. 예시적인 실시예에서, 상기 제1 트렌치(108a)는 제1 방향으로 연장될 수 있다.
도 22를 참조하면, 상기 제1 트렌치(108a)를 채우면서 상기 제2 몰드구조물들(52a) 상에 절연막(102) 및 제4 희생막(110)을 교대로 적층할 수 있다. 최상부의 제4 희생막(110) 상에 상부 절연막(112)을 형성할 수 있다.
도 23을 참조하면, 상기 상부 절연막(112), 상기 절연막들(102), 절연막 패턴(105), 제4 희생막들(110), 제2 희생막 패턴(107) 및 제1 희생막들(104)을 관통하는 채널 구조물(130)을 형성할 수 있다.
이 후, 이방성 식각 공정을 통해 상기 상부 절연막(112), 절연막(102), 절연막 패턴(105,) 제4 희생막(110), 제2 희생막 패턴(107) 및 제1 희생막들(104)을 관통하여 상기 기판(100)의 상부를 노출하는 제2 트렌치(132)를 형성할 수 있다. 따라서, 상기 제2 희생막 패턴(107)들은 제2 에지 희생막 패턴들(107b)과 제2 중간 희생막 패턴(107a)으로 형성될 수 있다.
상기 공정들은 도 12 내지 도 15를 참조로 설명한 것과 유사할 수 있다.
도 24를 참조하면, 상기 제2 트렌치(132)의 측벽에 노출된 제1 희생막들(104), 제2 에지 희생막 패턴들(107b) 및 제4 희생막(110)을 제거하여, 각 층에 형성된 절연막들(102) 사이에 제1 갭들을 형성한다. 이 때, 상기 제2 중간 희생막 패턴(107a)은 제거되지 않고, 이는 중간 희생막 패턴(106a)으로 제공될 수 있다.
또한, 상기 제1 갭들 내부에 게이트 패턴들(150)을 형성할 수 있다. 상기 중간 희생막 패턴(106a)의 양 측에는 상기 게이트 패턴들(150c, 150d)이 배치될 수 있다. 상기 제2 트렌치(132) 내부를 채우는 절연 패턴(160)을 형성할 수 있다.
상기 공정들은 도 16 내지 도 17을 참조로 설명한 것과 유사할 수 있다.
다시, 도 19를 참조하면, 상기 적층 구조물(156) 및 절연 패턴(160) 상에 제1 층간 절연막(170)을 형성한다. 상기 제1 층간 절연막(170)을 관통하여 상기 상부 도전 패턴(128)과 전기적으로 연결되는 비트 라인 콘택(172)을 형성한다. 또한, 상기 제1 층간 절연막(170) 및 비트 라인 콘택(172) 상에 제2 방향으로 연장되는 비트 라인들(174)을 형성한다.
이 후, 일부 선택된 상기 스트링 선택 트랜지스터들(SST1, SST2, SST3)을 프로그래밍할 수 있다. 따라서, 도 19에 도시된 것과 같은 반도체 소자를 제조할 수 있다.
도 25 및 26은 예시적인 실시예들에 따른 수직형 반도체 소자의 단면도 및 회로도이다.
상기 수직형 반도체 소자는 상부 선택 트랜지스터가 구비되지 않을 수 있다. 또한, 일부 스트링 선택 트랜지스터들 사이에 중간 희생막 패턴이 구비될 수 있다. 또한, 일부 스트링 선택 트랜지스터들 사이에 트렌치가 구비될 수 있다. 상기 수직형 반도체 소자는 셀 트랜지스터, 그라운드 선택 트랜지스터, 상부 트랜지스터 및 상부 배선들은 도 1을 참조로 설명한 것과 동일할 수 있다.
도 25 및 도 26을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(156) 및 상기 적층 구조물(156)을 관통하는 채널 구조물(130a, 130b, 130c)을 포함할 수 있다.
예시적인 실시예에서, 상기 적층 구조물(156)을 절단한 단면에서 볼 때, 상기 적층 구조물(156)에는 제2 방향으로 8개의 채널 구조물들이 구비될 수 있다. 이와 같이, 상기 제2 방향으로 8개의 채널 구조물들(130a, 130b, 130c, 130d)이 배치되고 2개의 비트 라인(174)이 포함되는 경우, 각 셀 스트링에는 적어도 4개의 스트링 선택 트랜지스터가 포함되어야 할 수 있다. 일 예로, 제1 내지 제4 스트링 선택 트랜지스터(SST1, SST2, SST3, SST4)가 배치될 수 있다.
상기 적층 구조물(156)에는 중간 희생막 패턴(106a)을 포함하고, 상기 채널 구조물의 일부(130b)는 상기 중간 희생막 패턴(106a)을 관통할 수 있다.
상기 적층 구조물(156)의 하부인 제1 부위 및 상기 제1 부위 상의 제2 부위를 포함할 수 있다. 상기 적층 구조물(156)의 제1 부위는 그라운드 선택 트랜지스터(GST) 및 셀 트랜지스터(CT)로 제공되는 게이트 패턴들(150g, 150f, 150e, 150d, 150c)을 포함할 수 있다. 상기 적층 구조물(156)의 제1 부위 상에 해당하는 제2 부위는 상기 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4) 및 상부 트랜지스터(UT)로 제공되는 게이트 패턴들(151a, 151b, 151c, 151d, 150a)을 포함할 수 있다. 일부 실시예에서, 상기 상부 트랜지스터들(UT)이 구비되지 않을 수도 있다.
예시적인 실시예에서, 상기 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4)들은 서로 분리된 게이트 패턴들(151a, 151b, 151c, 151d)을 포함할 수 있다. 상기 분리된 게이트 패턴들(151a, 151b)의 제2 방향 사이에는 상기 중간 희생막 패턴(106a)이 구비될 수 있다. 즉, 상기 중간 희생막 패턴(106a)의 양 측에 배치되는 상기 스트링 선택 트랜지스터들(SST1, SST2)은 서로 전기적으로 분리될 수 있다. 상기 중간 희생막 패턴(106a)과 게이트 패턴(151a, 151b)) 사이에는 제1 상부 트렌치(108c)가 생성될 수 있다.
예시적인 실시예에서, 상기 중간 희생막 패턴(106a)의 아래에도 상기 스트링 선택 트랜지스터(SST3, SST4) 가 배치될 수 있다. 상기 스트링 선택 트랜지스터(SST3, SST4)는 제1 하부 트렌치(108b)에 의해 분리된 게이트 패턴들(151c, 151d))을 포함할 수 있다. 상기 제1 하부 트렌치(108b)는 상기 중간 희생막 패턴(106a)의 저면의 중간 부위와 대향할 수 있다.
일 예로, 중간 희생막 패턴(106a)의 양 측으로 상기 제1 스트링 선택 트랜지스터(SST1)와 제2 스트링 선택 트랜지스터(SST2)가 구비되고, 상기 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 동일한 레벨에 위치할 수 있다. 또한, 상기 제3 및 제4 스트링 선택 트랜지스터들(SST3, SST4)은 중간 희생막 패턴(106a)의 저면 아래에 위치할 수 있다. 상기 제3 및 제4 스트링 선택 트랜지스터들(SST3, SST4) 사이에는 상기 제1 하부 트렌치(108b)가 배치되고, 상기 3 및 제4 스트링 선택 트랜지스터들(SST3, SST4)은 동일한 레벨에 위치할 수 있다.
상기 채널 구조물(130a, 130b, 130c, 130d)은 상기 적층 구조물(156)을 관통하여 상기 기판(100) 상부까지 연장될 수 있다. 상기 채널 구조물은 제1 내지 제4 채널 구조물(130a, 130b, 130c, 130d)을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 채널 구조물(130a)은 상기 중간 희생막 패턴의 제1 측과 인접하게 위치하는 게이트 패턴(151a)을 관통하고, 상기 제2 채널 구조물(130b)은 상기 중간 희생막 패턴(106a) 및 제1 하부 트렌치(108b)의 제1 측의 게이트 패턴(151c)을 관통할 수 있다. 또한, 상기 제3 채널 구조물(130c)은 상기 중간 희생막 패턴(106a) 및 제1 하부 트렌치(108b)의 제2 측의 게이트 패턴(151d)을 관통할 수 있다. 상기 제4 채널 구조물(130d)은 상기 중간 희생막 패턴(106a)의 제2 측과 인접하게 위치하는 게이트 패턴(151d)을 관통할 수 있다.
상기 제1 및 제2 스트링 선택 트랜지스터(SST1, SST2)는 프로그래밍되어 있어서, 양 전압의 문턱 전압을 가질 수 있다. 또한, 상기 중간 희생막 패턴(106a)의 저면과 대향하도록 구비되는 제3 및 제4 스트링 선택 트랜지스터(SST3, SST4)는 프로그래밍되어 있어서, 양 전압의 문턱 전압을 가질 수 있다.
이하에서, 각 스트링 선택 트랜지스터들을 프로그래밍하는 것에 대해 설명한다.
먼저, 상기 중간 희생막 패턴(106a) 양 측의 제1 및 제2 스트링 선택트랜지스터(SST1, SST2)를 프로그래밍 할 수 있다.(P1, P2) 따라서, 상기 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)은 각각 스위칭 소자로써 제공될 수 있다.
다음에, 상기 중간 희생막 패턴(106a)의 아래에 대향하는 제3 및 제4스트링 선택 트랜지스터들(SST1)을 프로그래밍 할 수 있다. (P3, P4) 즉, 상기 프로그래밍된 제1 및 제2 스트링 선택 트랜지스터(SST1, SST2)는 턴 오프 시키고, 상기 중간 희생막 패턴(106a)의 저면과 대향하는 제3 및 제4 스트링 선택 트랜지스터들(SST3, SST4)만을 선택적으로 프로그래밍할 수 있다.
따라서, 프로그래밍된 제3 및 제4 스트링 선택 트랜지스터들(SST3, SST4)은 문턱 전압이 상승하여 양전압의 문턱 전압을 가질 수 있다. 상기 프로그래밍된 제3 및 제4 스트링 선택 트랜지스터들(SST3, SST4)은 각각 스위칭 소자로써 제공되며, 프로그래밍되지 않은 제3 및 제4 스트링 선택 트랜지스터들(SST3, SST4)은 문턱 전압이 음전압을 가짐으로써 턴 온 상태가 유지될 수 있다.
도 27 및 도 28은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 27을 참조하면, 기판(100) 상에 절연막들(102) 및 제1 희생막들(104)을 교대로 반복 적층하여 상기 제1 몰드 구조물(50)을 형성한다. 상기 제1 몰드 구조물(50) 상에 예비 제2 희생막 패턴(109, 111) 및 절연막(102)을 포함하는 제2 몰드 구조물(52)이 포함될 수 있다. 도시된 것과 같이, 상기 예비 제2 희생막 패턴(109, 111)은 후속 공정을 통해 스트링 선택 트랜지스터들의 게이트 패턴으로 대체될 수 있다. 따라서, 하부의 제2 희생막 패턴(109)은 제1 하부 트렌치(108b)를 포함하고, 상부의 제2 희생막 패턴(109)은 제1 상부 트렌치(108c)를 포함할 수 있다.
도 28을 참조하면, 상기 제1 상부 트렌치(108c)를 채우면서 상기 제2 몰드 구조물(52) 상에 절연막(102) 및 제4 희생막(110)을 교대로 적층할 수 있다. 최상부의 제4 희생막(110) 상에 상부 절연막(112)을 형성할 수 있다.
또한, 상기 성부 절연막(112), 상기 절연막들(102), 제4 희생막들(110), 예비 제2 희생막 패턴(109, 111) 및 제1 희생막들(104)을 관통하는 채널 구조물(130a, 130b, 130c, 130d)을 형성할 수 있다.
이 후, 이방성 식각 공정을 통해 상기 상부 절연막(112), 절연막(102), 제4 희생막(110), 예비 제2 희생막 패턴(109, 111) 및 제1 희생막들(104)을 관통하여 상기 기판(100)의 상부를 노출하는 제2 트렌치(132)를 형성할 수 있다. 상기 공정에 의해, 상기 예비 제2 희생막 패턴(109, 111) 은 하부 제2 희생막 패턴(109a, 109b) 및 상부 제2 희생막 패턴(111a, 111b, 111c)으로 형성될 수 있다.
상기 공정들은 도 11 내지 도 15를 참조로 설명한 것과 유사할 수 있다.
계속하여, 도 16 내지 도 17을 참조로 설명한 것과 유사한 공정을 수행한다.
이 후, 일부 선택된 상기 스트링 선택 트랜지스터들(SST1, SST2, SST3, SST4)을 프로그래밍할 수 있다. 따라서, 도 25 및 도 26을 참조로 설명한 수직형 반도체 소자를 제조할 수 있다.
도 29는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 더미 채널 구조물을 포함하는 것을 제외하고는 도 1을 참조로 설명한 것과 동일할 수 있다.
도 29를 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(156) 및 상기 적층 구조물(156)을 관통하는 채널 구조물(130a, 130b, 130c)을 포함할 수 있다.
또한, 상기 중간 희생막 패턴(106a)과 게이트 패턴(105b) 사이에 각각 더미 채널 구조물(131)이 구비될 수 있다. 즉, 상기 더미 채널 구조물(131)은 상기 중간 희생막 패턴(106a)과 게이트 패턴(105b) 사이에 채워지는 절연막(102)을 관통할 수 있다.
상기 더미 채널 구조물(131)이 형성되므로, 상기 중간 희생막 패턴(106a)과 게이트 패턴(105b) 사이의 제1 트렌치(108)의 폭이 넓어질 수 있다. 예를들어, 상기 제1 트렌치(108)의 폭은 상기 더미 채널 구조물(131)의 폭보다 넓을 수 있다.
상기 더미 채널 구조물(131)은 상기 채널 구조물(130a, 130b, 130c)과 실질적으로 동일한 구조 및 형상을 가질 수 있다. 그러나, 상기 더미 채널 구조물(131)은 상부 배선들(예를들어, 비트 라인 콘택 및 비트 라인)과 전기적으로 연결되지 않을 수 있다.
상기 스트링 선택 트랜지스터들(SST1, SST2, SST3) 중 일부와 상부 선택 트랜지스터(UST)는 프로그래밍되어 있을 수 있다. 상기 상부 선택 트랜지스터(UST) 및 스트링 선택 트랜지스터들(SST1, SST2, SST3)의 프로그래밍된 상태 및 프로그래밍 방법은 도 1을 참조로 설명한 것과 동일할 수 있다.
도 30은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다.
상기 수직형 반도체 소자는 중간 희생막 패턴이 구비되지 않는 것을 제외하고는 도 1을 참조로 설명한 것과 동일할 수 있다.
도 30을 참조하면, 상기 수직형 반도체 소자는 기판(100) 상에 구비되는 적층 구조물(156) 및 상기 적층 구조물(156)을 관통하는 채널 구조물(130a, 130b, 130c)을 포함할 수 있다.
예시적인 실시예에서, 상기 상부 선택 트랜지스터(UST) 사이에 중간 희생 패턴이 구비되지 않을 수 있다. 따라서, 상기 상부 선택 트랜지스터(UST)의 각 게이트 패턴들(150b) 사이의 제1 트렌치(108d)의 폭이 증가되고, 상기 제1 트렌치(108d)에는 절연막(102)이 채워질 수 있다. 상기 상부 선택 트랜지스터(UST)의 각 게이트 패턴들(150b) 사이의 절연막들(102)은 병합되어 다른 위치의 절연막들보다 수직 높이가 더 높을 수 있다.
예를들어, 상기 제1 트렌치 내부에 2개의 채널 구조물(130c)이 배치되도록 상기 제1 트렌치(108d)의 폭이 증가될 수 있다. 상기 채널 구조물(130c)은 상기 상부 선택 트랜지스터(UST)의 각 게이트 패턴들(150b)사이의 절연막(102)을 관통할 수 있다.
상기 스트링 선택 트랜지스터의 중 일부와 상부 선택 트랜지스터는 프로그래밍되어 있을 수 있다. 이하에서, 상기 상부 선택 트랜지스터 및 셀 선택 트랜지스터의 프로그래밍된 상태 및 프로그래밍 방법은 도 1을 참조로 설명한 것과 동일할 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
상기 수직형 반도체 소자의 제조 방법은 희생막 패턴을 제외하고는 도 8 내지 도 18을 참조로 설명한 것과 동일할 수 있다.
도 31을 참조하면, 기판(100) 상에 절연막들(102) 및 제1 희생막들(104)을 교대로 반복 적층하여 상기 제1 몰드 구조물(50)을 형성한다. 상기 제1 몰드 구조물(50) 상에 제2 희생막 패턴(109) 및 절연막(102)을 포함하는 제2 몰드 구조물이 포함될 수 있다. 도시된 것과 같이, 상기 제2 희생막 패턴(109)은 후속 공정을 통해 상부 선택 트랜지스터들의 게이트 패턴으로 형성될 수 있다.
상기 제2 희생막 패턴(109) 사이에는 제1 트렌치(108d)가 구비될 수 있다. 상기 제1 트렌치(108d) 내부에 적어도 2개의 채널 구조물이 배치될 수 있도록 형성될 수 있다.
이 후, 상기 제1 트렌치(108d)를 채우면서 상기 제2 몰드 구조물들 상에 절연막(102) 및 제4 희생막(110)을 교대로 적층할 수 있다. 최상부의 제4 희생막(110) 상에 상부 절연막(112)을 형성할 수 있다.
계속하여, 도 12 내지 도 19를 참조로 설명한 공정들을 동일하게 수행하여 도 30에 도시된 수직형 반도체 소자를 제조할 수 있다.
상기 스트링 선택 트랜지스터의 중 일부와 상부 선택 트랜지스터는 프로그래밍되어 있을 수 있다. 상기 상부 선택 트랜지스터 및 셀 선택 트랜지스터의 프로그래밍된 상태 및 프로그래밍 방법은 도 1을 참조로 설명한 것과 동일할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 156 : 적층 구조물
106a : 중간 희생막 패턴 108 : 제1 트렌치
130a, 130b, 130c : 채널 구조물
172 : 비트 라인 콘택 174 : 비트 라인
SST1 : 제1 스트링 선택 트랜지스터
SST2 : 제2 스트링 선택 트랜지스터
SST3 : 제3 스트링 선택 트랜지스터

Claims (10)

  1. 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 패턴들이 교대로 반복 적층되고, 상기 기판 상부면과 평행한 제1 방향으로 연장되고, 게이트 패턴들은 적어도 일부의 제1 게이트 패턴을 포함하고, 상기 제1 게이트 패턴들 사이에는 희생막 패턴이 포함되는 적층 구조물; 및
    상기 적층 구조물을 관통하여 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 채널 구조물들을 포함하고,
    상기 채널 구조물들 중 일부는 상기 희생막 패턴을 관통하면서 상기 기판 상부면까지 연장되는 수직형 반도체 소자.
  2. 제1항에 있어서, 상기 채널 구조물들 중 일부는 상기 희생막 패턴 양측의 제1 게이트 패턴을 관통하면서 상기 기판 상부면까지 연장되는 수직형 반도체 소자.
  3. 제1항에 있어서, 각각의 상기 게이트 패턴들은 그라운드 선택 트랜지스터, 셀 트랜지스터 또는 스트링 선택 트랜지스터의 게이트 패턴들로 제공되고, 상기 희생막 패턴은 상기 셀 트랜지스터의 게이트 패턴들보다 높게 위치하는 수직형 반도체 소자.
  4. 제1항에 있어서, 상기 희생막 패턴과 상기 제1 게이트 패턴들 사이에는 트렌치가 구비되고, 상기 트렌치는 상기 제1 방향으로 연장되는 라인 형상 또는 상기 제1 방향으로 연장되는 지그 재그 형상을 갖는 수직형 반도체 소자.
  5. 제1항에 있어서, 상기 희생막 패턴은 실리콘 질화물을 포함하고, 상기 절연막은 실리콘 산화물을 포함하는 수직형 반도체 소자.
  6. 제1항에 있어서, 상기 희생막 패턴의 아래에 배치되는 복수의 트랜지스터들 중 일부와 상기 희생막 패턴의 양 측에 배치되는 트랜지스터는 양 전압의 문턱 전압을 갖도록 프로그래밍된 상태인 수직형 반도체 소자.
  7. 제1항에 있어서, 상기 희생막 패턴의 양 측에 배치되는 트랜지스터 및 상기 희생막 패턴의 아래에 배치되는 복수의 트랜지스터들은 스트링 선택 트랜지스터로 제공되는 수직형 반도체 소자.
  8. 제1항에 있어서, 상기 희생막 패턴의 양 측에 배치되는 트랜지스터는 상부 선택 트랜지스터로 제공되고, 상기 희생막 패턴의 아래에 배치되는 복수의 트랜지스터들은 스트링 선택 트랜지스터로 제공되는 수직형 반도체 소자.
  9. 기판 상부면과 이격되게 구비되고, 절연막들 및 게이트 패턴들이 교대로 반복 적층되고, 상기 기판 상부면과 평행한 제1 방향으로 연장되는 적층 구조물을 포함하고, 상기 게이트 패턴들은 적어도 일부의 제1 게이트 패턴을 포함하고, 상기 제1 게이트 패턴들은 동일한 레벨에서 상기 기판 상부면과 평행하고 상기 제1 방향과 수직한 제2 방향으로 서로 이격되게 배치되고; 그리고,
    상기 적층 구조물을 관통하면서, 상기 기판 상부면까지 연장되고, 전하 저장 구조물 및 채널을 포함하는 제1 및 제2 채널 구조물들을 포함하고,
    상기 제1 채널 구조물은 상기 제1 게이트 패턴들을 관통하면서 연장되고,
    상기 제2 채널 구조물은 상기 제1 게이트 패턴들 사이 부위를 관통하면서 연장되는 수직형 반도체 소자.
  10. 제9항에 있어서, 상기 제1 게이트 패턴들 사이에는 희생막 패턴이 구비되는 수직형 반도체 소자.
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