CN107403803A - 三维半导体器件及其制造方法 - Google Patents

Abstract

公开了三维半导体器件及其制造方法。三维半导体器件可以包括：下电极结构，具有竖直堆叠在衬底上的多个下电极；以及上电极结构，具有堆叠在下电极结构上的多个上电极。下电极和上电极中的每一个可以包括：电极部，与衬底的上表面平行；以及竖直焊盘部，相对于衬底的上表面倾斜。相邻的下电极的竖直焊盘部可以彼此间隔第一水平距离。相邻的下电极和上电极的竖直焊盘部可以彼此间隔第二水平距离，第二水平距离大于第一水平距离。

Description

三维半导体器件及其制造方法

相关申请的交叉引用

本申请要求2016年5月17日在韩国知识产权局提交的韩国专利申请No.10-2016-0060331的优先权，其全部内容通过引用并入本文。

技术领域

本公开涉及半导体器件，具体地，涉及一种三维半导体存储器件及其制造方法。

背景技术

需要更高集成度的半导体器件以满足消费者对电子产品的优异性能和便宜价格的需求。考虑到半导体器件，由于它们的集成水平是确定电子产品价格的重要因素，尤其需要提高集成水平。典型二维或平面半导体器件的集成水平主要由单位存储单元占据的面积决定，而单位存储单元占据的面积又受到精细图案成形技术的很大影响。使用极其昂贵的工艺设备来增加图案精细度，这对于提高二维或平面半导体器件的集成水平设置了实际限制。为了克服这种限制，近来提出了包括三维排列的存储单元的三维半导体存储器件。

发明内容

本发明构思的一些实施例提供高度集成的三维半导体器件。

根据本发明构思的一些实施例，三维半导体器件可以包括：下电极结构，所述下电极结构可以包括可以竖直堆叠在衬底上的多个下电极；以及上电极结构，所述上电极结构可以包括可以堆叠在所述下电极结构上的多个上电极。下电极和上电极中的每一个可以包括：电极部，所述电极部可以与衬底的上表面基本平行；以及竖直焊盘部，所述竖直焊盘部可以相对于衬底的上表面倾斜。相邻的下电极的竖直焊盘部可以彼此间隔第一水平距离。相邻对的下电极和上电极的竖直焊盘部可以彼此间隔第二水平距离，其中第二水平距离可以大于第一水平距离。

根据本发明构思的一些实施例，三维半导体器件可以包括：下电极结构，所述下电极结构可以包括可以堆叠在衬底上的多个下电极；以及上电极结构，所述上电极结构可以包括可以堆叠在所述下电极结构上的多个上电极。每个下电极可以包括：电极部，所述电极部可以与衬底的上表面基本平行；以及竖直焊盘部，所述竖直焊盘部可以相对于衬底的上表面倾斜。每个上电极可以包括可以暴露的焊盘部。上电极的焊盘部可以布置在所述下电极中最上面的下电极的电极部上。

根据本发明构思的一些实施例，制造三维半导体器件的方法可以包括：在衬底上形成第一模制图案，其中第一模制图案可以具有第一凹陷区域；在所述第一凹陷区域中形成下层状结构，其中所述下层状结构可以包括可以交替方式堆叠的下绝缘层和下牺牲层，且其中所述下层状结构可以包括可以与所述衬底的上表面基本平行的水平部以及可以相对于所述衬底的上表面倾斜的侧壁部；在所述下层状结构上形成第二模制图案，其中所述第二模制图案可以具有第二凹陷区域，所述第二凹陷区域可以暴露所述下层状结构的水平部的一部分；以及在所述第二凹陷区域中形成上层状结构，其中所述上层状结构可以包括可以交替方式堆叠的上绝缘层和上牺牲层，且其中所述上层状结构可以包括可以与所述衬底的上表面基本平行的水平部以及可以相对于所述衬底的上表面倾斜的侧壁部。所述下层状结构的侧壁部的上表面可以与所述上层状结构的侧壁部的上表面基本上共面。

根据本发明构思的一些实施例，一种制造三维半导体器件的方法可以包括：在衬底上形成模型图案以限定凹陷区域；在所述凹陷区域中形成下堆叠，其中所述下堆叠可以包括可以交替方式堆叠的下绝缘层和下牺牲层，且其中所述下堆叠可以包括可以与所述衬底的上表面基本平行的水平部以及可以相对于所述衬底的上表面倾斜的侧壁部；在所述下堆叠上形成上层状结构，其中所述上层状结构可以包括上绝缘层和上牺牲层，其中所述上绝缘层和上牺牲层可以交替方式堆叠；以及在所述上层状结构上执行焊盘蚀刻工艺以形成上堆叠，其中所述上堆叠可以在所述下堆叠的水平部上具有阶梯状结构。

根据本发明构思的一些实施例，半导体存储器件可以包括在衬底表面上的第一层状电极结构以及在第一层状电极结构上的第二层状电极结构。第一层状电极结构可以包括在远离衬底的第一方向上堆叠的多个第一电极，其中每个第一电极可以具有水平电极部和布置在水平电极部的第一端处的竖直焊盘部。第一电极的水平电极部可以基本上在第二方向上延伸，且第一电极的竖直焊盘部可以基本上在第一方向上延伸，其中第二方向可以与所述衬底的表面平行。第一电极的水平电极部的第一端和对应竖直焊盘部可以一起成组，且第一电极的竖直焊盘部可以在第二方向上彼此间隔基本上第一距离。第二层状电极结构可以包括在远离衬底的第一方向上堆叠的多个第二电极，其中每个第二电极可以具有水平电极部和布置在水平电极部的第一端处的竖直焊盘部。第二电极的水平电极部可以基本上沿第二方向延伸，且第二电极的竖直焊盘部可以基本上沿第一方向延伸。第二电极的水平电极部的第一端和竖直焊盘部可以一起成组，其中第二电极的一起成组的竖直焊盘部可以在第二方向上与所述第一电极的一起成组的竖直焊盘部间隔第二距离，其中所述第二距离大于所述第一距离。

根据本发明构思的一些实施例，半导体存储器件可以包括在衬底表面上的第一层状电极结构以及在第一层状电极结构上的第二层状电极结构。第一层状电极结构可以包括在远离所述衬底的上表面的第一方向上堆叠的多个第一电极，其中所述多个第一电极可以布置成多个第一电极堆。每个第一电极堆可以在第二方向上彼此分离，其中所述第二方向可以与衬底的上表面基本平行。每个第一电极可以具有水平电极部和布置在水平电极部的第一端处的竖直焊盘部，其中所述第一电极的水平电极部可以基本上沿第三方向延伸，且所述第一电极的竖直焊盘部可以基本上在第一方向上延伸，其中第三方向可以与衬底表面平行并基本上与第二方向垂直。第一电极的水平电极部的第一端和对应竖直焊盘部可以一起成组，且第一电极的竖直焊盘部可以在第三方向上彼此间隔基本上第一距离。第二层状电极结构可以包括在远离所述衬底的上表面的第一方向上堆叠的多个第二电极，其中所述多个第二电极可以布置成多个第二电极堆中，其中每个第二电极堆可以在第二方向上彼此分离。每个第二电极可以具有水平电极部和布置在水平电极部的第一端处的竖直焊盘部，其中所述第二电极的水平电极部可以基本上沿第三方向延伸，且所述第二电极的竖直焊盘部可以基本上在第一方向上延伸。第二电极的水平电极部的第一端和竖直焊盘部可以一起成组，其中第二电极的一起成组的竖直焊盘部可以在第三方向上与所述第一电极的一起成组的竖直焊盘部间隔第二距离，其中所述第二距离大于所述第一距离。

根据本发明构思的一些实施例，一种用于形成半导体存储器件的方法可以包括：在衬底表面上形成第一层状结构，其中所述第一层状结构可以包括在远离所述衬底的第一方向上堆叠的多个第一电极，其中每个第一电极可以包括水平电极部以及布置在水平电极部的第一端处的竖直焊盘部，其中所述第一电极的水平电极部可以基本上在第二方向上延伸且所述第一电极的竖直焊盘部可以基本上在第一方向上延伸，其中所述第二方向可以与所述衬底表面平行，所述第一电极的水平电极部的第一端和对应竖直焊盘部可以一起成组，且所述第一电极的竖直焊盘部可以在第二方向上彼此分离基本上第一距离；以及在第一层状电极结构上形成第二层状电极结构，其中所述第二层状电极结构可以包括在远离所述衬底的第一方向上堆叠的多个第二电极，每个第二电极包括水平电极部和布置在所述水平电极部的第一端处的竖直焊盘部，所述第二电极的水平电极部可以基本上在第二方向上延伸，且所述第二电极的竖直焊盘部可以基本上在第一方向上延伸，其中所述第二电极的水平电极部的第一端和竖直焊盘部可以一起成组，且第二电极的一起成组的竖直焊盘部可以在第二方向上与所述第一电极的一起成组的竖直焊盘部间隔第二距离，其中所述第二距离大于所述第一距离。

附图说明

根据结合附图的以下简要描述，将更清楚地理解示例性实施例。附图表示本文所述的非限制性的示例实施例。

图1是描述了根据本发明构思的一些实施例的三维(3D)半导体存储器件的芯片布局的示意图。

图2A至2I分别描述了根据本发明构思的一些实施例的用于制造三维半导体器件的方法的不同阶段的透视图。

图3是描述通过图2A至2I的方法形成的电极结构的透视图。

图4A是描述了根据本发明构思的一些实施例的三维半导体器件的透视图，且图4B描述了沿图4A的I-I′线截取的截面图。

图5A是描述了根据本发明构思的一些实施例的三维半导体器件的透视图，且图5B描述了沿图5A的I-I′线截取的截面图。

图6A是描述了根据本发明构思的一些实施例的三维半导体器件的透视图，且图6B描述了沿图6A的I-I′线截取的截面图。

图7A至7F是描述了根据本发明构思的一些实施例的制造三维半导体器件的另一方法的不同阶段的透视图。

图8A至8D、9A和9B是描述了可以用于制造根据本发明构思的一些实施例的三维半导体器件的焊盘蚀刻工艺的截面图。

图10A是描述通过图7A至7F的方法形成的电极结构的透视图。

图10B和10C是描述了图10A的电极结构的修改的透视图。

图11A、11B、12A和12B是描述了根据本发明构思的一些实施例的三维半导体器件的电极结构的透视图。

图13A至13F是描述了根据本发明构思的一些实施例的制造三维半导体器件的方法的透视图。

图14是描述了具有根据本发明构思的示例实施例的电极结构的三维半导体存储器件的示例的电路图。

图15A至15D是描述了根据本发明构思的一些实施例的三维半导体存储器件的一部分的透视图。

具体实施方式

现在将参照附图更全面地描述本发明构思的示例实施例，附图中示出了示例实施例。然而，本发明构思的示例实施例可以用多种不同形式来体现，并且不应当被解释为受到本文阐述的实施例的限制。更确切地说，提供这些实施例使得本公开将全面和完整，并且将示例实施例的构思充分传达给本领域技术人员。在附图中为了清楚起见可以放大层和区域的厚度。附图中类似的附图标记表示类似的要素，并且将因此将省去它们的描述。

图1是描述了根据本发明构思的一些实施例的三维半导体存储器件的芯片布局的示意图。

参考图1，三维半导体存储器件可以包括单元阵列区域CAR和一个或更多个外围电路区域。外围电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解码器区域COL DCR和控制电路区域(未示出)。在一些实施例中，可以在单元阵列区域CAR和每个行解码器区域ROW DCR之间提供连接区域CNR。

存储单元阵列可以设置在单元阵列区域CAR中。在一些实施例中，存储单元阵列可以包括三维地布置在存储单元阵列中的多个存储单元以及与所述存储单元电连接的多个字线和位线。

在每个行解码器区域ROW DCR中，可以提供行解码器以选择包括在存储单元阵列内的字线中的至少一个。在连接区域CNR中，可以提供互连结构(例如，接触插塞和互连线)以将存储单元阵列与行解码器电学相连。行解码器可以配置为基于地址信息选择字线中的至少一个。行解码器可以配置为响应于来自控制电路(未示出)的控制信号，将不同的字线电压分别施加到选择的和未选择的字线。

在页缓冲器区域PBR中，可以提供页缓冲器以读出存储在存储单元中的数据。根据操作模式，页缓冲器可以被配置为将数据临时存储在存储单元中或者读出存储在存储单元中的数据。例如，页缓冲器可以在编程操作模式下用作写入驱动器，或在读取操作模式下用作感测放大器。

列解码器可以设置在列解码器区域COL DCR中。列解码器可以连接到存储单元阵列的位线，以在页缓冲器和外部设备(例如，存储器控制器)之间提供数据传输路径。

图2A至2I分别描述了根据本发明构思的一些实施例的用于制造三维半导体器件的方法的不同阶段的透视图。图3是描述通过图2A至2I的方法形成的电极结构的透视图。

参考图2A，衬底10可以包括单元阵列区域CAR和连接区域CNR。例如，衬底10可以由硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其组合形成，或可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、铝镓砷(AlGaAs)或其组合。作为另一示例，衬底10可以是体硅晶片、绝缘体上硅(SOI)晶片、锗晶片、绝缘体上锗(GOI)晶片、硅锗衬底，或具有已经通过选择性外延生长(SEG)工艺形成的外延层的衬底。在一些实施例中，衬底10可以由一个或更多个绝缘层形成，或可以包括一个或更多个绝缘层。例如，衬底10可以包括氧化硅层、氮化硅层或低k电介质层。

第一模制图案20可以形成在衬底10上并可以限定第一凹陷区域R1。第一模制图案20可以局部形成在衬底10的连接区域CNR上，或者局部形成在衬底10的连接区域CNR和外围电路区域(未示出)两者上。例如，形成第一模制图案20可以包括在衬底10上形成绝缘模制层并蚀刻该绝缘模制层的一部分。在蚀刻工艺之后，第一模制图案20可以具有相对于衬底10的上表面成一角度的侧壁。例如，第一模制图案20的侧壁可以被形成为相对于衬底10的上表面具有角度θ，角度θ可以在大约90度到大约130度的范围内。在一些实施例中，第一模制图案20可以通过图案化衬底10的一部分来形成，在这种情况下，第一模制图案20可以由与衬底10相同的材料形成。备选地，第一模制图案20可以是包括多个层的多层结构。

下层状结构100可以形成在衬底10和第一模制图案20上。下层状结构100可以包括多个下绝缘层ILD1和多个下牺牲层SL1，下绝缘层ILD1和下牺牲层SL1交替并重复地堆叠在衬底10和第一模制图案20上。

下层状结构100在第三方向D3上的厚度可以小于第一模制图案20在第三方向D3上的厚度。在这种情况下，单元阵列区域CAR中的下层状结构100的上表面可以低于第一模制图案20的上表面。也就是说，在衬底10的单元阵列区域CAR上，下层状结构100可以具有相对于第一模制图案20的上表面的凹部。

更具体地，下牺牲层SL1和下绝缘层ILD1可以形成为共形地覆盖由衬底10和第一模制图案20形成的结构。例如，可以使用能够提供优异的阶梯覆盖性的至少一种沉积技术来形成下牺牲层SL1和下绝缘层ILD1。例如，可以使用热化学气相沉积(热CVD)技术、等离子体增强CVD技术、物理CVD或原子层沉积技术来沉积下牺牲层SL1和下绝缘层ILD1。如果通过所列的沉积技术之一形成下牺牲层SL1和下绝缘层ILD1，则下牺牲层SL1和下绝缘层ILD1可以以基本相同的厚度共形地覆盖衬底10的上表面、第一模制图案20的侧壁和第一模制图案20的上表面。

在一些实施例中，各个下牺牲层SL1可以具有相同的厚度。在备选实施例中，下牺牲层SL1的最上层和最下层可以形成为比下牺牲层SL1的最上层和最下层之间的层更厚。各个下绝缘层ILD1可以具有相同的厚度，或下绝缘层ILD1中一些的厚度可以不同于下绝缘层ILD1中其他层的厚度。此外，下绝缘层ILD1的最下层可以比形成在下绝缘层SL1的最下层之上的下牺牲层SL1和下绝缘层ILD1更薄。下绝缘层ILD1的最下层可以是可以通过热氧化工艺形成的氧化硅层。

例如，下牺牲层SL1和下绝缘层ILD1可以由相对于彼此具有刻蚀选择性的绝缘材料形成或者可以包括这些绝缘材料。下牺牲层SL1可以是例如硅层、氧化硅层、碳化硅层、硅锗层、氧氮化硅层、氮化硅层或它们的组合。下绝缘层ILD1可以是例如硅层、氧化硅层、碳化硅层、氧氮化硅层、氮化硅层或它们的组合，尽管如上所述，但下绝缘层ILD1还可以由被选为不同于下牺牲层SL1的材料形成。例如，下牺牲层SL1可以由氮化硅层形成，且下绝缘层ILD1可以由低k电介质层形成。备选地，下牺牲层SL1可以由导电材料形成，且下绝缘层ILD1可以由绝缘材料形成。

参考图2B，可以对下层状结构100执行第一平坦化工艺，以在第一凹陷区域R1内形成下堆叠110。

第一平坦化工艺可以包括：在下层状结构100上形成第一绝缘平坦化层33，然后在第一绝缘平坦化层33和下层状结构100上执行蚀刻工艺以暴露第一模制图案20的上表面。对于第一平坦化工艺，第一绝缘平坦化层33可以对改善的平坦特性做出贡献。例如，第一绝缘平坦化层33可以由相对于下牺牲层SL1具有蚀刻选择性的绝缘材料形成。

在一些实施例中，在形成第一绝缘平坦化层33之前，可以形成缓冲层31以共形地覆盖下层状结构100。缓冲层31可以包括相对于下绝缘层ILD1和下牺牲层SL1具有蚀刻选择性的材料。例如，缓冲层31可以由多晶硅层、碳化硅层、硅锗层或其组合形成，或可以包括多晶硅层、碳化硅层、硅锗层或其组合。

在第一平坦化工艺期间，可以去除堆叠在第一模制图案20上的下牺牲层SL1和下绝缘层ILD1，因此，可以暴露第一模制图案20的上表面。本文中，第一绝缘平坦化层33可以在由第一模制图案20限定的第一凹陷区域R1内覆盖下堆叠110。

下堆叠110可以包括平行或基本上平行于衬底10的上表面的水平部以及平行或基本上平行于第一模制图案20的侧壁的侧壁部。下堆叠110的侧壁部可以具有与第一模制图案20的上表面基本上共面的上表面。因此，在下堆叠110的侧壁部中，下牺牲层SL1和下绝缘层ILD1可以具有与第一模制图案20的上表面基本上共面的上表面。

参考图2C，第二模制图案35可以形成在下堆叠110上以限定第二凹陷区域R2。在一些实施例中，第二模制图案35可以是第一绝缘平坦化层33的一部分。

形成第二模制图案35可以包括：形成掩模图案(未示出)，所述掩模图案暴露形成在衬底10的单元阵列区域CAR上的第一绝缘平坦化层33的一部分；然后，使用掩模图案作为蚀刻掩模来各向异性地蚀刻第一绝缘平坦化层33，以暴露下堆叠110的水平部的一部分。在对第一绝缘平坦化层33进行各向异性蚀刻期间，缓冲层31(图2B)可以用作蚀刻停止层。因此，可以蚀刻缓冲层31的一部分以在下堆叠110和第二模制图案35之间形成缓冲图案32。

在一些实施例中，第二模制图案35的第二凹陷区域R2可以形成为暴露下堆叠110的下绝缘层ILD1或暴露下堆叠110的下牺牲层SL1。第二模制图案35的上表面可以基本上与第一模制图案20的上表面和下堆叠110的侧壁部的上表面处于相同的水平。换言之，第二模制图案35的上表面可以与下牺牲层SL1的上表面基本上共面。在一些实施例中，在第一绝缘平坦化层33的蚀刻工艺之后，第二模制图案35可以具有相对于衬底10的上表面成角度的侧壁。在一些实施例中，第二模制图案35的侧壁可以被形成为相对于衬底10的上表面具有角度，角度可以在大约90度到大约130度的范围内。

参考图2D，上层状结构200可以形成在第二模制图案35的第二凹陷区域R2中。可以通过在衬底10、下层状结构100和第二模制图案35上交替并重复地堆叠上绝缘层ILD2和上牺牲层SL2，来形成上层状结构200。可以使用能够提供优异的阶梯覆盖特性的至少一种沉积技术，来形成上绝缘层ILD2和上牺牲层SL2。上牺牲层SL2和上绝缘层ILD2可以形成为具有基本相同的厚度并覆盖下堆叠110的上表面、第二模制图案35的侧壁以及第二模制图案35的上表面。在一些实施例中，上牺牲层SL2可以与下牺牲层SL1具有基本上相同的厚度。

在一些实施例中，如果第二凹槽区域R2暴露下堆叠110的下绝缘层ILD1，则上牺牲层SL2可以形成在已通过第二凹槽区域R2暴露的下绝缘层ILD1上。可选地，如果第二凹槽区域R2暴露下堆叠110的下牺牲层SL1，则上绝缘层ILD2也可以形成在已通过第二凹槽区域R2暴露的下牺牲层SL1上。也就是说，当上层状结构200形成在下层状结构100上时，在两个层状结构100和200之间维持牺牲层和绝缘层的交替特性。

在第二凹陷区域R2中并且在第二模制图案35的上表面上，上层状结构200可以在第三方向D3上比第二模制图案35在第三方向D3上更薄。此外，在衬底10的单元阵列区域CAR上，上层状结构200的上表面的位置可以低于第二模制图案35的上表面。换言之，上层状结构200可以具有相对于第二模制图案35的上表面的凹部。

参考图2E，可以对上层状结构200执行第二平坦化工艺，以在第二凹陷区域R2中形成上堆叠210。

第二平坦化工艺可以包括：在上层状结构200上形成第二绝缘平面化层40，并在第二绝缘平面化层40和上层状结构200上执行蚀刻工艺以暴露第二模制图案35的上表面。第二绝缘平坦化层40可以形成为完全填充在上层状结构200中形成的凹部。第二绝缘平坦化层40可以由相对于上牺牲层SL2具有蚀刻选择性的绝缘材料形成或可以包括该绝缘材料。

上堆叠210可以包括平行或基本上平行于衬底10的上表面的水平部以及平行或基本上平行于第二模制图案35的侧壁的侧壁部。作为第二平坦化工艺的结果，上堆叠210的侧壁部可以具有与第二模制图案35的上表面基本上处于相同水平的上表面。换言之，上堆叠210的侧壁部的上表面可以与第二模制图案35的上表面基本上共面。

上堆叠210的侧壁部的上表面可以与下堆叠110的侧壁部的上表面位于基本上相同的水平处。也就是说，上牺牲层SL2的侧壁部和下牺牲层SL1的侧壁部可以处于基本上相同的水平处。此外，上堆叠210的侧壁部可以通过第二模制图案35与下堆叠110的侧壁部水平地间隔。

此后，竖直结构VS可以形成在单元阵列区域CAR上，以穿透下堆叠110和上堆叠210。竖直结构VS可以由半导体、导电材料或其组合形成或可以包括半导体、导电材料或其组合。

形成竖直结构VS可以包括：形成穿透下堆叠110和上堆叠210二者的开口，以及在各开口中形成半导体图案。如果在平面图中观察，则竖直结构VS可以是以线性方式或者备选地以Z字形方式布置的。此外，在开口中形成半导体图案之前，可以在开口中形成竖直绝缘层(未示出)。竖直绝缘层可以包括单层或多层。在一些实施例中，竖直绝缘层可以用作电荷捕获型闪存晶体管的数据存储层的一部分。将结合图15A到15D来更详细地描述数据存储层。

参考图2F，下堆叠110和上堆叠210可以被图案化以形成沿第一方向D1延伸的沟槽T。沟槽T还可以在第三方向D3上延伸通过上堆叠110和下堆叠210、第二模制图案35以及第二绝缘平坦化层40，以到达或接近衬底10的上表面。备选地，沟槽T可以在第二方向D2上彼此间隔开。

更详细地，在已经形成竖直结构VS之后，可以在下堆叠110和上堆叠210上形成覆盖层(capping layer)50(图2F中以虚线表示)。可以在形成沟槽T的蚀刻工艺期间将覆盖层50用作硬掩模。

沟槽T可以在第二方向D2上与竖直结构VS间隔开，并可以暴露下堆叠110和上堆叠210的水平部和侧壁部的侧表面。例如，沟槽T可以形成为在衬底10的单元阵列区域CAR以及连接区域CNR中暴露下牺牲层SL1和上牺牲层SL2的侧表面。

参考图2G，可以去除已经由沟槽T暴露的下牺牲层SL1和上牺牲层SL2，以在下绝缘层ILD1之间形成下栅极区域GR1，并在上绝缘层ILD2之间形成上栅极区域GR2。

可以通过使用相对于下绝缘层ILD1和上绝缘层ILD2、竖直结构VS和衬底10具有蚀刻选择性的蚀刻溶液，各向同性地蚀刻下牺牲层SL1和上牺牲层SL2，来形成下栅极区域GR1和上栅极区域GR2。在一些实施例中，可以执行各向同性蚀刻工艺以完全去除下牺牲层SL1和上牺牲层SL2。例如，在下牺牲层SL1和上牺牲层SL2由氮化硅形成且下绝缘层ILD1和上绝缘层ILD2由氧化硅形成的情况下，可以使用含有磷酸的蚀刻溶液进行各向同性蚀刻工艺。此外，如果通过各向同性蚀刻工艺形成下栅极区域GR1和上栅极区域GR2，则围绕竖直结构VS的竖直绝缘层(未示出)可以用作蚀刻停止层。

在衬底10的单元阵列区域CAR上，下栅极区域GR1和上栅极区域GR2可以从沟槽T水平地延伸，且可以分别位于下绝缘层ILD1和上绝缘层ILD2之间。例如，下栅极区域GR1和上栅极区域GR2可以形成为部分地暴露在不同水平处的竖直绝缘层或竖直结构VS的侧表面。

在一些实施例中，下栅极区域GR1和上栅极区域GR2可以从单元阵列区域CAR延伸到连接区域CNR，且可以是去除下牺牲层SL1和上牺牲层SL2的空荡空间。例如，下栅极区域GR1和上栅极区域GR2中的每一个可以包括：平行或基本上平行于衬底10的上表面的水平区域；以及平行或基本上平行于第一模制图案20和第二模制图案35的侧壁的侧壁区域。

参考图2H，下电极EL1可以形成在下栅极区域GR1中，上电极EL2可以形成在上栅极区域GR2中。下电极EL1和上电极EL2可以通过相同的工艺基本上同时形成，且可以由相同的材料形成。

在一些实施例中，形成下电极EL1和上电极EL2可以包括：沉积栅极导电层以填充下栅极区域和上栅极区域，然后从沟槽T中去除栅极导电层的一部分，以在下栅极区域GR1和上栅极区域GR2中分别形成局部下电极EL1和局部上电极EL2。本文中，栅极导电层可以形成为部分地或完全地填充沟槽T。在一些实施例中，栅极导电层的形成可以包括：依次沉积金属屏障层和金属层。金属屏障层可以由例如一种或更多种金属氮化物材料(例如，TiN、TaN和/或WN)形成，或可以包括所述一种或更多种金属氮化物材料。金属层可以由例如一种或更多种金属材料(例如，W、Al、Ti、Ta、Co或Cu)形成，或可以包括所述一种或更多种金属材料。可以使用各向异性蚀刻工艺或各向同性蚀刻工艺来去除栅极导电层的一部分。

在一些实施例中，在形成下电极EL1和上电极EL2之前，可以形成水平绝缘层(未示出)，以共形地覆盖下栅极区域GR1和上栅极区域GR2的内表面。在电荷捕获型闪存器件的情况下，水平绝缘层可以用作数据存储层的一部分。也可以在蚀刻栅极导电层的工艺期间，将水平绝缘层用作蚀刻停止层。

作为形成下电极EL1和上电极EL2的结果，可以形成电极结构ST。电极结构ST可以在平行或基本平行于衬底10的上表面的第一方向D1上从单元阵列区域CAR延伸到连接区域CNR。在一些实施例中，在连接区域CNR上，电极结构ST可以相对于衬底10的上表面是倾斜的。由于下电极EL1和上电极EL2的形状由下栅极区域和上栅极区域限定，所以下电极EL1和上电极EL2中的每一个可以包括电极部和竖直焊盘部。下电极EL1和上电极EL2可以与衬底10的上表面平行或基本平行，并在第一方向D1上从单元阵列区域CAR延伸到连接区域CNR。竖直焊盘部PAD可以平行或基本上平行于模制图案35的侧壁。

更详细地，参考图2I和图3，电极结构ST可以包括下电极结构ST1和上电极结构ST2，其中下电极结构ST1具有依次堆叠在衬底10上的多个下电极EL1，上电极结构ST2具有依次堆叠在下电极结构ST1上的多个上电极EL2。尽管下电极EL1的数量在图中示出为与上电极EL2的数量相同，但是应当理解，本发明构思不限于此，下电极EL1和上电极EL2可以各自具有不同数量的电极。也就是说，如果需要，下电极EL1和上电极EL2的数量可以彼此不同。

下电极EL1和上电极EL2中的每一个可以包括电极部EP和竖直焊盘部PAD。电极部EP可以平行于或基本上平行于衬底10的上表面。竖直焊盘部PAD可以相对于衬底10的上表面成一角度。

在第一方向D1上测量时，下电极EL1和上电极EL2的电极部EP可以具有随着与衬底10的距离的增加而减小的长度。在一些实施例中，下电极EL1和上电极EL2的电极部EP可以具有孔，其中结合图2E描述的竖直结构VS穿透该孔。

下电极EL1和上电极EL2的竖直焊盘部PAD可以具有在离衬底10基本上相同水平处的相应上表面。下电极EL1和上电极EL2的竖直焊盘部PAD的上表面可以位于比上电极EL2中的最上方电极的电极部EP更高的水平处。在下电极EL1和上电极EL2中，竖直焊盘部PAD在第三方向D3上的长度可以随着下电极EL1和上电极EL2的对应电极部EP与衬底10的上表面的距离的增加而减小10。

下电极EL1和上电极EL2的竖直焊盘部PAD可以在第二方向D2上具有相同的宽度或基本上相同的宽度。下电极EL1和上电极EL2的竖直焊盘部PAD在第二方向D2上的宽度可以基本上等于电极部EP在第二方向D2上的宽度。

在衬底10的单元阵列区域CAR上，下电极EL1和上电极EL2的电极部EP可以彼此竖直地间隔开第一竖直距离S1。在衬底10的连接区域CNR上，下电极EL1的竖直焊盘部PAD可以彼此水平地间隔开第一水平距离S2。此外，在衬底10的连接区域CNR上，上电极EL1的竖直焊盘部PAD可以彼此水平地间隔开第一水平距离S2。在一些实施例中，第一水平距离S2可以基本上等于第一竖直距离S1，并且在一些实施例中，第一竖直距离S1可以小于第一水平距离S2。

在一些实施例中，相邻对的下电极EL1和上电极EL2的竖直焊盘部PAD可以彼此间隔第二水平距离S3，其中第二水平距离S3大于第一水平距离S2。在相邻对的下电极EL1和上电极EL2中，电极部EP可以彼此竖直地间隔开第一竖直距离S1，而相邻对的下电极EL1和上电极EL2的竖直焊盘部PAD可以彼此水平地间隔开第二水平距离S3。在这种情况下，第二水平距离S3可以大于第一竖直距离S1。

在已形成电极结构ST之后，可以形成绝缘隔离层60(在图2H和2I中以虚线示出)，以填充沟槽T。此后，可以在衬底10的连接区域CNR上形成与电极结构ST相连的互连结构。互连结构可以用于将(将形成的)存储单元阵列的存储单元与行解码器电连接。

在一些实施例中，第一接触插塞PLG1可以分别耦接到下电极EL1的竖直焊盘部PAD的上表面。第一接触插塞PLG1可以具有相同的竖直长度，且如果在平面图中观察，则第一接触插塞可以是相对于第一方向D1和相对于第二方向D2沿对角线方向布置的。在第一方向D1上延伸的第一导线CL1可以分别耦接到第一接触插塞PLG1。

第二接触插塞PLG2可以分别耦接到上电极EL2的竖直焊盘部PAD的上表面。第二接触插塞PLG2可以具有相同的竖直长度，且如果在平面图中观察，则第二接触插塞PLG2可以是沿相对于第一方向D1和第二方向D2二者的对角线方向布置的。

在第一方向D1上延伸的第二导线CL2可以分别耦接到上电极EL2。第二导线CL2可以形成在与第一导线CL1的水平不同的水平处，且可以通过导电图案CP分别耦接到第二接触插塞PLG2。

根据本发明构思的一些实施例，连接到电极结构ST的互连结构的连接结构可以根据设计考虑而变化。

此外，位线BL可以形成在衬底10的单元阵列区域CAR上，且可以通过位线接触插塞BPLG与竖直结构VS电连接。位线BL可以沿第二方向D2在单元阵列区域CAR中延伸，且可以与下电极EL1和上电极EL2交叉。每个位线BL可以与在第二方向D2上相对准的竖直结构VS电连接。

图4A是示意性描述了根据本发明构思的一些实施例的三维半导体器件的透视图，且图4B描述了沿图4A的I-I′线截取的截面图。为了便于描述，可以用相似或相同的附图标记来标识以上结合图3描述的元件或组件，而不重复对所述元件或组件的描述。

参考图4A和4B，包括下电极结构ST1和上电极结构ST2的电极结构ST可以设置在衬底10上。下电极结构ST1可以包括依次堆叠在衬底10上的多个下电极EL1，上电极结构ST2可以包括依次堆叠在下电极结构ST1上的多个上电极EL2。

在一些实施例中，下电极结构ST1和上电极结构ST2中的每一个可以包括相对于衬底10的上表面倾斜的侧壁部。在衬底10的连接区域CNR上，下电极结构ST1的侧壁部可以与上电极结构ST2的侧壁部水平地间隔开。也就是说，对于相邻对的下电极EL1和上电极EL2，相应竖直焊盘部PAD之间的水平距离可以大于电极部EP之间的竖直距离。相邻对的下电极EL1和上电极EL2的竖直焊盘部PAD之间的水平距离可以大于相邻对的下电极EL1或相邻对的上电极EL2的竖直焊盘部PAD之间的水平距离。

在一些实施例中，下电极EL1和上电极EL2的电极部EP中的每一个可以在第一方向D1上延伸，但是每一个电极部EP可以包括多个子电极部SEP和电极连接部ECP。多个子电极部SEP可以在第二方向D2上彼此水平地间隔开，且电极连接部ECP可以被配置为将子电极部SEP彼此水平连接。也就是说，下电极EL1和上电极EL2的电极部EP中的每一个可以包括多个子电极部SEP以及电极连接部ECP。多个子电极部SEP可以在第二方向上彼此水平地间隔开，而电极连接部ECP可以被配置为将子电极部SEP彼此水平连接。下电极EL1和上电极EL2的竖直焊盘部PAD可以从电极连接部ECP沿第三方向D3延伸。本文中，下电极EL1和上电极EL2的竖直焊盘部PAD可以在第二方向D2上具有相同的宽度。竖直焊盘部PAD在第二方向D2上的宽度可以与下电极EL1或上电极EL2的所有电极部EP在第二方向D2上的宽度基本相同。在第二方向D2上测量时，竖直焊盘部PAD的宽度可以例如与电极连接部ECP的宽度基本相同。在一些实施例中，竖直焊盘部PAD的上表面可以位于比第一模制图案20和第二模制图案35的上表面低的水平处。

此外，下电极EL1和上电极EL2中的每一个可以包括从竖直焊盘部PAD远离衬底10竖直地突出的突出部PP。下电极EL1和上电极EL2的突出部PP可以位于与衬底10的上表面相同的水平处。下电极EL1和上电极EL2的突出部PP可以在远离衬底10的第三方向D3上具有基本上相同的高度。

例如，突出部PP的上表面可以与第一模制图案20和第二模制图案35的上表面基本上共面。此外，如果在平面图中观察，下电极EL1和上电极EL2的突出部PP可以是沿相对于第一方向D1和第二方向D2二者的对角线方向上布置的。

绝缘间隙填充图案45(图4B)可以设置在下电极EL1和上电极EL2的竖直焊盘部PAD上。绝缘间隙填充图案45的上表面可以与突出部PP的上表面基本上共面。在一些实施例中，绝缘间隙填充图案45可以填充下绝缘层ILD1之间和上绝缘层ILD2之间的间隙区域，且可以与突出部PP的侧壁相接触。

在一些实施例中，沿第一方向D1延伸的第一导线CL1可以通过接触插塞PLG1分别耦接到下电极EL1的突出部PP。第二导线CL2可以通过接触插塞PLG2分别耦接到上电极EL2的突出部PP。在沿相对于第一方向D1的对角线方向布置电极EL1和上电极EL2的突出部PP的情况下，第一导线CL1和第二导线CL2可以直接连接到下电极EL1和上电极EL2的突出部PP，而不使用接触插塞PLG1和PLG2。

图5A是描述了根据本发明构思的一些实施例的三维半导体器件的透视图，且图5B描述了沿图5A的I-I′线截取的截面图。为了便于描述，可以用相似或相同的附图标记来标识以上结合图3描述的元件或组件，而不重复对所述元件或组件的描述。

参考图5A和5B，电极结构ST可以设置在衬底10上在单元阵列区域CAR和连接区域CNR中。在一些实施例中，电极结构ST可以包括下电极结构ST1和上电极结构ST2，其中下电极结构ST1具有依次堆叠在衬底10上的多个下电极EL1，上电极结构ST2具有依次堆叠在下电极结构ST1上的多个上电极EL2。

在一些实施例中，下电极EL1和上电极EL2中的每一个可以包括电极部EP、竖直焊盘部PADa、水平焊盘部PADb和突出部PP。电极部EP可以设置在衬底10的单元阵列区域CAR上，且可以在第一方向D1上延伸，并可以平行或基本平行于衬底10的上表面。竖直焊盘部PADa可以设置在衬底10的连接区域CNR上，且可以在第三方向D3上延伸，并可以相对于衬底10的上表面倾斜。水平焊盘部PADb可以沿第二方向D2从竖直焊盘部PADa的一部分延伸，其中所述第二方向D2平行或基本平行于衬底10的上表面并垂直或基本垂直于第一方向D1。突出部PP可以在第三方向D3上从水平焊盘部PADb的一部分突出。

在一些实施例中，第二模制图案35可以设置在下电极结构ST1的侧壁部和上电极结构ST2的侧壁部之间。因此，在相邻对的下电极EL1和上电极EL2中，竖直焊盘部PADa之间的水平距离S4可以大于电极部EP之间的竖直距离S5。相邻对的下电极EL1和上电极EL2中的竖直焊盘部PADa之间的水平距离S4可以大于下电极EL1内或上电极EL2内的竖直焊盘部PADa之间的水平距离S6。在下电极EL1和上电极EL2的相邻电极中，竖直焊盘部PADa之间的水平距离S6可以基本上等于水平焊盘部PADb之间的水平距离。

下电极EL1和上电极EL2的电极部EP中的每一个可以包括子电极部SEP、电极连接部ECP和延伸部EXP。子电极部EP可以在第二方向D2上彼此间隔开并在第一方向D1上延伸。电极连接部ECP可以设置在连接区域CNR上以将子电极部SEP彼此相连。延伸部EXP可以沿第一方向D1从电极连接部ECP的一部分延伸。在一个实施例中，在第二方向D2上测量时，延伸部EXP的宽度可以大于子电极部SEP的宽度。如果在平面图中观察，则下电极EL1和上电极EL2的子电极部SEP和电极连接部ECP可以彼此重叠，并且下电极EL1和上电极EL2的延伸部EXP的长度可以随着衬底10上方的高度增加而在第一方向D1上减小。

在一些实施例中，在第二方向D2上测量的竖直焊盘部PADa的宽度可以基本上等于电极部EP的延伸部EXP的宽度。例如，在第二方向D2上测量时，下电极EL1和上电极EL2的竖直焊盘部PADa可以具有基本相同的宽度。下电极EL1和上电极EL2的水平焊盘部PADb可以具有与在第二方向D2上测量的竖直焊盘部PADa的宽度不同的宽度。例如，水平焊盘部PADb在第二方向D2上的宽度可以随着下电极EL1和上电极EL2的电极部EP与衬底10之间的距离增加而增加或减小。下电极EL1和上电极EL2的电极的突出部PP可以分别设置在水平焊盘部PADb的端部。因此，如果在平面图中观察，则下电极EL1和上电极EL2的电极的突出部PP可以是沿相对于第一方向D1和第二方向D2两者的对角方向布置的。

绝缘间隙填充图案45可以设置在下电极EL1和上电极EL2的竖直焊盘部PAD上，且可以具有与突出部PP的上表面基本上共面的上表面。在一些实施例中，绝缘间隙填充图案45可以用于填充下绝缘层ILD1之间和上绝缘层ILD2之间的间隙区域，且可以与突出部PP的侧壁相接触。

此外，电极结构ST可以包括与下电极EL1和上电极EL2位于相同水平处的牺牲图案SLP。牺牲图案SLP可以是已结合图2A至2I描述的下牺牲层SL1和上牺牲层SL2的一些部分。牺牲图案SLP可以形成为在衬底10的连接区域CNR上具有“L形”部分。在一个实施例中，牺牲图案SLP可以与下电极EL1和上电极EL2的水平焊盘部PADb的下表面相接触。

图6A是描述了根据本发明构思的一些实施例的三维半导体器件的透视图，且图6B描述了沿图6A的I-I′线截取的截面图。对于每个描述，可以省略上文已结合图5描述的相似元件或组件的细节。

参考图6A和6B，下电极EL1和上电极EL2中的每一个可以包括在衬底10的连接区域CNR上的竖直焊盘部PADa、水平焊盘部PADb和突出部PP。

下电极EL1和上电极EL2的突出部PP可以具有彼此基本共面的上表面，且如果在平面图中观察，可以沿对角线方向(例如，相对于第一方向D1)布置所述突出部PP。在一些实施例中，下电极EL1的突出部PP可以布置在平行或基本平行于上电极EL2的突出部PP的布置方向的对角线方向上。下电极EL1的突出部PP可以在第一方向D1上与上电极EL2的突出部PP间隔开。在一些实施例中，在第一方向D1上彼此相邻的突出部PP可以彼此间隔开基本相同的距离。

在一些实施例中，可以将可以用于将(要形成的)存储单元阵列的存储单元与行解码器电学相连的互连结构连接到电极结构ST。在一个实施例中，互连结构可以包括下接触插塞PLG1和第一导线CL1以及上接触插塞PLG2和第二导线CL2。第一导线CL1可以与下电极EL1电连接，且第二导线CL2可以与上电极EL2电连接。

下接触插塞PLG1可以分别耦接到下电极EL1的突出部PP，且沿第一方向D1延伸的第一导线CL1可以分别连接到下接触插塞PLG1。此外，上接触插塞PLG2可以分别耦接到上电极EL2的突出部PP，且下导电图案CP可以分别连接到上接触插塞PLG2。本文中，下导电图案CP可以位于从衬底10开始测量、与第一导线CL1相同的水平处。第二导线CL2可以分别通过上接触插塞PLG2电耦接到下导电图案CP。如果在平面图中观察，第二导线CL2可以在第一方向D1上延伸且可以部分地与第一导线CL1交叠。

在一些实施例中，第一导线CL1和导电图案CP可以与下电极EL1和上电极EL2的突出部PP直接接触，而不使用下接触插塞PLG1和上接触插塞PLG2。

图7A至7F是描述了根据本发明构思的一些实施例的制造三维半导体器件的另一方法的不同阶段的透视图。图10A是描述通过图7A至7F的方法形成的电极结构的透视图。图10B和10C分别是描述了图10A的电极结构的修改的透视图。

为了便于描述，可以省略上文结合图2A至2I描述的元件或部件的细节。

参考图7A，衬底10可以包括第一连接区域CNR1和第二连接区域CNR2，以及布置在第一连接区域CNR1和第二连接区域CNR2之间的单元阵列区域CAR。模制图案20可以形成在衬底10上以限定凹陷区域R3。模制图案20可以形成为具有相对于衬底10的上表面成一角度的侧壁。例如，模制图案20可以形成在第一连接区域CNR1和第二连接区域CNR2的一部分上，以在单元阵列区域CAR中暴露衬底10。模制图案20可以由绝缘材料形成或与衬底10相同的材料形成。

堆叠100可以形成在模制图案20的凹陷区域R3中。可以通过在衬底10和模制图案20上交替并重复地堆叠绝缘层ILD和牺牲层SL1和SL2，然后执行平坦化工艺来形成堆叠100。绝缘层ILD以及牺牲层SL1和SL2可以形成为分别在衬底10的上表面和模制图案20的侧壁上具有均匀的厚度。在一个实施例中，堆叠100的牺牲层可以包括下牺牲层SL1和上牺牲层SL2。上牺牲层SL2的数量可以等于或小于下牺牲层SL1的数量。

如上所述，堆叠100可以包括：水平部，所述水平部平行或基本上平行于衬底10的上表面；以及侧壁部，所述侧壁部分别设置在衬底10的第一连接区域CNR1和第二连接区域CNR2上，并与模制图案20的侧壁平行或基本平行。换言之，下牺牲层SL1和上牺牲层SL2中的每一个可以具有水平部和侧壁部。

此外，绝缘平坦化层30可以形成在堆叠100的水平部上，且绝缘平坦化层30的上表面可以与模制图案20的上表面基本上共面。此外，绝缘平坦化层30的上表面可以与堆叠100的侧壁部的上表面基本上共面。绝缘平坦化层30可以由相对于下牺牲层SL1和上牺牲层SL2具有蚀刻选择性的绝缘材料形成。

参考图7B，在已形成堆叠100之后，在第三方向D3上延伸的竖直结构VS可以形成在衬底10的单元阵列区域CAR上。竖直结构VS可以形成为穿透堆叠100，且可以形成为在第二方向D2上具有Z字形布置。如上所述，竖直结构VS可以包括半导体材料和/或导电材料。

可以对堆叠100的上牺牲层SL2执行焊盘蚀刻工艺，以在下堆叠110上形成上堆叠210。在一个实施例中，在焊盘蚀刻工艺期间，可以交替地重复使用掩模图案来蚀刻堆叠100的一部分的蚀刻工艺以及减小掩模图案的面积的修剪工艺。

在一些实施例中，上堆叠210可以包括上牺牲图案SL2a和伪牺牲图案SL2b。上牺牲图案SL2a可以竖直地堆叠在下牺牲层SL1的水平部上。伪牺牲图案SL2b可以与上牺牲图案SL2a水平地间隔开。在一个实施例中，由焊盘蚀刻工艺形成的上牺牲图案SL2a的数量可以根据形成堆叠的牺牲层的数量而改变。

上堆叠210可以具有例如由上牺牲图案SL2a的端部限定的阶梯状结构。伪牺牲图案SL2b可以具有与上牺牲图案SL2a的侧壁水平地间隔开并彼此竖直地对准的侧壁。

作为另一示例，上堆叠210可以具有由上牺牲图案SL2a限定的第一阶梯状结构以及由伪牺牲图案SL2b限定的第二阶梯状结构，如图8C所示。本文中，第一阶梯状结构和第二阶梯状结构可以形成为相对于彼此是对称的。

将参考图8A到8D、9A和9B来更详细地描述形成上堆叠210的方法。

在如图7C所示已形成具有阶梯状结构的上堆叠210之后，可以形成覆盖层50(以虚线描述)以填充上牺牲图案SL2a和伪牺牲图案SL2b之间的间隙区域。覆盖层50可以覆盖竖直结构VS、下牺牲层SL1和伪牺牲图案SL2b的上表面。

在已形成覆盖层50之后，可以将下堆叠110和上堆叠210图案化以形成暴露衬底10的沟槽T。作为形成沟槽T的结果，下堆叠110和上堆叠210可以被分成沿第一方向D1延伸并在第二方向D2上彼此间隔开的多个模制结构。沟槽T可以形成为在衬底10的单元阵列区域CAR以及第一连接区域CNR1和第二连接区域CNR2上暴露下牺牲层SL1、上牺牲图案SL2a和伪牺牲图案SL2b的侧壁。

参考图7D，可以去除通过沟槽T暴露的下牺牲层SL1、上牺牲图案SL2a和伪牺牲图案SL2b，以在绝缘层ILD之间形成栅极区域GR1和GR2以及伪栅极区域DGR。栅极区域可以包括通过去除下牺牲层SL1、上牺牲图案SL2a和伪牺牲图案SL2b而分别形成的下栅极区域GR1、上栅极区域GR2和伪栅极区域DGR。在一个实施例中，下栅极区域GR1和伪栅极区域DGR中的每一个可以具有平行或基本上平行于衬底10的上表面的水平区域以及平行或基本上平行于模制图案20的侧壁的侧壁区域。上栅极区域GR2可以平行或基本上平行于衬底10的上表面。

参考图7E，可以通过用导电材料填充栅极区域来形成电极结构ST，其中每个电极结构ST包括多个电极EL1、EL2和DEL。如上所述，可以使用能够提供优异的阶梯覆盖特性的至少一种沉积技术来形成电极EL1、EL2和DEL。在一个实施例中，电极可以包括竖直堆叠在衬底10上的下电极EL1、以及形成在下电极EL1上的上电极EL2和伪电极DEL。

更详细地，如图10A所示，电极结构ST可以在第一方向D1上延伸，且可以在第二方向D2上彼此间隔开。在一些实施例中，每个电极结构ST可以包括下电极结构和上电极结构。

下电极结构可以包括多个下电极EL1和在下电极EL1之间的绝缘层ILD。上电极结构可以包括多个上电极EL2和在上电极EL2之间的绝缘层ILD。下电极结构可以包括平行或基本上平行于衬底10的上表面的水平部、以及分别设置在第一连接区域CNR1和第二连接区域CNR2上并相对于衬底10的上表面倾斜的侧壁部。上电极结构可以形成为在第一连接区域CNR1和第二连接区域CNR2中的每一个上具有阶梯状结构。

在电极结构ST中，每个下电极EL1可以包括平行或基本上平行于衬底10的上表面的电极部EP、以及设置在第一连接区域CNR1和第二连接区域CNR2上并相对于衬底10的上表面倾斜的竖直焊盘部PAD。下电极EL1的竖直焊盘部PAD可以具有位于离衬底10的上表面相同水平处的上表面。此外，下电极EL1的竖直焊盘部PAD可以彼此水平地间隔相同的距离S7，如图10A所示。或者，如图10B所示，下电极EL1的一部分竖直焊盘部PAD可以彼此间隔第一水平距离S8，且其它竖直焊盘部可以彼此间隔第二水平距离S9，其中所述第二水平距离大于第一水平距离。在一些实施例中，如图10C所示，下电极EL1的竖直焊盘部PAD可以彼此间隔开第一水平距离S11，且伪电极DEL和与该伪电极DEL相邻的下电极EL1的竖直焊盘部PAD可以彼此间隔第二水平距离S10。本文中，第二水平距离可以大于第一水平距离。

上电极EL2可以形成在下电极EL1的电极部EP上，且每个上电极EL2可以包括焊盘部P，所述焊盘部P形成在衬底10的第一连接区域CNR1和第二连接区域CNR2中的至少一个上，并通过紧靠上方的上电极EL2而露出。

伪电极DEL可以设置在下电极EL1上，且可以与上电极EL2水平地间隔开。类似于下电极EL1，伪电极DEL可以形成为在衬底10的第一连接区域CNR1和第二连接区域CNR2上具有“L形”部分。在一个实施例中，伪电极DEL的上表面可以与下电极EL1的竖直焊盘部PAD的上表面位于基本相同的水平处。

在已形成电极结构ST之后，可以形成绝缘隔离层60(以虚线示出)，以填充沟槽T。此后，如图7F所述，互连结构可以形成在衬底10的第一连接区域CNR1和第二连接区域CNR2上，并可以连接到电极结构ST。在一些实施例中，在衬底10的第一连接区域CNR1上，下接触插塞PLG1可以分别耦接到位于奇数编号水平处的下电极EL1上。在衬底10的第二连接区域CNR2上，下接触插塞PLG1可以分别耦接到位于偶数编号水平处的下电极EL1。

此外，第一互连线ICL1可以形成在衬底10的第一连接区域CNR1和下接触插塞PLG1上。第二互连线ICL2可以形成在衬底10的第二连接区域CNR2和下接触插塞PLG1上。在一个实施例中，第一互连线ICL1和第二互连线ICL2可以在第二方向D2上延伸。第一互连线ICL1和第二互连线ICL2中的每一个可以形成为与位于离衬底10相同的竖直水平处的下电极EL1电连接。也就是说，在电极结构ST中，相同水平的下电极EL1可以处于等电势状态。

沿第一方向D1延伸的第一导线CL1可以设置在衬底10的第一连接区域CNR1上，并可以分别电连接到第一互连线ICL1。此外，沿第一方向D1延伸的第二导线CL2可以设置在衬底10的第二连接区域CNR2上，且可以分别电连接到第二互连线ICL2。

上接触插塞PLG2可以耦接到具有阶梯状结构的上电极结构。上接触插塞PLG2可以分别耦接到上电极EL2的焊盘部P(例如，图10A的焊盘部)。

在一些实施例中，与电极结构相连的互连结构可以根据设计而变化。此外，尽管未示出，但是在第二方向D2上延伸的位线可以形成在衬底10的单元阵列区域CAR上以及形成在电极结构ST上。位线可以通过位线接触插塞与竖直结构VS电连接。

图8A至8D、9A和9B是描述了可以用于制造根据本发明构思一些实施例的三维半导体器件的焊盘蚀刻工艺的截面图。

参考图8A，可以形成掩模图案MP以暴露衬底10的连接区域CNR上的绝缘平坦化层30的一部分。掩模图案MP可以形成为覆盖衬底10的连接区域CNR上的堆叠100的侧壁部分以及衬底10的单元阵列区域CAR上的堆叠100的水平部分。

可以使用掩模图案MP各向异性地蚀刻绝缘平坦化层30、绝缘层ILD的最上层和上牺牲层SL2的最上层，以形成在堆叠100的最高水平处彼此水平间隔开的上牺牲图案SL2a和伪牺牲图案SL2b。

此后，如图8B所示，可以执行修剪工艺以减小掩模图案MP的面积。也就是说，可以执行修剪工艺以增加由掩模图案MP暴露的绝缘平坦化层30的面积。可以使用例如各向同性干蚀刻工艺或湿蚀刻工艺来执行修剪工艺。可以在修剪工艺期间蚀刻掩模图案MP，因此，掩模图案MP的上表面可以有凹陷。换言之，可以执行修剪工艺以减小掩模图案MP的面积和厚度。

此外，可以使用经修剪的掩模图案MPa来各向异性地蚀刻堆叠100。本文中，可以将上牺牲图案SL2a和在所述上牺牲图案SL2a下方的上牺牲层SL2的一部分蚀刻到与上牺牲层SL2的竖直间距(即，上牺牲层SL2中的相邻上牺牲层的上表面之间的距离)相对应的深度。因此，上牺牲图案SL2a可以在连接区域CNR上具有限定了阶梯状结构的端部。伪牺牲图案SL2b也可以具有限定了阶梯状结构的端部。

参考图8C，可以交替地重复对经修剪的掩模图案MPa进行的修剪工艺以及对上牺牲层SL2进行的各向异性蚀刻工艺。修剪和蚀刻工艺的重复可以使得能够增加在连接区域CNR上形成阶梯状结构的上牺牲图案SL2a和伪牺牲图案SL2b的数量。上牺牲图案SL2a的第一阶梯状结构可以相对于伪牺牲图案SL2b的第二阶梯状结构是对称的。

在如图8D所示地已形成具有第一阶梯状结构和第二阶梯状结构的上堆叠之后，可以形成覆盖层50以覆盖上堆叠。此后，如参考图7D和7E所述，上牺牲图案可以用上电极EL2代替，且下牺牲层可以用下电极EL1代替。伪牺牲图案SL2b可以用伪电极DEL代替。因此，上电极EL2和伪电极DEL的端部可以在衬底10的连接区域CNR上具有阶梯状结构。

在一个实施例中，在衬底10的连接区域CNR上，下接触插塞PLG1可以分别耦接到下电极EL1，且上接触插塞PLG2可以分别耦接到上电极EL2的端部。例如，上接触插塞PLG2可以具有与下接触插塞PLG1的上表面基本上共面的上表面。此外，下接触插塞PLG1可以具有相同长度，且上接触插塞PLG2可以具有彼此不同的长度。

将参考图9A和9B来更详细地描述形成上堆叠的另一方法。

参考图9A，可以形成第一掩模图案MP1以暴露在衬底10的连接区域CNR上的绝缘平坦化层30的一部分。第一掩模图案MP1可以覆盖衬底10的连接区域CNR上的堆叠100的侧壁部，且可以覆盖单元阵列区域CAR上的堆叠100的水平部。

可以使用第一掩模图案MP1各向异性地蚀刻上牺牲层中的至少两个，以形成上牺牲图案SL2a和伪牺牲图案SL2b。

此后，如图9B所述，第二掩模图案MP2可以形成为填充上牺牲图案SL2a和伪牺牲图案SL2b之间的间隙区域，并部分地暴露上牺牲图案SL2a的最上方牺牲图案。可以使用第二掩模图案MP2作为蚀刻掩模，来各向异性地蚀刻上牺牲图案SL2a的最上方牺牲图案。因此，上牺牲图案SL2a中的最上方牺牲图案可以暴露位于最上方牺牲图案下面的上牺牲图案SL2a的端部。

图11A、11B、12A和12B是描述了根据本发明构思的一些实施例的三维半导体器件的透视图。为了便于描述，可以省略上文结合图7A至7F和10描述的元件或部件的细节。

在图11A和11B所示的结构中，电极结构ST可以包括堆叠在衬底10上的多个下电极EL1以及设置在下电极EL1上的上电极EL2。

在一个实施例中，每个下电极EL1可以包括：电极部EP，所述电极部EP平行或基本上平行于衬底10的上表面；竖直焊盘部PAD，所述竖直焊盘部PAD相对于衬底10的上表面是倾斜的；以及突出部PP，所述突出部PP从竖直焊盘部PAD的一部分竖直地突出。此外，如结合图4A和4B所描述地，下电极EL1的每个电极部EP可以包括多个子电极部SEP和电极连接部ECP。多个子电极部SEP可以在第一方向D1上延伸并在第二方向D2上彼此水平地间隔开。电极连接部ECP可以用于将子电极部SEP彼此水平相连。

在一个实施例中，下电极EL1的竖直焊盘部PAD的上表面可以位于离衬底10的上表面相同水平处。下电极EL1的竖直焊盘部PAD的上表面可以位于比下电极EL1的突出部PP的上表面低的水平处。

此外，下电极EL1的竖直焊盘部PAD可以彼此水平地间隔开基本相同的距离S12，如图11A所示。在一些实施例中，相邻对的下电极EL1可以具有彼此间隔开第一水平距离S13的竖直焊盘部PAD，如图11B所示。此外，另一相邻对的下电极EL1(未示出)可以具有彼此间隔开第二水平距离(未示出)的竖直焊盘部PAD。本文中，第二水平距离可以大于第一水平距离S13。在一些实施例中，下电极EL1的竖直焊盘部PAD可以彼此间隔开第一水平距离S14，且伪电极DEL和与所述伪电极DEL相邻的下电极EL1的竖直焊盘部PAD可以彼此间隔开第二水平距离S15，第二水平距离S15可以大于第一水平距离。

在一个实施例中，上电极EL2可以平行或基本上平行于衬底10的上表面，且在第一方向D1上测量时，可以具有随着与衬底10的距离增加而减小的长度。例如，可以堆叠上电极EL2，以在下电极EL1的电极部EP上形成阶梯状结构。上电极EL2可以具有焊盘部P，所述焊盘部P形成在衬底10的连接区域CNR上，并通过紧接上方的上电极EL2而暴露。此外，位于离衬底10的上表面相同水平处的上电极EL2可以在第二方向D2上彼此间隔开。

伪电极DEL可以设置下电极EL1上并沿第一方向D1与上电极EL2间隔开。在一个实施例中，伪电极DEL可以包括相对于衬底10的上表面倾斜的竖直焊盘部以及类似于下电极EL1从竖直焊盘部的一部分突出的突出部。此外，与上电极EL2相邻的伪电极DEL的侧壁可以彼此竖直地对准，或可以彼此水平地间隔开，如结合图8D所述。

如上文结合图5A和5B所述，在图12A和12B所示的结构中，每个下电极EL1可以包括电极部EP、竖直焊盘部PADa、水平焊盘部PADb和突出部PP。电极部EP可以设置在衬底10的单元阵列区域CAR上，并在第一方向D1上延伸。竖直焊盘部PADa可以设置在衬底10的连接区域CNR上，并在第三方向D3上延伸。水平焊盘部PADb可以沿第二方向D2从竖直焊盘部PADa的一部分延伸。突出部PP可以在第三方向D3上从水平焊盘部PADb的一部分突出。本文中，如果在第二方向D2上进行测量，竖直焊盘部PADa的宽度可以小于电极部EP的宽度。

此外，下电极EL1的竖直焊盘部PADa和水平焊盘部PADb可以彼此水平地间隔基本相同的距离，如图12A所示。在一些实施例中，相邻对的下电极EL1可以具有彼此间隔开第一水平距离S16的竖直焊盘部PADa，如图12B所示。此外，另一相邻对的下电极EL1可以具有彼此间隔开第二水平距离S17的竖直焊盘部PADa。本文中，第二水平距离S17可以大于第一水平距离S16。在一些实施例中，下电极EL1的竖直焊盘部PADa可以彼此间隔开第一水平距离S16，且伪电极DEL和与所述伪电极DEL相邻的下电极EL1的竖直焊盘部PADa可以彼此间隔第二水平距离S17，第二水平距离可以大于第一水平距离。

如结合图5A和5B所述的下电极EL1的每个电极部EP可以包括子电极部SEP、电极连接部ECP和延伸部EXP。子电极部SEP可以在第二方向D2上彼此间隔开并在第一方向D1上延伸。电极连接部ECP可以设置在衬底10的连接区域CNR上以将子电极部SEP彼此相连。延伸部EXP可以沿第一方向D1从电极连接部ECP的一部分延伸。

在一些实施例中，上电极EL2可以堆叠在下电极EL1的电极部EP上，以形成阶梯状结构。例如，在衬底10的连接区域CNR上，上电极EL2的侧壁可以彼此水平地间隔开。此外，位于离衬底10相同水平处的上电极EL2可以在第二方向D2上彼此间隔开。类似于下电极EL1，最下方的上电极EL2可以包括在第二方向D2上彼此间隔的电极部以及将电极部彼此相连的电极连接部ECP。

在一个实施例中，类似于下电极EL1，伪电极DEL可以包括竖直焊盘部PADa、水平焊盘部PADb和突出部PP。竖直焊盘部PADa可以相对于衬底10的上表面倾斜。水平焊盘部PADb可以沿第二方向D2从竖直焊盘部PADa的一部分延伸。突出部PP可以在第三方向D3上从水平焊盘部PADb的一部分延伸。伪电极DEL可以具有侧壁，所述侧壁被形成为面向上电极EL2的侧壁并彼此竖直地对准。

在衬底10的连接区域CNR上，牺牲图案SLP可以设置在下电极EL1和伪电极DEL的水平焊盘部PADb下方。每个牺牲图案SLP可以具有“L形”部分，且可以与下电极EL1和上电极EL2的水平焊盘部PADb的下表面相接触。

图13A至13F是描述了根据本发明构思的一些实施例的制造三维半导体器件的另一方法的透视图。为了便于描述，可以省略上文结合图2A至2I描述的元件或部件的细节。

参考图13A，衬底10可以包括第一连接区域CNR1和第二连接区域CNR2，以及在第一连接区域CNR1和第二连接区域CNR2之间的单元阵列区域CAR。模制图案20可以形成在衬底10上以限定凹陷区域R4。模制图案20可以形成为具有相对于衬底10的上表面成一角度的侧壁。例如，模制图案20可以形成在第一连接区域CNR1和第二连接区域CNR2的一些部分上，以暴露单元阵列区域CAR中的衬底10。模制图案20可以由绝缘材料形成或与衬底10相同的材料形成。

下堆叠110可以形成在模制图案20的凹陷区域R4中。下堆叠110可以包括交替堆叠在衬底10和模制图案20上的下绝缘层ILD1和下牺牲层SL1。下堆叠110可以包括平行或基本上平行于衬底10的上表面的水平部以及相对于模制图案20的侧壁倾斜的侧壁部。下堆叠110的侧壁部可以具有可以与模制图案20的上表面基本共面的上表面。例如，在衬底10的第一连接区域CNR1和第二连接区域CNR2上，下牺牲层SL1的上表面可以位于离衬底10基本相同的水平处。

此外，绝缘平坦化层30可以形成在下堆叠110的水平部上，且绝缘平坦化层30的上表面可以与模制图案20的上表面基本上共面。换言之，绝缘平坦化层30的上表面可以与下堆叠110的侧壁部的上表面基本上共面。绝缘平坦化层30可以由相对于下牺牲层SL1具有蚀刻选择性的绝缘材料形成。

参考图13B，上层状结构200可以形成在模制图案20和下堆叠110上。上层状结构200可以包括交替并竖直地堆叠在衬底10上的上绝缘层ILD2和上牺牲层SL2。虽然上层状结构200被描述为具有两个上牺牲层SL2，但是上牺牲层SL2的数量可以不同。

在一个实施例中，上绝缘层ILD2的最下层可以与下牺牲层SL1的上表面相接触。上牺牲层SL2可以由与下牺牲层SL1相同的材料形成，且可以具有与下牺牲层SL1基本相同的厚度。

参考图13C，可以在上层状结构200上执行焊盘蚀刻工艺，以在下层叠110的水平部上形成上堆叠210。

在一个实施例中，如参考图8A至8D所描述地，在焊盘蚀刻工艺期间，可以交替地重复执行使用掩模图案刻蚀上层状结构200的一部分的蚀刻工艺以及减小掩模图案的面积的修剪工艺。蚀刻工艺的深度可以基本上等于上牺牲层SL2的竖直间距。作为焊盘蚀刻工艺的结果，上堆叠210可以在衬底10的第一连接区域CNR1和第二连接区域CNR2上具有阶梯状结构。例如，上堆叠210可以包括上绝缘层ILD2和上牺牲图案SL2a，所述上绝缘层ILD2和上牺牲图案SL2a竖直并交替地堆叠在绝缘平坦化层30上。本文中，每个上牺牲图案SL2a可以包括形成在衬底10的第一连接区域CNR1和第二连接区域CNR2上并通过形成在上方的上牺牲图案SL2a而暴露的焊盘部。

在一些实施例中，上堆叠210可以形成为暴露下堆叠110的侧壁部。例如，上堆叠210可以形成为在衬底10的第一连接区域CNR1和第二连接区域CNR2上暴露下牺牲层SL1的上表面。

参考图13D，在形成上堆叠210之后，可以形成覆盖层50(以虚线示出)以覆盖下堆叠110和上堆叠210。在形成覆盖层50之后，竖直结构VS可以形成在衬底10的单元阵列区域CAR上，以穿过下堆叠110和上堆叠210，如结合图2E所述。

在已形成竖直结构VS之后，可以将下堆叠110和上堆叠210图案化以形成暴露衬底10的沟槽T。作为形成沟槽T的结果，下堆叠110和上堆叠210可以被分成沿第一方向D1延伸的多个模制结构。在衬底10的单元阵列区域CAR上以及第一连接区域CNR1和第二连接区域CNR2上，下牺牲层SL1和上牺牲图案SL2a可以具有通过沟槽T暴露的侧壁。

接下来，如结合图7D和7E所描述地，可以通过使用替换工艺将下牺牲层SL1和上牺牲图案SL2a替换为电极EL1和EL2。因此，如图13E所述，电极EL1和EL2可以竖直堆叠在衬底10上，从而形成电极结构ST。

在电极结构ST中，每个下电极EL1可以包括电极部EP和竖直焊盘部PAD。电极部EP可以平行于或基本上平行于衬底10的上表面。竖直焊盘部PAD可以设置在衬底10的第一连接区域CNR1和第二连接区域CNR2上，且可以相对于衬底10的上表面倾斜，如结合图10A所述。下电极EL1的竖直焊盘部PAD的上表面可以位于离衬底10的上表面的相同水平处。

在一个实施例中，下电极EL1的竖直焊盘部PAD可以彼此水平地间隔开基本相同的距离。竖直焊盘部PAD之间的水平距离可以基本等于或大于电极部EP之间的水平距离。

在一些实施例中，如结合图3所述，相邻对的下电极EL1可以具有彼此间隔开第一水平距离S14的竖直焊盘部PAD，如图11B所示。此外，另一相邻对的下电极EL1可以具有彼此间隔开第二水平距离S15的竖直焊盘部PAD。本文中，第二水平距离S15可以大于第一水平距离S14。

上电极EL2可以堆叠在下电极EL1的电极部上，以在衬底10的第一连接区域CNR1和第二连接区域CNR2上具有阶梯状结构。在一个实施例中，最下方上电极EL2的下表面可以位于比下电极EL1的竖直焊盘部PAD的上表面高的水平处。

参考图13F，可以形成连接到电极结构ST的互连结构。在一些实施例中，在衬底10的第一连接区域CNR1上，下接触插塞PLG1可以分别耦接到位于奇数编号水平处的下电极EL1，并且在第二连接区域CNR2上，下接触插塞PLG1可以分别耦接到位于偶数编号水平处的下电极EL1，如结合图7F所述。在衬底10的第一连接区域CNR1和第二连接区域CNR2上，上接触插塞PLG2可以分别耦接到上电极EL2的焊盘部。

在一个实施例中，下接触插塞PLG1可以形成为具有与上接触插塞PLG2的上表面基本共面的上表面。尽管下接触插塞PLG1可以具有基本上相同的长度，但是下接触插塞PLG1的长度可以不同于上接触插塞PLG2的长度。

此外，如结合图7F所述，互连线和导线可以连接到下接触插塞PLG1和上接触插塞PLG2。

图14是描述了具有根据本发明构思的示例实施例的电极结构的三维半导体存储器件的示例的电路图。图15A至15D是描述了根据本发明构思的一些实施例的三维半导体存储器件的一部分的透视图。

参考图14，三维半导体存储器件可以包括公共源极线CSL、多个位线BL以及设置在公共源极线CSL和位线BL之间的多个单元串CSTR。

公共源极线CSL可以是设置在衬底10上的导电图案或形成在衬底10中的杂质区域。位线BL可以是布置在衬底10上方并与衬底10分离的导电图案(例如，金属线)。位线BL可以彼此间隔开并彼此平行，且多个单元串CSTR可以并联连接到每个位线BL。因此，如果在平面图中观察，则单元串CSTR可以二维地布置在公共源极线CSL或衬底10上。

每个单元串CSTR可以包括与公共源极线CSL相耦接的地选择晶体管GST，与位线BL相耦接的串选择晶体管SST，以及布置在地选择晶体管GST和串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。此外，布置在公共源极线CSL和位线BL之间的地选择线GSL、多个字线WL0-WL3以及多个串选择线SSL可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅极。

地选择晶体管GST可以布置在基本相同的水平处(例如，相对于衬底10)，且其栅极可以共同连接到地选择线GSL，从而处于等电势状态。类似地，相同水平处的存储单元晶体管MCT的栅电极可以共同连接到字线WL0-WL3之一，从而处于等电势状态。由于每个单元串CSTR包括彼此布置在不同水平处的多个存储单元晶体管MCT，可以将字线WL0-WL3布置为在公共源极线CSL和位线BL之间形成多层结构。字线WL0-WL3的多层结构可以被配置为具有与结合图2A至13所述的电极结构基本相同的特征。

每个单元串CSTR可以包括从公共源极线CSL竖直地延伸并连接到位线BL之一的半导体图案。存储器层或存储器元件可以设置在字线WL0-WL3和半导体图案之间。在一些实施例中，存储器层或存储器元件可以包括能够选择性地存储电荷的材料或层结构。例如，存储器层可以包括以下之一：具有许多捕获位置(trap site)的绝缘层(例如，氮化硅层)、浮栅电极或具有导电纳米点的绝缘层。

在下文中，将参考图15A至15D来更详细地描述存储器层或数据存储层。

在一些实施例中，三维半导体存储器件可以包括NAND闪存器件。例如，数据存储层DS可以插入在电极结构ST和竖直结构VS之间，且可以包括隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK。可以使用Fowler-Nordheim FN隧穿效应来改变存储在数据存储层DS中的数据，其中可以通过竖直结构VS和电极EL之间的电压差来引起Fowler-Nordheim FN隧穿效应。

在图15A所示的结构中，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK可以从电极EL和竖直结构VS之间的区域延伸到绝缘层ILD和竖直结构VS之间的另一区域。

在图15B所示的结构中，隧道绝缘层TIL和电荷存储层CIL可以从电极EL和竖直结构VS之间的区域延伸到绝缘层ILD和竖直结构VS之间的另一区域。此外，阻挡绝缘层BLK可以从电极EL和竖直结构VS之间的区域延伸，以覆盖电极EL的上表面和下表面。

在图15C所示的结构中，隧道绝缘层TIL可以从电极EL和竖直结构VS之间的区域延伸到绝缘层ILD和竖直结构VS之间的另一区域，且电荷存储层CIL和阻挡绝缘层BLK可以从电极EL和竖直结构VS之间的区域延伸以覆盖电极EL的上表面和下表面。

在图15D所示的结构中，隧道绝缘层TIL、电荷存储层CIL和阻挡绝缘层BLK可以从电极EL和竖直结构VS之间的区域延伸，以覆盖电极EL的上表面和下表面。

在数据存储层中，电荷存储层CIL可以是具有许多捕获位置的绝缘层和具有纳米颗粒的绝缘层之一，且可以通过CVD或原子层沉积(ALD)工艺形成所述电荷存储层CIL。例如，电荷存储层CIL可以由捕获绝缘层、浮栅电极或包含导电纳米点的绝缘层形成，或包括捕获绝缘层、浮栅电极或包含导电纳米点的绝缘层。在一些实施例中，电荷存储层CIL可以至少由氮化硅层、氧氮化硅层、富硅氮化物层、纳米晶硅层、层压捕获层或其组合形成，或至少包括氮化硅层、氧氮化硅层、富硅氮化物层、纳米晶硅层、层压捕获层或其组合。

隧道绝缘层TIL可以是具有比电荷存储层CIL更大带隙的材料之一，且可以通过CVD或ALD工艺来形成所述隧道绝缘层TIL。例如，隧道绝缘层TIL可以是氧化硅层，其可以通过上述沉积技术之一来形成。在一些实施例中，隧道绝缘层TIL可以由高k电介质材料(例如，氧化铝和氧化铪)中的至少一种形成，或可以包括高k电介质材料(例如，氧化铝和氧化铪)中的至少一种。

阻挡绝缘层BLK可以包括由不同材料形成的第一阻挡绝缘层和第二阻挡绝缘层。在一些实施例中，第一阻挡绝缘层和第二阻挡绝缘层之一可以由带隙小于隧道绝缘层TIL的带隙并大于电荷存储层CIL的带隙的材料来形成。可以通过CVD或ALD工艺形成第一阻挡绝缘层和第二阻挡绝缘层。可以通过湿氧化工艺形成第一阻挡绝缘层和第二阻挡绝缘层之一。例如，第一阻挡绝缘层可以由高k电介质材料(例如，氧化铝和氧化铪)形成，且第二阻挡绝缘层可以由介电常数小于第一阻挡绝缘层的介电常数的材料形成。作为另一示例，第二阻挡绝缘层可以由高k电介质材料形成，且第一阻挡绝缘层可以由介电常数小于第二阻挡绝缘层的介电常数的材料形成。

根据本发明构思的一些实施例，相邻的下电极和上电极的竖直焊盘部之间的最小距离可以大于相邻的下电极的竖直焊盘部之间的距离。这样能够在用于形成分别被耦接到下电极和上电极的竖直焊盘部的接触插塞的工艺中增大工艺裕度。

根据本发明构思的一些实施例，下电极可以包括相对于衬底的上表面倾斜的竖直焊盘部，且可以具有平行或基本上平行于衬底的上表面的电极部。可以堆叠上电极以在下电极的电极部上形成阶梯状结构。这样能够在形成与下电极的竖直焊盘部和上电极的端部相耦接的互连结构(例如，包括接触插塞和导线)的工艺中增大工艺裕度。

尽管已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离权利要求的精神和范围的情况下，可以在其中进行各种形式和细节上的变化。

Claims (25)

1.一种三维半导体器件，包括：

下电极结构，包括竖直堆叠在衬底上的多个下电极；以及

上电极结构，包括堆叠在下电极结构上的多个上电极，

其中所述下电极和上电极中的每一个包括：电极部，所述电极部与衬底的上表面基本平行；以及竖直焊盘部，所述竖直焊盘部相对于衬底的上表面倾斜，

相邻的下电极的竖直焊盘部彼此间隔第一水平距离，以及

相邻的下电极和上电极的竖直焊盘部彼此间隔第二水平距离，其中所述第二水平距离大于所述第一水平距离。

2.根据权利要求1所述的半导体器件，其中所述下电极和上电极的竖直焊盘部包括位于离衬底基本相同水平处的上表面。

3.根据权利要求1所述的半导体器件，其中在相邻对的下电极和上电极中，电极部之间的竖直距离小于竖直焊盘部之间的第二水平距离。

4.根据权利要求1所述的半导体器件，其中相邻的下电极的电极部彼此间隔第一竖直距离，其中第一竖直距离与第一水平距离基本相同。

5.根据权利要求1所述的半导体器件，其中相邻的上电极的竖直焊盘部彼此间隔第一水平距离，以及

相邻的上电极的电极部彼此间隔第一竖直距离，其中所述第一竖直距离与所述第一水平距离基本相同。

6.根据权利要求1所述的半导体器件，还包括：插入在相邻对的下电极和上电极的竖直焊盘部之间的模制图案。

7.根据权利要求6所述的半导体器件，其中相对于所述衬底的上表面，所述模制图案的上表面与下电极和上电极的竖直焊盘部的上表面位于基本相同的水平处。

8.根据权利要求1所述的半导体器件，其中所述下电极结构还包括分别设置在下电极之间的下绝缘层，

其中所述上电极结构还包括分别设置在上电极之间的上绝缘层，

其中所述三维半导体器件还包括：设置在相邻对的下电极和上电极的竖直焊盘部之间的缓冲图案，且所述缓冲图案是由与形成下绝缘层和上绝缘层的材料不同的绝缘材料形成的。

9.根据权利要求1所述的半导体器件，还包括：

第一接触插塞，分别与下电极的竖直焊盘部相耦接；以及

第二接触插塞，分别与上电极的竖直焊盘部相耦接；

其中所述第一接触插塞的长度与第二接触插塞的长度基本相同。

10.根据权利要求1所述的半导体器件，其中下电极结构和上电极结构在与所述衬底的上表面基本平行的第一方向上延伸；以及

下电极和上电极的电极部在第一方向上的长度随着距衬底的距离增加而减小。

11.一种制造三维半导体器件的方法，所述方法包括：

在衬底上形成第一模制图案，所述第一模制图案具有第一凹陷区域；

在所述第一凹陷区域中形成下层状结构，所述下层状结构包括以交替方式堆叠的下绝缘层和下牺牲层，且所述下层状结构包括与所述衬底的上表面基本平行的水平部以及相对于所述衬底的上表面倾斜的侧壁部；

在所述下层状结构上形成第二模制图案，所述第二模制图案具有第二凹陷区域，所述第二凹陷区域暴露所述下层状结构的水平部的一部分；以及以及

在所述第二凹陷区域中形成上层状结构，其中所述上层状结构包括以交替方式堆叠的上绝缘层和上牺牲层，且所述上层状结构包括与所述衬底的上表面基本平行的水平部以及相对于所述衬底的上表面倾斜的侧壁部；

其中所述下层状结构的侧壁部的上表面与所述上层状结构的侧壁部的上表面基本上共面。

12.根据权利要求11所述的方法，其中相对于所述衬底，所述第一模制图案的上表面与所述第二模制图案的上表面位于基本相同的水平处。

13.根据权利要求11所述的方法，其中形成第二模制图案包括：

形成绝缘模制层以覆盖下层状结构的水平部和侧壁部；

对绝缘模制层进行平坦化，以暴露下层状结构的侧壁部的上表面，从而在下层状结构的水平部上形成绝缘模制图案；以及

刻蚀所述绝缘模制图案的一部分以形成第二凹陷区域。

14.根据权利要求13所述的方法，还包括：在形成绝缘模制层之前，形成缓冲层以共形地覆盖下层状结构的水平部和侧壁部，

其中所述缓冲层由与形成下绝缘层和上绝缘层以及下牺牲层和上牺牲层的材料不同的绝缘材料形成。

15.一种半导体器件，包括：

第一层状电极结构，在衬底的表面上，所述第一层状电极结构包括在远离所述衬底的第一方向上堆叠的多个第一电极，每个第一电极包括水平电极部以及布置在水平电极部的第一端处的竖直焊盘部，第一电极的水平电极部基本上在第二方向上延伸，且第一电极的竖直焊盘部基本上在第一方向上延伸，所述第二方向与衬底的表面基本平行，第一电极的水平电极部的第一端和对应竖直焊盘部一起成组，且第一电极的竖直焊盘部在第二方向上彼此间隔第一距离；以及

第二层状电极结构，在第一层状电极结构上，所述第二层状电极结构包括在远离所述衬底的第一方向上堆叠的多个第二电极，每个第二电极包括水平电极部和布置在所述水平电极部的第一端处的竖直焊盘部，第二电极的水平电极部基本上在第二方向上延伸，且第二电极的竖直焊盘部基本上在第一方向上延伸，第二电极的水平电极部的第一端和竖直焊盘部一起成组，且第二电极的一起成组的竖直焊盘部在第二方向上与第一电极的一起成组的竖直焊盘部间隔第二距离，所述第二距离大于所述第一距离。

16.根据权利要求15所述的半导体器件，其中相对于衬底的上表面，所述第一方向与衬底的上表面形成范围从约90度到约130度的角度。

17.根据权利要求15所述的半导体器件，其中所述第一方向基本上垂直于所述衬底的上表面。

18.根据权利要求15所述的半导体器件，其中所述第一电极的竖直焊盘部和所述第二电极的竖直焊盘部各自包括上表面；以及

其中所述第一电极的竖直焊盘部的上表面和所述第二电极的上表面位于距所述衬底的上表面基本相同的水平处。

19.根据权利要求15所述的半导体器件，还包括多个竖直结构，每个竖直结构基本上沿第四方向延伸穿过所述多个第一电极的水平部和所述多个第二电极的水平部，至少一个竖直结构包括存储器件结构，且所述第四方向垂直于所述衬底的上表面。

20.根据权利要求19所述的半导体器件，其中所述存储器件结构包括多个存储单元，每个存储单元与第一电极之一或第二电极之一相对应。

21.根据权利要求20所述的半导体器件，其中所述存储器件结构包括NAND闪存器件。

22.根据权利要求15所述的半导体器件，其中所述多个第一电极还布置成多个第一电极堆，每个第一电极堆在第三方向上彼此间隔开，所述第三方向基本上垂直于所述第二方向；以及

其中所述多个第二电极还布置成多个第二电极堆，每个第二电极堆在第三方向上彼此间隔开，且每个第二电极堆与第一电极堆相对应。

23.根据权利要求22所述的半导体器件，还包括多个竖直结构，每个竖直结构延伸穿过所述多个第一电极的水平部和所述多个第二电极的水平部，至少一个竖直结构包括存储器件结构。

24.根据权利要求23所述的半导体器件，其中所述存储器件结构包括多个存储单元，每个存储单元与第一电极之一或第二电极之一相对应。

25.根据权利要求23所述的半导体器件，其中第一电极和第二电极中每一个电极还包括布置在该电极的水平电极部和竖直焊盘部之间的连接部。