CN106803508A - 具有划线区域结构的三维半导体装置 - Google Patents

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Abstract

提供了三维(3D)半导体装置。3D半导体装置可以包括：基底，包括芯片区域和划线区域；单元阵列结构，包括三维地布置在基底的芯片区域上的存储器单元；堆叠结构，设置在基底的划线区域上，包括竖直地并交替地堆叠的第一层和第二层；多个竖直结构，沿与基底的顶表面垂直的竖直方向延伸并穿透堆叠结构。

Description

具有划线区域结构的三维半导体装置
本申请要求于2015年11月25日在韩国知识产权局提交的第10-2015-0165849号韩国专利申请的优先权，该韩国专利申请的内容通过引用其全部内容而以此方式包含于此。
技术领域
本发明构思的实施例涉及三维(3D)半导体装置，更具体地，涉及具有改善的结构稳定性的3D半导体装置。
背景技术
半导体装置已被高度集成，以提供优异的性能和低制造成本。半导体装置的集成度可直接影响半导体装置的成本，这会影响高度集成的半导体装置的需求。传统的二维(2D)或平面半导体装置的集成度会通过单位存储器单元占据的面积来确定。因此，传统的2D半导体装置的集成度会受形成精细图案的技术影响。然而，因为形成精细图案需要昂贵的设备，所以虽然2D半导体装置的集成度持续增加但仍受到限制。因此，已经开发了三维(3D)半导体存储器装置以应对上述限制。
发明内容
本发明构思的实施例可以提供三维(3D)半导体装置，所述3D半导体装置能够防止在锯切基底时集成在芯片区域上的单元阵列结构被损坏。
根据本发明构思的一些实施例，可以提供3D半导体装置。3D半导体装置可以包括：基底，包括芯片区域和划线区域；单元阵列结构，包括三维地布置在基底的芯片区域上的存储器单元；堆叠结构，设置在基底的划线区域上，并且包括竖直地并交替地堆叠的第一层和第二层；多个竖直结构，沿与基底的顶表面垂直的竖直方向延伸并穿透堆叠结构。堆叠结构的侧壁可以与基底的顶表面垂直。
根据本发明构思的一些实施例，可以提供3D半导体装置。3D半导体装置可以包括：基底，包括芯片区域和划线区域；单元阵列结构，包括三维地布置在基底的芯片区域上的多个存储器单元；堆叠结构，设置在基底的划线区域上，并且包括竖直地交替堆叠的第一层和第二层；多个竖直结构，沿与基底的顶表面垂直的竖直方向延伸并穿透堆叠结构。所述堆叠结构可以包括焊盘部分，所述焊盘部分自基底的顶表面在竖直方向上的竖直距离随着自芯片区域在与基底的顶表面平行的方向上的水平距离减小而顺序地减小。
根据本发明构思的一些实施例，可以提供半导体装置。半导体装置可以包括基底，所述基底包括顶表面和与顶表面垂直的侧壁表面。基底的顶表面可以包括：单元阵列区域；坝区域，与单元阵列区域的边界相邻；划线区域，与坝区域的边界相邻。半导体装置可以包括位于基底的顶表面的单元阵列区域上的堆叠结构。堆叠结构可以包括多个绝缘层和设置在绝缘层中的相邻绝缘层之间的多个电极层。半导体装置可以包括位于基底的顶表面的坝区域上的坝图案。坝图案可以在与基底的顶表面基本垂直的竖直方向上延伸。半导体装置可以包括位于基底的顶表面的划线区域上的虚设堆叠结构。虚设堆叠结构可以包括：多个虚设绝缘层，与堆叠结构的所述多个绝缘层中的任一绝缘层对齐；多个牺牲层，设置在虚设绝缘层中的相邻虚设绝缘层之间，并且与堆叠结构的电极层对齐。虚设堆叠结构可以包括与基底的侧壁表面对齐的侧壁表面。半导体装置可以包括位于基底的顶表面的划线区域上的多个虚设竖直结构。所述多个虚设竖直结构可以在与基底的顶表面基本垂直的竖直方向上延伸，并且可以在与基底的顶表面平行且与基底的侧壁表面垂直的第一方向上彼此间隔开。
附图说明
本发明构思将由于附图及随附的具体实施方式而变得更加清楚。
图1是示出其上集成有根据本发明构思的一些实施例的三维(3D)半导体装置的基底的平面图。
图2是图1的部分“A1”的放大图。
图3A、图3B和图3C是示出根据本发明构思的一些实施例的3D半导体装置的单元阵列的示意电路图。
图4是示出其上集成有根据本发明构思的一些实施例的3D半导体装置的基底的一部分的平面图。
图5A至图5G是示出根据本发明构思的一些实施例的制造3D半导体装置的方法的剖视图。
图6A、图6B和图6C是图5G的部分“A2”的放大图。
图7A和图7B是示出根据本发明构思的一些实施例的3D半导体装置的单元阵列结构的透视图。
图8A至图8E是示出其上集成有根据本发明构思的一些实施例的3D半导体装置的基底的划线区域的实施例的平面图。
图9至图13是示出根据本发明构思的一些实施例的3D半导体装置的剖视图。
图14是图13的部分“A3”的放大图。
图15至图18是示出根据本发明构思的一些实施例的3D半导体装置的剖视图。
具体实施方式
现在，将在下文中参照附图来更充分地描述本发明构思，在附图中示出了本发明构思的示例性实施例。通过将参照附图更详细地描述的下面的示例性实施例，本发明构思及实现它们的方法将变得清楚。然而，本发明构思的实施例可以以不同的形式来实施，且不应被解释为限制于这里所阐述的实施例。相反，提供这些实施例使得本公开将是彻底的和完整的，并将本发明构思的范围充分地传达给本领域技术人员。
如这里所使用的，单数术语“一”、“一个”和“该/所述”也意图包括复数形式，除非上下文中另外清楚指出。将理解的是，当元件被称作“连接”或“结合”到另一元件时，所述元件可以直接连接或结合到所述另一元件，或者可以存在中间元件。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任意和全部组合。还将理解的是，当在这里使用术语“包括”、“包含”及它们的变型时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
同样，将理解的是，当诸如层、区域或基底的元件被称作“连接到”另一元件或“位于”另一元件“上”时，所述元件可以直接连接到所述另一元件或直接位于所述另一元件上，或者可以存在中间元件。相反，术语“直接地”是指不存在中间元件。另外，在具体实施方式中描述的实施例可以用剖视图来描述，所述剖视图作为本发明构思的理想的示例性视图。因此，可以根据制造技术和/或允许误差来修改示例性视图的形状。因此，本发明构思的实施例不限于示例性视图中示出的具体的形状，而可以包括可根据制造工艺而创造出的其它形状。
在这里说明和示出的本发明构思的实施例可以包括它们的互补配对物。在整个说明书中，同样的附图标记或同样的参考标志符指示同样的元件。
图1是示出其上集成有根据本发明构思的一些实施例的三维(3D)半导体装置的基底1的平面图。图2是图1的部分“A1”的放大图。
参照图1和图2，基底1(例如，晶圆)可以包括芯片区域10和在芯片区域10之间的划线区域20。半导体芯片可以分别形成在芯片区域10上。芯片区域10可以二维地布置在基底1上，并且当从平面图观看时，芯片区域10可以被划线区域20围绕。换言之，划线区域20可以设置在芯片区域10之间。如这里所使用的，将理解的是，被称作二维地布置的元件可以沿平面以二维布置。例如，被二维地布置的元件可以包括形成为行和列的元件的阵列。如这里所使用的，将理解的是，被称作三维地布置的元件可以以三维布置。例如，被三维地布置的元件可以包括多个层，其中，所述多个层中的任一层包括形成为行和列的元件的相应阵列。如这里所使用的，将理解的是，被称作一维地布置的元件可以以基本上唯一的一维布置，例如，沿着线布置。
基底1可以是体硅基底、绝缘体上硅(SOI)基底、锗基底、绝缘体上锗(GOI)基底、硅锗基底或者具有通过执行选择性外延生长(SEG)工艺而获得的外延的薄层的基底。基底1可以由半导体材料形成。例如，基底1可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、镓砷(GaAs)、铟镓砷(InGaAs)和铝镓砷(AlGaAs)中的至少一种。
在一些实施例中，3D半导体装置可以形成在基底1的芯片区域10上。例如，3D半导体装置可以包括诸如动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置、闪速存储器装置或电阻随机存取存储器(RRAM)装置的半导体存储器装置。可选择地，3D半导体装置可以包括微机电系统(MEMS)装置、光电装置和处理器(例如，中央处理单元(CPU)或数字信号处理器)中的至少一个。
参照图2，单元阵列CAR和外围逻辑电路可以设置在基底1的芯片区域10上。外围逻辑电路可以包括行解码器ROW DEC、列解码器COL DEC、页缓冲器P/B和/或控制电路CON。
单元阵列CAR中的任一单元阵列CAR可以包括三维地布置的多个存储器单元、位线和字线。位线和字线可以电连接到存储器单元。外围逻辑电路可以电连接到单元阵列CAR，以控制单元阵列CAR的操作。行解码器ROWDEC可以对从外部系统输入的地址信号进行解码，以从字线中选择一条字线。列解码器COL DEC可以对从外部系统输入的地址信号进行解码，以从位线中选择一条位线。页缓冲器P/B可以通过位线连接到单元阵列CAR来读取存储在存储器单元中的数据。页缓冲器P/B可以基于从列解码器COL DEC解码的地址信号而连接到所选择的位线。控制电路CON可以响应于控制信号来控制存储器单元的读取、写入和/或擦除操作。
可以通过在基底1的芯片区域10上执行半导体制造工艺来制造这些半导体集成电路(即，3D半导体装置)。可以通过绝缘材料保护半导体集成电路，并且在形成半导体集成电路后，可以沿划线区域20来执行锯切工艺。因此，基底1的其上形成有半导体集成电路的芯片区域10可以彼此分离。
图3A、图3B和图3C是示出根据本发明构思的一些实施例的3D半导体装置的单元阵列的示意性电路图。
参照图3A，3D半导体装置可以包括共源线CSL、多条位线BL以及设置在共源线CSL和位线BL之间的多个单元串CSTR。
共源线CSL可以是设置在基底1的导电层或形成在基底1中的掺杂区域。位线BL可以是设置在基底1的上方并与基底1竖直地间隔开的导电图案(例如，金属线)。当从平面图观看时，位线BL可以被二维地布置，并且多个单元串CSTR可以并联到位线BL中的位线。因此，单元串CSTR可以在共源线CSL或基底1上被二维地布置。
单元串CSTR中的任一单元串可以包括连接到共源线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。接地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST可以以指定的顺序彼此串联连接。设置在共源线CSL和位线BL之间的接地选择线GSL、多条字线WL0至WL3和串选择线SSL可以分别用作接地选择晶体管GST的栅电极、存储器单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。
接地选择晶体管GST的栅电极可以共同连接到接地选择线GSL，以呈等电位状态。同样，相对于共源线CSL设置在同一水平的多个存储器单元晶体管MCT的栅电极可以共同连接到字线WL0至WL3中的一条字线，以呈等电位状态。因为一个单元串CSTR包括分别与共源线CSL位于不同水平处的所述多个存储器单元晶体管，所以分别位于彼此不同水平处的字线WL0至WL3可以设置在共源线CSL和位线BL之间。
单元串CSTR中的任一单元串CSTR可以包括从共源线CSL竖直延伸的有源图案以连接到位线BL。数据存储层可以设置在有源图案和字线WL0至WL3之间。在一些实施例中，数据存储层可以包括能够存储电荷的材料或能够存储电荷的层结构。例如，数据存储层可以包括富捕获位点(trap site-rich)绝缘层(例如，氮化硅层)、浮置栅电极或包括导电纳米点的绝缘层。
参照图3B，3D半导体装置可以包括共源线CSL、多条位线BL以及设置在共源线CSL和位线BL之间的单元串CSTR。
单元串CSTR可以包括分别连接到位线BL的多个上串CSTR1以及连接到共源线CSL的一个下串CSTR2。所述多个上串CSTR1可以共同连接到所述一个下串CSTR2。上串CSTR1可以分别通过开关元件SW连接到下串CSTR2。连接到上串CSTR1的开关元件SW可以被同一电压电控制。
上串CSTR1中的任一上串CSTR1可以包括连接到位线BL中的相应位线BL的串选择晶体管SST以及设置在串选择晶体管SST与开关元件SW之间的多个上存储器单元晶体管MCT1。串选择晶体管SST和上存储器单元晶体管MCT1可以彼此串联连接。下串CSTR2可以包括连接到共源线CSL的接地选择晶体管GST以及设置在接地选择晶体管GST和开关元件SW之间的多个下存储器单元晶体管MCT2。接地选择晶体管GST和下存储器单元晶体管MCT2可以彼此串联连接。
设置在位线BL和开关元件SW之间的串选择线SSL和上字线WL1(0)至WL1(3)可以分别用作串选择晶体管SST和上存储器单元晶体管MCT1的栅电极。设置在共源线CSL和开关元件SW之间的接地选择线GSL和下字线WL2(0)至WL2(3)可以分别用作接地选择晶体管GST和下存储器单元晶体管MCT2的栅电极。上存储器单元晶体管MCT1和下存储器单元晶体管MCT2中的任一个可以包括数据存储元件。
分别连接到位线BL的所述多个上串CSTR1可以共同连接到连接至共源线CSL的所述一个下串CSTR2。因此，包括分别连接到位线BL的串选择晶体管SST的上串CSTR1可以共享包括在所述一个下串CSTR2中的接地选择晶体管GST。换言之，连接到不同位线以彼此被独立操作的上串CSTR1可以共同连接到所述一个下串CSTR2，以共享接地选择晶体管GST，从而可以实现高集成的半导体装置。
参照图3C，多个串选择晶体管SST可以通过多个位线塞BLP并联到位线BL。位线塞BLP可以共同连接到与其相邻的一对串选择晶体管SST。
多条字线WL和多个竖直电极VE可以设置在位线BL和串选择晶体管SST之间。竖直电极VE可以设置在彼此相邻的位线塞BLP之间。例如，竖直电极VE和位线塞BLP可以沿与位线BL平行的方向交替布置。另外，竖直电极VE可以共同连接到与其相邻的一对串选择晶体管SST。
多个存储器元件ME可以并联连接到竖直电极VE。存储器元件ME可以连接到字线WL中的对应的字线。换言之，字线WL可以通过存储器元件ME中相应的存储器元件连接到竖直电极VE中的相应的竖直电极。
串选择线SSL可以连接到串选择晶体管SST中任一串选择晶体管SST的栅电极。在一些实施例中，串选择晶体管SSL可以与字线WL平行。
作为本发明构思的示例，描述了图3A至图3C的3D半导体装置的单元阵列。然而，本发明构思的实施例不限于此。
图4是示出其上集成有根据本发明构思的一些实施例的3D半导体装置的基底的一部分的平面图。图5A至图5G是示出根据本发明构思的一些实施例的制造3D半导体装置的方法的剖视图。
参照图4和图5A，可以准备基底1。基底1可以包括芯片区域10和位于芯片区域10之间的划线区域20。基底1可以包括具有半导体特性的材料(例如，硅晶圆)、绝缘材料(例如，玻璃基底)或者覆盖有绝缘材料的半导体或导体。例如，基底1可以是具有第一导电类型的硅晶圆。
基底1的芯片区域10可以包括单元阵列区域11、外围电路区域12和坝区域13。外围电路区域12可以设置在单元阵列区域11周围，坝区域13可以沿芯片区域10的边缘设置，以围绕单元阵列区域11和外围电路区域12。划线区域20可以包括切割区域21和设置在切割区域21和芯片区域10之间的边缘区域23。切割区域21可以设置在划线区域20的中部中，并且可以被锯切机锯切。
在一些实施例中，可以在基底1的单元阵列区域11上形成成型结构100m，并且可以在基底1的划线区域20上形成虚设成型结构100d。另外，可以在基底1的外围电路区域12上形成外围逻辑结构PSTR，并且可以在基底1的坝区域13上形成至少一个下坝图案LDP。
在一些实施例中，可以与成型结构100m同时地形成虚设成型结构100d。在一些实施例中，可以在成型结构100m和虚设成型结构100d形成之前形成外围逻辑结构PSTR和下坝图案LDP。
更详细地，外围逻辑结构PSTR可以包括参照图2描述的行解码器ROWDEC与列解码器COL DEC、页缓冲器P/B和控制电路CON。换言之，外围逻辑结构PSTR可以包括可电连接到单元阵列结构的NMOS晶体管、PMOS晶体管、电阻器和/或电容器。
在一些实施例中，可以在基底1的外围电路区域12中形成装置隔离层2，以限定有源区域。外围逻辑结构PSTR可以包括与有源区域交叉的外围栅电极PG、形成在位于外围栅电极PG的两侧的有源区域中的源掺杂区域和漏掺杂区域以及覆盖外围电路的外围绝缘图案。外围绝缘图案的顶表面可以比成型结构100m的顶表面低。
可以在基底1的坝区域13上设置下坝图案LDP，下坝图案LDP可以沿芯片区域的边缘延伸，以呈环形或封闭的回路形。下坝图案LDP可以包括穿透绝缘层的接触塞和设置在接触塞上的导电图案。
形成成型结构100m和虚设成型结构100d的步骤可以包括在基底1的基本上整个顶表面上形成薄层结构，并且在薄层结构上执行修整工艺。
在一些实施例中，可以在基底1的划线区域20和芯片区域10上形成薄层结构。换言之，薄层结构可以基本覆盖基底1的整个顶表面。可以在基底1上交替地并重复地堆叠牺牲层SL和绝缘层ILD，以形成薄层结构。可以由相对于绝缘层ILD具有蚀刻选择性的材料形成牺牲层SL。例如，牺牲层SL的蚀刻速率和绝缘层ILD的蚀刻速率之间的差别在使用化学溶液的湿蚀刻工艺中可以是大的，而在使用蚀刻气体的干蚀刻工艺中可以是小的。在一些实施例中，牺牲层SL和绝缘层ILD可以由绝缘材料来形成，并且可以具有彼此不同的蚀刻速率。换言之，牺牲层SL可以由与绝缘层ILD不同的绝缘材料形成。例如，牺牲层SL中的每层可以包括硅层、氧化硅层、碳化硅层、硅锗层、氮氧化硅层和氮化硅层中的至少一个。绝缘层ILD可以包括硅层、氧化硅层、碳化硅层、硅锗层、氮氧化硅层和氮化硅层中的至少一个。此时，绝缘层ILD可以包括与牺牲层SL不同的材料。在一些实施例中，牺牲层SL可以由氮化硅层形成，绝缘层ILD可以由低k介电层形成。可选择地，牺牲层SL可以由导电材料形成，绝缘层ILD可以由绝缘材料形成。
可以使用热化学气相沉积(CVD)工艺、等离子增强CVD工艺、物理气相沉积(PVD)工艺或原子层沉积(ALD)工艺来形成牺牲层SL和绝缘层ILD。
在一些实施例中，牺牲层SL的厚度可以彼此相等。可选择地，牺牲层SL中最下面的牺牲层和最上面的牺牲层可以比置于其间的其它牺牲层SL厚。同样，绝缘层ILD可以具有相同的厚度，或者绝缘层ILD中的一层或更多层的厚度可以与绝缘层ILD中的另一层或其它层的厚度不同。在一些实施例中，薄层结构的绝缘层ILD中最下面的绝缘层可以比设置在其上的牺牲层SL和绝缘层ILD薄。
在一些实施例中，在薄层结构形成后，可以执行使薄层结构图案化的修整工艺，以分别在单元阵列区域11的边缘区域和划线区域20的边缘区域23上形成阶梯结构。在一些实施例中，修整工艺可以包括在薄层结构上形成掩模图案的工艺、蚀刻薄层结构的工艺以及减小掩模图案的平面面积的工艺。这里，可以在修整工艺期间交替地重复蚀刻薄层结构的工艺和减小掩模图案的平面面积的工艺。掩模图案可以包括位于单元阵列区域11上的第一掩模图案MP1以及位于划线区域20上的第二掩模图案MP2。
同时，在一些实施例中，可以在单元阵列区域11的薄层结构上执行修整工艺。在这种情况下，可以省略在划线区域20上形成第二掩模图案MP2的步骤。
在一些实施例中，可以通过对薄层结构执行的修整工艺来去除薄层结构的在基底1的坝区域13和外围电路区域12上的部分。因此，基底1和/或外围逻辑结构PSTR可以在成型结构100m和虚设成型结构100d之间暴露。
减少掩模图案MP1和MP2的平面面积的工艺可以是对被掩模图案MP1和MP2暴露的区域进行扩大的工艺。随着重复执行蚀刻薄层结构的工艺，可以减少掩模图案MP1和MP2的宽度和厚度。另外，掩模图案MP1和MP2可以保留在成型结构100m和虚设成型结构100d上，直到最上面的牺牲层SL被图案化以形成阶梯结构。在形成具有阶梯结构的成型结构100m和虚设成型结构100d之后，可以执行去除剩余的掩模图案MP1和MP2的工艺。
在一些实施例中，蚀刻薄层结构的工艺中的每个工艺可以蚀刻多个牺牲层SL和多个绝缘层ILD。在这种情况下，被同一蚀刻工艺蚀刻的牺牲层SL可以具有相同的平面面积，被不同蚀刻工艺蚀刻的牺牲层SL可以具有彼此不同的面积。在一些实施例中，可以通过修整工艺顺序地将牺牲层SL的端部暴露在单元阵列区域11和划线区域20中的每个区域上。
在执行修整工艺之后，成型结构100m和虚设成型结构100d可以具有与阶梯结构对应的侧壁轮廓。例如，成型结构100m可以具有朝着外围电路区域12的向下的阶梯结构，虚设成型结构100d可以具有朝着芯片区域10的向下的阶梯结构。在一些实施例中，成型结构100m可以包括焊盘部分Pc，其距基底1的水平高度随着距划线区域20的距离减小而顺序地减小。虚设成型结构100d可以包括焊盘部分P，其距基底1的水平高度随着距芯片区域10的距离减小而顺序地减小。换言之，虚设成型结构100d的焊盘部分P可以面对成型结构100m的焊盘部分Pc。如这里所使用的，将理解的是，水平高度可以指在垂直于基底1的顶表面的竖直方向上距基底1的顶表面的距离。
在一些实施例中，成型结构100m的焊盘部分Pc中的任一焊盘部分可以均包括连续堆叠的至少两个牺牲层SL和设置在所述至少两个牺牲层SL之间的绝缘层ILD。另外，虚设成型结构100d的焊盘部分P中的任一焊盘部分可以均包括连续堆叠的至少两个牺牲层SL和设置在其间的绝缘层ILD。包括在焊盘部分P中的牺牲层SL的面积可以彼此基本相等，焊盘部分P的侧壁之间的水平距离可以彼此基本相等。如这里所使用的，将理解的是，当距离、方向和/或元件被称作是水平的时，它们基本上平行于基底1的顶表面。因此，当距离、方向和/或元件被称作是竖直的时，它们基本上垂直于基底1的顶表面。
在成型结构100m中，从外围电路区域12到焊盘部分Pc的侧壁的水平距离可以随着距基底1的高度增加而顺序地增加。在虚设成型结构100d中，从芯片区域10到焊盘部分P的侧壁的水平距离可以随着距基底1的高度增加而顺序地增加。
另外，在一些实施例中，成型结构100m的焊盘部分Pc的侧壁之间的水平距离可以与虚设成型结构100d的焊盘部分P的侧壁之间的水平距离不同。可选择地，在一些实施例中，成型结构100m的焊盘部分Pc的侧壁之间的水平距离可以与虚设成型结构100d的焊盘部分P的侧壁之间的水平距离基本相等。
在一些实施例中，虽然成型结构100m可以包括在单元阵列区域11的边缘区域上具有阶梯结构的焊盘部分Pc，但是虚设成型结构100d的与芯片区域10相邻的侧壁可以基本垂直于基底1的顶表面(如图18中所示)。
参照图4和图5B，可以在基底1的整个顶表面上形成填充绝缘层110，然后，可以形成多个竖直结构VS以穿透单元阵列区域11的成型结构100m。单元阵列区域11的竖直结构VS可以被定义为单元竖直结构VS。竖直结构VS可以包括半导体材料或导电材料。
在一些实施例中，形成竖直结构VS的步骤可以分别包括形成穿透成型结构100m的开口以及在开口中形成半导体图案。形成开口的步骤可以包括在成型结构100m上形成限定开口的掩模图案以及使用该掩模图案作为蚀刻掩模来各向异性地蚀刻成型结构100m。可以通过各向异性的蚀刻工艺的过蚀刻来蚀刻基底1的顶表面，从而可以使被开口暴露的基底1凹入预定深度。当从平面图观看时，构成每列的开口可以沿一个方向以线或以Z字形的形式布置。
在一些实施例中，在开口中形成半导体图案的步骤可以包括分别形成覆盖开口的侧壁的半导体间隔件以及在开口中分别形成连接到基底1的半导体主体部分。半导体图案可以具有空心管或通心粉(macaroni)形状。此时，半导体图案的底端可以呈封闭状态。例如，半导体图案可以包括硅(Si)、锗(Ge)或它们的组合。半导体图案可以包括掺杂有掺杂剂的半导体材料或未掺杂有掺杂剂的本征半导体材料。半导体图案可以具有包括单晶结构、非晶结构和多晶结构中的至少一种的晶体结构。另外，竖直结构VS还可以包括设置在半导体图案的顶端的导电焊盘。导电焊盘可以是掺杂有掺杂剂的掺杂区域或者可以包括导电材料。在一些实施例中，在开口中形成半导体图案之前，可以在开口的每个开口中形成图6A的竖直绝缘图案VP。在一些实施例中，竖直绝缘图案VP可以是数据存储层的至少一部分，并将参照图6A至图6C来更详细地描述。
参照图4和图5C，可以形成沟槽T以穿透单元阵列区域11的成型结构100m。
形成沟槽T的步骤可以包括在成型结构100m上形成限定沟槽T的掩模图案以及利用该掩模图案作为蚀刻掩模来各向异性地蚀刻成型结构100m。
沟槽T可以与竖直结构VS横向间隔开，以暴露牺牲层SL的侧壁和绝缘层ILD的侧壁。沟槽T中的每个沟槽在平面图中可以具有线性或矩形形状，并且可以暴露基底1的顶表面。基底1的被沟槽T暴露的顶表面可以在形成沟槽T期间被过蚀刻而凹入预定深度。在一些实施例中，沟槽T可以具有倾斜的侧壁。
当形成沟槽T时，可以将成型结构100m分成在一个方向上延伸的多个线形的成型结构100m。多个竖直结构VS可以穿透线形的成型结构100m中的每个。然而，在一些实施例中，可以省略形成沟槽T的工艺。
参照图4和图5D，可以去除被沟槽T暴露的牺牲层SL，以形成位于绝缘层ILD之间的栅极区域GR。
可以使用相对于绝缘层ILD、竖直结构VS和基底1具有蚀刻选择性的蚀刻配方通过各向同性地蚀刻牺牲层SL来形成栅极区域GR。可以通过各向同性蚀刻工艺完全去除牺牲层SL。例如，当牺牲层SL是氮化硅层且绝缘层ILD是氧化硅层时，可以使用包括磷酸的蚀刻溶液来执行各向同性蚀刻工艺。如上所述形成的栅极区域GR可以从沟槽T横向延伸至绝缘层ILD之间中，并且可以分别暴露竖直结构VS的侧壁的部分。换言之，栅极区域GR中的每个栅极区域可以由彼此竖直相邻的绝缘层ILD以及竖直结构VS的侧壁的所述部分限定。在一些实施例中，当在开口中的每个开口中形成竖直绝缘图案VP时，栅极区域GR可以分别暴露竖直绝缘图案VP的侧壁的部分。
参照图4和图5E，可以分别在栅极区域GR中形成电极EL。可以在沟槽中形成栅极导电层，以填充栅极区域，并且可以蚀刻沟槽中的栅极导电层以形成电极EL。栅极导电层可以部分或完全填充沟槽。在一些实施例中，形成栅极导电层的步骤可以包括顺序地沉积阻挡金属层和金属层。例如，可以由诸如氮化钛(TiN)层、氮化钽(TaN)层或氮化钨(WN)层的金属氮化物层形成阻挡金属层。例如，可以由诸如钨(W)、铝(Al)、钛(Ti)、钽(Ta)、钴(Co)或铜(Cu)的金属材料形成金属层。
在一些实施例中，在电极EL形成前，可以形成水平绝缘层(见图6A的HP)以共形地覆盖栅极区域GR的内表面。可以将水平绝缘层分成分别设置在栅极区域GR中的水平绝缘图案HP。可以在栅极区域GR的内表面上将水平绝缘图案HP形成为具有基本均匀的厚度。在一些实施例中，水平绝缘图案HP可以是电荷捕获型闪存晶体管的数据存储层的一部分，并将参照图6A至图6C来详细描述。
可以如以上描述地在栅极区域中形成电极EL，从而可以在基底1的单元阵列区域11上形成堆叠结构ST。堆叠结构ST中的任一堆叠结构可以包括交替地并重复地堆叠在基底1上的绝缘层ILD和电极EL。单元阵列区域11的堆叠结构ST可以定义为单元堆叠结构ST。堆叠结构ST可以沿一个方向延伸，堆叠结构ST的侧壁可以通过沟槽T暴露。另外，基底1可以在彼此相邻的堆叠结构ST之间暴露。堆叠结构ST在单元阵列区域11的边缘区域上可以具有阶梯结构。在一些实施例中，包括在堆叠结构ST的每个堆叠结构中的电极EL的数量可以等于包括在虚设成型结构100d中的牺牲层SL的数量。
再次参照图4和图5E，可以在沟槽中的每个沟槽中形成绝缘间隔件SP和共源塞CSP。
形成绝缘间隔件的步骤可以包括在具有堆叠结构ST的基底1上沉积具有均匀厚度的间隔件层以及对间隔件层执行回蚀刻工艺以暴露共源区域CSR。这里，可以由绝缘材料形成间隔件层，间隔件层的沉积在沟槽的内侧壁上的厚度可以等于或小于沟槽的最小宽度的大约一半。例如，间隔件层可以包括氧化硅层、氮化硅层、氮氧化硅层和具有低介电常数的低k介电层中的至少一种。绝缘间隔件SP可以覆盖沟槽的内侧壁。
共源塞CSP可以完全填充形成有绝缘间隔件的沟槽中的每个沟槽。可以将共源塞CSP设置在彼此横向相邻的电极EL之间，可以将绝缘间隔件SP设置在共源塞CSP和电极EL之间。换言之，绝缘间隔件SP可以覆盖共源塞CSP的侧壁。另外，共源塞CSP可以沿一个方向与电极EL平行地延伸。
同时，可以在被沟槽暴露的基底1中形成共源区域CSR。共源区域CSR可以在一个方向上与堆叠结构ST平行地延伸，并且可以分别连接到共源塞CSP。可以通过使用具有与基底1的导电类型不同的掺杂剂对基底1掺杂来形成共源区域CSR。
在一些实施例中，在形成共源塞CSP之前或之后，可以分别在外围电路区域12和坝区域13上形成一个或更多个外围埋接触塞PCP和/或上坝图案UDP。另外，可以在划线区域20上形成虚设竖直结构DVS。在一些实施例中，外围埋接触塞PCP、上坝图案UDP和虚设竖直结构DVS可以与共源塞CSP同时形成。
可以将外围埋接触塞PCP电连接到外围逻辑结构PSTR，并且可以将上坝图案UDP电连接到下坝图案LDP。可以将一个或更多个上坝图案UDP形成为在从平面图观看时具有沿芯片区域10中的每个芯片区域的边缘延伸的环形形状。
在一些实施例中，虚设竖直结构DVS可以在基底1的划线区域20上穿透虚设成型结构100d。
在一些实施例中，形成虚设竖直结构DVS的步骤可以包括形成穿透虚设成型结构100d的虚设孔以及使用填充材料填充虚设孔。这里，虚设孔中的至少一些虚设孔可以分别穿透虚设成型结构100d的焊盘部分，以暴露基底1。在用于形成虚设孔的蚀刻工艺期间，可以通过过蚀刻将基底1的被虚设孔暴露的顶表面凹入预定深度。
可以由与虚设成型结构100d的绝缘层ILD和牺牲层SL不同的材料形成虚设竖直结构DVS。在一些实施例中，虚设竖直结构DVS可以包括半导体材料、导电材料或介电材料中的至少一种。例如，虚设竖直结构DVS可以包括金属材料(例如，W、Al、Ti、Ta、Co或Cu)、氮化硅、氧化硅、高k介电材料或多晶硅中的至少一种。
在一些实施例中，可以由与单元阵列区域11的竖直结构VS不同的材料形成虚设竖直结构DVS。例如，竖直结构VS可以包括半导体材料，虚设竖直结构DVS可以包括导电结构。在一些实施例中，虚设竖直结构DVS可以与外围埋接触塞PCP同时形成。
在一些实施例中，虚设竖直结构DVS可以基本垂直于基底1的顶表面，并且可以与基底1接触。虚设竖直结构DVS的顶表面可以彼此基本共面。换言之，虚设竖直结构DVS的竖直长度可以彼此基本相等。因为虚设成型结构100d可以具有阶梯结构，所以虚设竖直结构DVS穿透的牺牲层SL的数量可以随着距芯片区域10的水平距离减小而顺序地减少。在一些实施例中，虚设竖直结构DVS中的一个或更多个虚设竖直结构可以不穿透虚设成型结构100d而可以穿透填充绝缘层110，以与基底1接触。
在一些实施例中，虚设竖直结构DVS可以具有线性形状、条状或柱状。这些将参照图8A至图8D来详细描述。
参照图4和图5F，可以在单元阵列区域11的填充绝缘层110上形成电连接到竖直结构VS的单元接触塞CP1和单元互连件CL1。可以在外围电路区域12的填充绝缘层110上形成电连接到外围逻辑电路的外围接触塞CP2和外围互连件CL2。
另外，可以在填充绝缘层110上形成上绝缘层120。上绝缘层120可以覆盖单元接触塞CP1、单元互连件CL1、外围接触塞CP2和外围互连件CL2。上绝缘层120也可以覆盖划线区域20的虚设竖直结构DVS的顶表面。
参照图4和图5G，可以形成钝化图案130，以覆盖基底1的芯片区域10中的每个芯片区域的上绝缘层120。可以使用钝化图案130作为蚀刻掩模来蚀刻上绝缘层120，以暴露划线区域20的虚设竖直结构DVS。在一些实施例中，可以由例如环氧树脂聚合物或聚酰亚胺形成钝化图案130。
随后，可以对基底1执行锯切工艺，以使其上集成有半导体集成电路的芯片区域10彼此分开。因此，可以由一个基底1形成彼此分开的多个半导体芯片。在锯切工艺中，可以通过例如刀具B或激光沿划线区域20的切割区域21锯切基底1。在一些实施例中，可以在锯切工艺期间沿第一方向D1和第二方向D2移动刀具B，以将所述多个半导体芯片彼此分开。
可以通过被刀具B切割的基底1的切割表面来限定四边形的半导体芯片的侧壁1a和1b。换言之，在锯切工艺之后，如图4中所示，半导体芯片的基底1可以具有彼此背对的第一侧壁1a和与第一侧壁1a基本垂直的第二侧壁1b。
另外，可以通过锯切工艺来去除虚设成型结构100d在划线区域20的切割区域21上的部分，以在划线区域20的边缘区域23上形成虚设堆叠结构DST。锯切工艺后保留在划线区域20的边缘区域23上的虚设堆叠结构DST可以具有基本垂直于基底1的顶表面并与基底1的第一侧壁1a对齐的侧壁SS。换言之，虚设堆叠结构DST的侧壁SS可以与基底1的第一侧壁1a基本共面。在一些实施例中，虚设堆叠结构DST的与芯片区域10相邻的另一侧壁可以具有阶梯轮廓。
可选择地，在一些实施例中，如图18所示，虚设堆叠结构DST的与芯片区域10相邻的所述另一侧壁可以基本垂直于基底1的顶表面。换言之，虚设堆叠结构DST的牺牲层SL可以具有基本相同的平面面积，虚设堆叠结构DST的牺牲层SL的侧壁可以彼此竖直对齐。
在一些实施例中，如图4所示，可以将虚设堆叠结构DST设置在沿第一方向D1彼此相邻的芯片区域10之间的划线区域20上。然而，本发明构思的实施例不限于此。在一些实施例中，可以将虚设堆叠结构DST设置在沿第二方向D2彼此相邻的芯片区域10之间的划线区域20上。
在一些实施例中，设置在划线区域20的边缘区域23上的虚设竖直结构DVS可以防止在锯切基底1时产生的裂纹蔓延到包括三维布置的存储器单元的单元阵列结构。
图6A、图6B和图6C是根据本发明构思的一些实施例的图5G的部分“A2”的放大图。
如图6A和图6B中所示，根据一些实施例的3D半导体装置可以是例如NAND闪存装置。例如，数据存储层DS可以包括富捕获位点绝缘层(例如，氮化硅层)、浮置栅电极或包括导电纳米点的绝缘层。存储在数据存储层DS中的数据可以通过由电极EL和包括半导体材料的竖直结构VS之间的电压差而引起的Fowler-Nordheim遂穿改变。例如，设置在堆叠结构ST和竖直结构VS之间的数据存储层DS可以包括隧道绝缘层、电荷存储层和阻挡绝缘层。
参照图6A，竖直结构VS中的任一竖直结构均可包括：第一半导体图案SP1，与基底1接触；第二半导体图案SP2，设置在第一半导体图案SP1和数据存储层DS之间；填充绝缘图案VI，填充被第一半导体图案SP1围绕的内部空间。
第一半导体图案SP1可以具有圆柱形的柱状。可选择地，第一半导体图案SP1可以具有空心管或通心粉状。第一半导体图案SP1的底端可以处于封闭状态，第一半导体图案SP1的内部空间可以填充有填充绝缘图案VI。第一半导体图案SP1可以与第二半导体图案SP2的内侧壁和基底1的顶表面接触。换言之，第一半导体图案SP1可以将第二半导体图案SP2电连接到基底1。第一半导体图案SP1的底表面可以设置在比基底1的顶表面低的水平处。第二半导体图案SP2可以具有管状或通心粉状，它们的顶端和底端是敞开的。第一半导体图案SP1和第二半导体图案SP2可以是未掺杂的，或者可以掺杂有与基底1具有相同导电类型的掺杂剂。第一半导体图案SP1和第二半导体图案SP2可以处于多晶态或单晶态。
数据存储层DS可以设置在堆叠结构ST和竖直结构VS之间。在一些实施例中，如图6A中所示，数据存储层DS可以包括：竖直绝缘图案VP，穿透堆叠结构ST；水平绝缘图案HP，从竖直绝缘图案VP和电极EL中的每个电极之间延伸到电极EL中的每个电极的顶表面和底表面上。在一些实施例中，数据存储层DS的竖直绝缘图案VP可以从竖直结构VS和电极EL之间延伸到竖直结构VS和绝缘层ILD之间。在一些实施例中，竖直绝缘图案VP可以由单层或多层形成。水平绝缘图案HP可以由单层或多层形成。
在一些实施例中，竖直绝缘图案VP可以包括隧道绝缘层和电荷存储层，水平绝缘图案HP可以包括阻挡绝缘层。在一些实施例中，竖直绝缘图案VP可以包括隧道绝缘层、电荷存储层和第一阻挡绝缘层，水平绝缘图案HP可以包括第二阻挡绝缘层。
参照图6B，数据存储层DS可以从竖直结构VS和电极EL之间延伸到竖直结构VS和绝缘层ILD之间。另外，电极EL的顶表面和底表面可以与绝缘层ILD直接接触。
在一些实施例中，如图6C中所示，3D半导体装置可以是例如包括可变电阻材料的可变电阻存储器装置。详细地，穿透包括竖直堆叠的电极EL的堆叠结构的竖直电极VE可以对应于竖直结构，数据存储层DS可以设置在竖直电极VE和电极EL之间。这里，数据存储层DS可以包括用于相变存储器单元的薄层或用于可变电阻存储器单元的薄层。
图7A和图7B是示出根据本发明构思的一些实施例的3D半导体装置的单元阵列结构的透视图。
如参照图5A至图5G所描述的，根据本发明构思的一些实施例的单元阵列结构可以包括：多个电极EL，设置在距基底1的顶表面不同水平处；多个竖直结构VS，在与第一方向D1和第二方向D2垂直的第三方向D3上延伸，以与电极EL交叉。另外，单元阵列结构还可以包括设置在竖直结构VS的侧壁与电极EL之间的数据存储层DS。单元阵列结构可以包括如参照图3A至图3C描述的三维地布置的存储器单元。
在一些实施例中，电极EL中的任一电极均可具有如图7A中所示的板状。例如，当从平面图观看时，电极EL中的每个电极在第一方向D1和第二方向D2上的长度可以分别是竖直结构VS中的每个竖直结构的在第一方向D1和第二方向D2上的长度的10倍或更多倍。电极EL中的任一电极均可具有穿透电极EL中的每个电极并被二维地布置的多个孔。竖直结构VS中的每个竖直结构可以竖直地穿过设置在彼此不同水平处的电极EL的孔。
在一些实施例中，如图7B中所示，电极EL可以在第一方向D1、第二方向D2和第三方向D3上彼此分开，以被三维地布置。电极EL中的任一电极可以具有与多个竖直结构VS相交的线性形状。例如，电极EL中的任一电极的长度可以是竖直结构VS的宽度的十倍，电极EL中的任一电极的宽度可以比竖直结构VS的宽度的三倍小。电极EL可以包括穿透电极EL并一维地布置的多个孔。竖直结构VS中的每个竖直结构可以竖直穿过设置在电极EL的彼此不同水平处的孔。
图8A至图8E是示出其上集成有根据本发明构思的一些实施例的3D半导体装置的基底的划线区域的实施例的平面图。
参照图8A至图8D，在一些实施例中，芯片区域10之间的划线区域可以包括切割区域21和设置在切割区域21的两侧的边缘区域23。
在一些实施例中，当从平面图观看时，虚设堆叠结构DST可以设置在沿第一方向D1彼此相邻的芯片区域10之间的划线区域20的切割区域21和边缘区域23中。如参照图5G描述的，虚设堆叠结构DST可以包括交替地堆叠在基底1上的绝缘层ILD和牺牲层SL。在利用刀具B的锯切工艺之后，在平面图中，虚设堆叠结构DST可以保留在边缘区域23中。因此，虚设堆叠结构DST可以具有与基底1的顶表面基本垂直并且与基底1的第一侧壁1a对齐的侧壁SS。
另外，虚设堆叠结构DST的平面面积可以随着距基底1的高度增加而减小。更详细地，虚设堆叠结构DST可以包括第一焊盘部分P1和第二焊盘部分P2，第一焊盘部分P1具有在第一方向D1上向下的阶梯结构，第二焊盘部分P2具有在与第一方向D1垂直的第二方向D2上向下的阶梯结构。
如图5G中所示，虚设堆叠结构DST的第一焊盘部分P1可以分别设置在距基底1不同的水平处。与第一焊盘部分P1类似，第二焊盘部分P2也可以分别设置在距基底1不同的水平处。当从平面图观看时第一焊盘部分P1的侧壁可以在第一方向D1上彼此间隔开，当从平面图观看时第二焊盘部分P2的侧壁可以在第二方向D2上彼此间隔开。
参照图8A，虚设竖直结构DVS中的至少一些虚设竖直结构可以分别穿过虚设堆叠结构DST的第一焊盘部分P1。虚设竖直结构DVS可以具有在第二方向D2上延伸并且在第一方向D1上彼此间隔开的线性形状。换言之，虚设竖直结构DVS可以与基底1的第一侧壁1a平行地延伸。虚设竖直结构DVS中的至少一些虚设竖直结构可以与第一焊盘部分P1交叉，并且可以与第二焊盘部分P2交叉。在一些实施例中，虚设竖直结构DVS在第二方向D2上的长度可以比虚设堆叠结构DST在第二方向D2上的最大宽度大。因此，当从平面图观看时虚设竖直结构DVS可以与虚设堆叠结构DST和基底1之间的边界交叉。
根据一些实施例，如图8B和图8C中所示，虚设竖直结构DVS可以在第一方向D1和第二方向D2上彼此间隔开。换言之，虚设竖直结构可以被二维地布置。当从平面图观看时，虚设竖直结构DVS中的任一虚设竖直结构可以具有沿第二方向D2延伸的条状。换言之，虚设竖直结构DVS在第二方向D2上的长度可以比虚设竖直结构DVS在第一方向D1上的宽度大。当从平面图观看时，虚设竖直结构DVS中的一个或更多个虚设竖直结构可以设置在虚设堆叠结构DST和基底1之间的边界上。
根据一些实施例，如图8B中所示，当从平面图观看时虚设竖直结构DVS的端部可以沿第一方向D1布置。可选择地，根据一些实施例，如图8C中所示，当从平面图观看时虚设竖直结构DVS的端部可以沿相对于第一方向D1和第二方向D2倾斜的方向布置。另外，当从平面图观看时虚设竖直结构DVS可以沿第二方向D2以Z字形式布置。换言之，虚设竖直结构DVS中的任一虚设竖直结构可以沿第一方向D1、沿相对于第一方向D1和第二方向D2倾斜的方向对齐，或者可以交错。
根据一些实施例，如图8D中所示，虚设竖直结构DVS中的任一虚设竖直结构可以具有柱形，所述柱形具有在第一方向D1上的第一宽度和在第二方向D2上的第二宽度。第一宽度可以基本等于第二宽度。具有柱形的虚设竖直结构DVS可以彼此间隔开，并且可以在第一方向D1和第二方向D2上布置。换言之，虚设竖直结构可以被二维地布置。当从平面图观看时，具有柱形的虚设竖直结构DVS中的一个或更多个虚设竖直结构可以设置在虚设堆叠结构DST和基底1之间的边界上。
根据一些实施例，如图8E中所示，虚设堆叠结构DST的与芯片区域10相邻的侧壁可以基本垂直于基底1的顶表面。换言之，虚设竖直结构DVS可以在第一方向D1上等间隔布置，虚设堆叠结构DST距基底1的顶表面的虚设竖直结构DVS穿透的高度或竖直厚度可以基本一致。换言之，虚设堆叠结构DST可以不包括在边缘区域23上具有阶梯结构的焊盘部分。
图9至图13是示出根据本发明构思的一些实施例的3D半导体装置的剖视图。图14是图13的部分“A3”的放大图。图15至图17是示出根据本发明构思的一些实施例的3D半导体装置的剖视图。在图9至图17中示出的实施例中，可以通过同样的附图标记或同样的参考符号来指示与参照图5A至图5G描述的相同的元件，并且为了易于和便于说明的目的可以省略或简要提及对其的描述。
参照图9至图13，基底1可以包括芯片区域10和围绕芯片区域10的划线区域20。芯片区域10中的任一芯片区域可以包括单元阵列区域11、外围电路区域12和坝区域13。划线区域20可以包括切割区域21和设置在切割区域21的两侧的边缘区域23。
单元阵列结构可以设置在基底1的单元阵列区域11上，并且可以包括如参照图3A至图3C描述的三维布置的存储器单元。单元阵列结构可以包括：堆叠结构ST，设置在基底1上；竖直结构VS，垂直于基底1并穿透堆叠结构ST；数据存储层，设置在堆叠结构ST与竖直结构VS中的每个竖直结构之间。这里，堆叠结构ST可以包括交替地堆叠在基底1上的绝缘层ILD和电极EL，竖直结构VS可以包括半导体材料或导电材料。堆叠结构ST可以具有阶梯结构，所述阶梯结构的高度随着距划线区域20的水平距离减小而逐渐减小。
如参照图5G描述的，在锯切工艺之后，虚设堆叠结构DST可以设置在划线区域20的边缘区域23上。虚设堆叠结构DST可以包括交替地堆叠在基底1上的绝缘层ILD和牺牲层SL。虚设堆叠结构DST可以具有阶梯结构，所述阶梯结构的高度随着距芯片区域10的水平距离减少而逐渐减少。
外围电路区域12可以设置在单元阵列区域11的周围，外围逻辑结构PSTR可以设置在基底1的外围电路区域12上。如上所述，外围逻辑结构PSTR可以包括可电连接到单元阵列结构的NMOS晶体管、PMOS晶体管、电阻器和/或电容器，
坝区域13可以沿芯片区域10的边缘设置，并且可以包括下坝图案LDP和上坝图案UDP。如参照图4描述的，下坝图案LDP和上坝图案UDP在平面图中可以呈环形或封闭的回路形，并且可以穿透覆盖堆叠结构ST和坝区域13的填充绝缘层110。
填充绝缘层110可以覆盖堆叠结构ST、虚设堆叠结构DST和外围逻辑结构PSTR，虚设竖直结构DVS的顶表面可以与填充绝缘层110的顶表面基本共面。
根据一些实施例，如图9中所示，基底1的划线区域20可以包括装置隔离层2。装置隔离层2可以由诸如氧化硅层和/或氮化硅层的绝缘材料形成。在这样的实施例中，虚设堆叠结构DST可以设置在划线区域20的装置绝缘层2上，虚设竖直结构DVS可以穿透虚设堆叠结构DST以与装置隔离层2接触。另外，虚设竖直结构DVS的顶表面可以彼此基本共面。
根据一些实施例，如图10中所示，虚设接触塞CP3和虚设互连件CL3可以分别设置在虚设竖直结构DVS上。虚设接触塞CP3可以与单元阵列区域11的单元接触塞CP1同时形成，虚设互连件CL3可以与单元阵列区域11的单元互连件CL1同时形成。
上绝缘层120可以形成在填充绝缘层110上。上绝缘层120可以覆盖单元接触塞CP1、单元互连件CL1、外围接触塞CP2、外围互连件CL2、虚设接触塞CP3和虚设互连件CL3。钝化图案130可以设置在芯片区域10的上绝缘层120上。钝化图案130可以暴露划线区域20的上绝缘层120。
根据一些实施例，如图11中所示，虽然虚设竖直结构DVS的顶表面可以彼此基本共面，但是虚设竖直结构DVS的竖直长度可以彼此不同。换言之，虚设竖直结构DVS中的一些虚设竖直结构可以与基底1的顶表面间隔开。
更详细地，虚设堆叠结构DST可以具有阶梯结构，所述阶梯结构的高度随着距芯片区域10的距离减小而逐渐减小。换言之，虚设堆叠结构DST可以具有分别设置在彼此不同水平处的焊盘部分。虚设竖直结构DVS可以分别穿透虚设堆叠结构DST的焊盘部分。这里，虚设竖直结构DVS穿透的牺牲层SL的数量可以彼此相等。换言之，虚设竖直结构DVS的竖直长度可以随着距芯片区域10的水平距离减小而顺序地增加。另外，虚设竖直结构DVS中的一个或更多个虚设竖直结构可以不穿透划线区域20上的虚设堆叠结构DST。
根据一些实施例，如图12中所示，虚设竖直结构DVS中的一个或更多个虚设竖直结构可以穿透虚设堆叠结构DST，以插入基底1或装置隔离层2中。换言之，虚设竖直结构DVS中的一个或更多个虚设竖直结构的底表面可以设置在比基底1的顶表面低的水平处。
参照图13和图14，虚设堆叠结构DST可以包括交替地堆叠在基底1上的绝缘层ILD和牺牲层SL。另外，虚设堆叠结构DST还可以包括虚设电极DEL，虚设电极DEL设置在彼此竖直相邻的绝缘层ILD之间的牺牲层SL中的牺牲层的侧面处。换言之，虚设电极DEL可以与位于彼此竖直相邻的绝缘层ILD之间的牺牲层SL中的牺牲层横向相邻。虚设电极DEL可以包括与包括在单元阵列区域11的堆叠结构ST中的电极EL相同的材料。另外，虚设水平绝缘层DHP可以设置在横向彼此相邻的虚设电极DEL中的任一虚设电极与牺牲层SL中的任一牺牲层之间。虚设水平绝缘层DHP可以延伸到虚设电极DEL中的任一虚设电极的底表面和顶表面上。
在这样的实施例中，虚设竖直结构DVS可以穿透虚设电极DEL，虚设间隔件DSP可以设置在虚设竖直结构DVS中的任一虚设竖直结构与虚设电极DEL之间。这里，虚设竖直结构DVS可以包括与单元阵列区域11的共源塞CSP相同的材料。
根据一些实施例，如图15至图17中所示，虚设堆叠结构DST可以包括交替堆叠的绝缘层ILD和牺牲层SL，包括在虚设堆叠结构DST中的牺牲层SL的数量可以小于包括在堆叠结构ST中的电极EL的数量。换言之，虚设堆叠结构DST在与基底1的顶表面垂直的竖直方向上的厚度可以小于堆叠结构ST在所述竖直方向上的厚度。
参照图15，虚设堆叠结构DST的顶表面可以低于堆叠结构ST的顶表面。因此，虚设竖直结构DVS的下部可以穿透虚设堆叠结构DST。
参照图16，下绝缘层50可以设置在基底1的划线区域20的边缘区域23上，虚设堆叠结构DST可以包括交替堆叠在下绝缘层50上的绝缘层ILD和牺牲层SL。换言之，虚设堆叠结构DST的底表面可以与基底1的顶表面间隔开。另外，虚设堆叠结构DST的顶表面可以低于堆叠结构ST的顶表面。因此，虚设竖直结构DVS的中部可以穿透虚设堆叠结构DST，虚设竖直结构DVS的下部可以穿透下绝缘层50。
参照图17，虚设堆叠结构DST可以包括交替地堆叠在下绝缘层50上的绝缘层ILD和牺牲层SL，虚设堆叠结构DST的顶表面可以与堆叠结构ST的顶表面设置在同一高度处。这里，虚设竖直结构DVS的上部可以穿透虚设堆叠结构DST，虚设竖直结构DVS的下部可以穿透下绝缘层50。
根据本发明构思的一些实施例，虚设堆叠结构DST和穿透虚设堆叠结构DST的虚设竖直结构DVS可以设置在基底1的划线区域20的边缘区域23上，从而可以能够防止在基底1的锯切工艺期间产生的裂纹蔓延到设置在基底1的芯片区域10上的单元阵列结构。
虽然已经参照示例实施例描述了本发明构思，但是对于本领域技术人员将明显的是，在不脱离本发明构思的精神和范围的情况下可以做出各种变化和修改。因此，应理解的是，上述实施例不是限制性的，而是说明性的。因此，本发明构思的范围将由权利要求及其等同物的最广泛的可允许的解释来确定，且不应被局限或限制于上述具体实施方式。

Claims (20)

1.一种三维半导体装置，所述三维半导体装置包括：
基底，包括芯片区域和划线区域；
单元阵列结构，包括三维地布置在基底的芯片区域上的存储器单元；
堆叠结构，设置在基底的划线区域上，堆叠结构包括竖直地并交替地堆叠的第一层和第二层；以及
多个竖直结构，沿与基底的顶表面垂直的竖直方向延伸，所述多个竖直结构穿透堆叠结构，
其中，堆叠结构的侧壁垂直于基底的顶表面。
2.如权利要求1所述的三维半导体装置，其中，第一层由与第二层不同的绝缘材料形成。
3.如权利要求1所述的三维半导体装置，其中，第一层包括导电材料，第二层包括绝缘材料。
4.如权利要求1所述的三维半导体装置，其中，单元阵列结构包括：
单元堆叠结构，包括竖直地交替堆叠在基底上的绝缘层和电极层；
多个单元竖直结构，穿透单元堆叠结构；以及
数据存储层，设置在每个单元竖直结构和电极层的电极之间。
5.如权利要求4所述的三维半导体装置，其中，堆叠在单元堆叠结构中的电极层的数量等于堆叠在划线区域的堆叠结构中的第一层的数量。
6.如权利要求4所述的三维半导体装置，其中，堆叠在单元堆叠结构中的电极层的数量大于堆叠在划线区域的堆叠结构中的第一层的数量。
7.如权利要求4所述的三维半导体装置，其中，堆叠结构包括焊盘部分，所述焊盘部分自基底的顶表面在竖直方向上的竖直距离随着自芯片区域在与基底的顶表面平行的方向上的水平距离减小而顺序地减小，
其中，单元堆叠结构包括焊盘部分，所述焊盘部分自基底的顶表面在竖直方向上的竖直距离随着自划线区域在与基底的顶表面平行的方向上的水平距离减小而顺序地减小，
其中，堆叠结构的焊盘部分在基底上面对单元堆叠结构的焊盘部分。
8.如权利要求1所述的三维半导体装置，其中，堆叠结构具有朝着芯片区域向下的阶梯结构。
9.如权利要求1所述的三维半导体装置，所述三维半导体装置还包括坝图案，所述坝图案沿着芯片区域的包括围绕单元阵列结构的环形形状的边缘延伸。
10.一种三维半导体装置，所述三维半导体装置包括：
基底，包括芯片区域和划线区域；
单元阵列结构，包括三维地布置在基底的芯片区域上的多个存储器单元；
堆叠结构，设置在基底的划线区域上，堆叠结构包括竖直地并交替地堆叠的第一层和第二层；
多个竖直结构，沿着与基底的顶表面垂直的竖直方向延伸，所述多个竖直结构穿透堆叠结构，
其中，堆叠结构包括焊盘部分，所述焊盘部分自基底的顶表面在竖直方向上的竖直距离随着自芯片区域在与基底的顶表面平行的方向上的水平距离减小而顺序地减小。
11.如权利要求10所述的三维半导体装置，其中，第一层由与第二层不同的材料形成。
12.如权利要求10所述的三维半导体装置，其中，竖直结构的顶表面彼此基本共面。
13.如权利要求10所述的三维半导体装置，其中，竖直结构中的任一竖直结构穿透堆叠结构的焊盘部分中对应的焊盘部分。
14.如权利要求10所述的三维半导体装置，其中，基底具有彼此基本垂直的第一侧壁和第二侧壁，
其中，堆叠结构具有与基底的顶表面垂直的一个侧壁，
其中，竖直结构在与基底的第一侧壁平行的第一方向上延伸，
其中，竖直结构在与第一方向垂直的第二方向上彼此间隔开，
其中，第一方向和第二方向平行于基底的顶表面。
15.如权利要求10所述的三维半导体装置，其中，单元阵列结构包括：
单元堆叠结构，包括竖直地交替堆叠在基底的芯片区域上的绝缘层和电极层；
多个单元竖直结构，穿透单元堆叠结构；以及
数据存储层，设置在每个单元竖直结构和电极层的电极之间。
16.如权利要求15所述的三维半导体装置，其中，单元堆叠结构的电极层的数量等于堆叠结构的第一层的数量。
17.一种三维半导体装置，所述三维半导体装置包括：
基底，包括顶表面和与顶表面垂直的侧表面，基底的顶表面包括单元阵列区域、坝区域和划线区域，坝区域与单元阵列区域的边界相邻；划线区域与坝区域的边界相邻；
堆叠结构，位于基底的顶表面的单元阵列区域上，堆叠结构包括多个绝缘层和设置在绝缘层中的相邻的绝缘层之间的多个电极层；
坝图案，位于基底的顶表面的坝区域上，坝图案在与基底的顶表面基本垂直的竖直方向上延伸；
虚设堆叠结构，位于基底的顶表面的划线区域上，虚设堆叠结构包括：多个虚设绝缘层，与堆叠结构的所述多个绝缘层中的任一绝缘层对齐；多个牺牲层，设置在虚设绝缘层中的相邻的虚设绝缘层之间并与堆叠结构的电极层对齐，虚设堆叠结构包括与基底的侧壁表面对齐的侧壁表面；
多个虚设竖直结构，位于基底的顶表面的划线区域上，所述多个虚设竖直结构在与基底的顶表面基本垂直的竖直方向上延伸，并且在与基底的顶表面平行且与基底的侧壁表面垂直的第一方向上彼此间隔开。
18.如权利要求17所述的三维半导体装置，
其中，虚设堆叠结构包括多个焊盘部分，所述多个焊盘部分均包括相应的多个虚设绝缘层和多个牺牲层，任一焊盘部分包括与基底的顶表面平行的顶表面，并且包括侧壁表面，所述侧壁表面与基底的顶表面垂直、面对单元阵列区域的堆叠结构、并且与更靠近基底的其它焊盘部分的侧壁表面相比更远离堆叠结构，
其中，所述多个虚设竖直结构中的一些虚设竖直结构穿透虚设堆叠结构，并且包括穿透虚设堆叠结构的焊盘部分的各相应的焊盘部分的多个虚设竖直结构。
19.如权利要求17所述的三维半导体装置，
其中，虚设竖直结构在与基底的顶表面平行且与第一方向垂直的第二方向上延伸，虚设竖直结构包括在第二方向上的长度，所述长度比虚设堆叠结构在第二方向上的最长的长度长。
20.如权利要求17所述的三维半导体装置，
其中，基底包括处于划线区域内部的装置隔离层，
其中，虚设堆叠结构和虚设竖直结构位于装置隔离层上。
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