JP2023036453A - 半導体装置 - Google Patents

Abstract

【課題】個片化をより適切に行うことができる半導体装置を提供する。
【解決手段】本実施形態による半導体装置は、半導体チップを備える。半導体チップは、第１面と、第１面とは反対側の第２面と、第１面と第２面との間の側面と、を有する。半導体チップは、半導体素子と、積層体と、構造体と、をさらに有する。半導体素子は、第１面の法線方向から見て、半導体チップの中心部に設けられる。積層体は、法線方向から見て、半導体チップの外周端部に設けられ、法線方向に交互に積層された、複数の第１層と複数の第２層とを有する。構造体は、法線方向から見て、半導体素子と側面との間の少なくとも一部に設けられ、積層体よりも高い位置から積層体よりも低い位置まで延伸する。
【選択図】図１０

Description

本発明による実施形態は、半導体装置に関する。

半導体装置の製造工程において、半導体素子が形成されたウェハを、ダイシングにより半導体チップに個片化する場合がある。しかし、ダイシング時にクラックまたはチッピング等のダイシング不良が発生する可能性がある。ダイシング不良は、半導体素子に悪影響を与える可能性があり、また、歩留まりの低下につながる可能性がある。

特開２０１５－１２８１７８号公報

個片化をより適切に行うことができる半導体装置を提供する。

本実施形態による半導体装置は、半導体チップを備える。半導体チップは、第１面と、第１面とは反対側の第２面と、第１面と第２面との間の側面と、を有する。半導体チップは、半導体素子と、積層体と、構造体と、をさらに有する。半導体素子は、第１面の法線方向から見て、半導体チップの中心部に設けられる。積層体は、法線方向から見て、半導体チップの外周端部に設けられ、法線方向に交互に積層された、複数の第１層と複数の第２層とを有する。構造体は、法線方向から見て、半導体素子と側面との間の少なくとも一部に設けられ、積層体よりも高い位置から積層体よりも低い位置まで延伸する。

第１実施形態による半導体ウェハの一部の構成の一例を示す平面図。 第１実施形態による半導体装置を例示する斜視図。 積層体を示す平面図。 ３次元構造のメモリセルの一例を示す断面図。 ３次元構造のメモリセルの一例を示す断面図。 第１実施形態による半導体装置の一例を示す平面図。 チップ領域およびダイシング領域の構成の一例を示す断面図。 第１実施形態による半導体ウェハの一部の構成の一例を示す平面図。 第１実施形態による半導体ウェハの一部の構成の一例を示す平面図。 第１実施形態による半導体ウェハの一部の構成の一例を示す断面図。 第１実施形態の第１変形例による半導体ウェハの一部の構成の一例を示す平面図。 第１実施形態の第２変形例による半導体ウェハの一部の構成の一例を示す平面図。 第２実施形態による半導体ウェハの一部の構成の一例を示す断面図。 第２実施形態の第１変形例による半導体ウェハの一部の構成の一例を示す断面図。 第３実施形態による半導体ウェハの一部の構成の一例を示す平面図。 第３実施形態による半導体ウェハの一部の構成の一例を示す断面図。 第３実施形態の第１変形例による半導体ウェハの一部の構成の一例を示す断面図。 第４実施形態による半導体ウェハの一部の構成の一例を示す平面図。 第４実施形態による半導体ウェハの一部の構成の一例を示す断面図。 第５実施形態による半導体チップの一部の構成の一例を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

以下の実施形態では、半導体装置として、例えば、３次元構造のメモリセルアレイを有する半導体記憶装置を説明する。ただし、実施形態による半導体装置は、これに限定されない。

（第１実施形態）
図１は、第１実施形態による半導体ウェハ１０の一部の構成の一例を示す平面図である。半導体ウェハ１０は、半導体素子を形成する表面と該表面の反対側に裏面を有する基板である。図１は、半導体ウェハ１０の表面の平面図を示している。

半導体ウェハ１０は、その表面上に複数のチップ領域Ｒｃと、複数のダイシング領域Ｒｄとを備える。チップ領域Ｒｃは、後のダイシング工程でそれぞれ半導体チップとして個片化される半導体チップの領域である。チップ領域Ｒｃには、チップパターンが設けられている。本実施形態において、チップパターンは、例えば、メモリセルアレイＭＣＡを含む。メモリセルアレイＭＣＡを制御する制御回路は、メモリセルアレイＭＣＡの下に設けられており、図１では示されていない。

ダイシング領域Ｒｄは、互いに隣接する複数のチップ領域Ｒｃ間に設けられ、後のダイシング工程でチップ領域Ｒｃを個片化するためにカット（除去）される。ダイシング領域Ｒｄには、テストパターンＴＥＧが設けられている。

図２は、第１実施形態による半導体装置１００ａを例示する斜視図である。図３は、積層体２を示す平面図である。本明細書では、積層体２の積層方向をＺ軸方向とする。Ｚ軸方向と直交する１つの方向をＹ軸方向とする。Ｚ及びＹ軸方向のそれぞれと直交する方向をＸ軸方向とする。図４および図５のそれぞれは、３次元構造のメモリセルの一例を示す断面図である。図６は、第１実施形態による半導体装置１００ａの一例を示す平面図である。図２～図６に示すように、第１実施形態に係る半導体装置１００ａは、３次元構造のメモリセルアレイを有した不揮発性メモリである。半導体装置１００ａは、チップ領域Ｒｃに設けられている構造であるが、テストパターンＴＥＧに設けられてテスト構造として解釈してもよい。

半導体装置１００ａは、基体部１と、積層体２と、板状部３と、複数の柱状部ＣＬと、複数の柱状部ＣＬＨＲと、を含む。

基体部１は、半導体ウェハ（基板）１０、絶縁膜１１、導電膜１２及び半導体部１３を含む。絶縁膜１１は、半導体ウェハ１０上に設けられている。導電膜１２は、絶縁膜１１上に設けられている。半導体部１３は、導電膜１２上に設けられている。半導体ウェハ１０は、例えば、シリコンウェハである。半導体ウェハ１０の導電型は、例えば、ｐ型である。半導体ウェハ１０の表面領域には、例えば、素子分離領域１０ｉが設けられている。素子分離領域１０ｉは、例えば、シリコン酸化膜を含む絶縁領域であり、半導体ウェハ１０の表面領域にアクティブエリアＡＡを規定する。アクティブエリアＡＡには、トランジスタＴｒのソース及びドレイン領域が設けられる。トランジスタＴｒは、不揮発性メモリの制御回路としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成する。絶縁膜１１は、例えば、シリコン酸化膜を含み、トランジスタＴｒを絶縁する。絶縁膜１１内には、配線１１ａが設けられている。配線１１ａは、トランジスタＴｒと電気的に接続されている。導電膜１２は、導電性金属、例えば、タングステン（Ｗ）を含む。半導体部１３は、例えば、ｎ型シリコンを含む。半導体部１３の一部は、アンドープのシリコンを含んでいてもよい。

積層体２は、半導体部１３に対してＺ軸方向の上方に位置する。積層体２は、複数の導電層２１と複数の絶縁層２２とをＺ軸方向に交互に積層して構成されている。導電層２１は、導電性金属、例えば、タングステンを含む。絶縁層２２は、例えば、シリコン酸化物を含む。絶縁層２２は、導電層２１同士を絶縁する。導電層２１及び絶縁層２２のそれぞれの積層数は、任意である。絶縁層２２は、例えば、ギャップであってもよい。積層体２と、半導体部１３との間には、例えば、絶縁膜２ｇが設けられている。絶縁膜２ｇは、例えば、シリコン酸化膜を含む。絶縁膜２ｇは、シリコン酸化物よりも比誘電率が高い高誘電体を含んでいてもよい。高誘電体は、例えば、ハフニウム酸化膜等の酸化物でもよい。

導電層２１は、少なくとも１つのソース側選択ゲートＳＧＳと、複数のワード線ＷＬと、少なくとも１つのドレイン側選択ゲートＳＧＤとを含む。ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極である。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２の下部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２の上部領域に設けられる。下部領域は、積層体２の、基体部１に近い側の領域を、上部領域は、積層体２の、基体部１から遠い側の領域を指す。ワード線ＷＬは、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間に設けられる。

複数の絶縁層２２のうち、ソース側選択ゲートＳＧＳとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さは、例えば、ワード線ＷＬとワード線ＷＬとを絶縁する絶縁層２２のＺ軸方向の厚さよりも、厚くされてもよい。さらに、基体部１から最も離された最上層の絶縁層２２の上に、カバー絶縁膜を設けてもよい。カバー絶縁膜は、例えば、シリコン酸化物を含む。

半導体装置１００ａは、ソース側選択トランジスタＳＴＳとドレイン側選択トランジスタＳＴＤとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタＳＴＳ、メモリセルＭＣ及びドレイン側選択トランジスタＳＴＤが直列に接続された構造は“メモリストリング”、もしくは“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、コンタクトＣｂを介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２の上方に設けられ、Ｙ軸方向に延びる。

積層体２内には、図３に示すように、複数の深いスリットＳＴ、及び、複数の浅いスリットＳＨＥが設けられている。スリットＳＴは、平面レイアウトにおいて、Ｘ軸方向に延伸している。また、スリットＳＴは、Ｚ方向（積層方向）の断面において、積層体２の上端から基体部１にかけて積層体２を貫通し、積層体２内に設けられている。図３の板状部３は、スリットＳＴ内に設けられている。板状部３には、例えば、シリコン酸化膜等の絶縁膜を用いている。板状部３は、半導体部１３と電気的に接続された導電物（例えば、タングステン、銅）等の導電性金属で構成されており、かつ、絶縁膜によって積層体２から電気的に絶縁されている。スリットＳＨＥは、平面レイアウトにおいて、スリットＳＴと略平行にＸ軸方向に延伸している。また、スリットＳＨＥは、Ｚ方向の断面において、積層体２の上端から積層体２の途中まで設けられている。スリットＳＨＥ内には、例えば、絶縁物４が設けられている。絶縁物４には、例えば、シリコン酸化膜等の絶縁膜を用いている。

積層体２は、図３に示すように、階段部分２ｓと、メモリセルアレイＭＣＡとを含む。階段部分２ｓは、積層体２の縁部に設けられている。メモリセルアレイＭＣＡは、階段部分２ｓによって挟まれ、あるいは、囲まれている。スリットＳＴは、積層体２の一端の階段部分２ｓから、メモリセルアレイＭＣＡを経て、積層体２の他端の階段部分２ｓまで設けられている。スリットＳＨＥは、少なくともメモリセルアレイＭＣＡに設けられている。

２つのスリットＳＴ（板状部３）によって挟まれた積層体２の部分は、ブロックＢＬＯＣＫと呼ばれている。ブロックは、例えば、データ消去の最小単位を構成する。スリットＳＨＥ（絶縁物４）は、ブロック内に設けられている。スリットＳＴとスリットＳＨＥとの間の積層体２は、フィンガーと呼ばれている。ドレイン側選択ゲートＳＧＤは、フィンガー毎に区切られている。このため、データ書き込み及び読み出し時に、ドレイン側選択ゲートＳＧＤによりブロック内の１つのフィンガーを選択状態とすることができる。

メモリセルアレイＭＣＡは、図６に示すように、セル領域（Cell）及びタップ領域（Tap）を含む。階段部分２ｓは、階段領域（Staircase）を含む。タップ領域は、例えば、セル領域と階段領域との間に設けられている。図６には図示しないが、タップ領域は、セル領域同士の間に設けられていてもよい。階段領域は、複数の配線３７ａが設けられる領域である。タップ領域は、配線３７ｂ及び３７ｃが設けられる領域である。配線３７ａ～３７ｃのそれぞれは、例えば、Ｚ軸方向に延びる。配線３７ａは、それぞれ、例えば、導電層２１と電気的に接続される。配線３７ｂは、トランジスタＴｒへの電源供給等のために、例えば、配線１１ａと電気的に接続される。配線３７ｃは、例えば、導電膜１２と電気的に接続される。配線３７ａ～３７ｃには、例えば、銅、タングステン等の低抵抗金属が用いられる。

配線３７ａ～３７ｃの周囲には、それぞれ絶縁膜３６ａ～３６ｃが設けられている。絶縁膜３６ａ～３６ｃは、配線３７ａ～３７ｃと積層体２との間に設けられており、両者の間を電気的に絶縁している。これにより、配線３７ａ～３７ｃは、積層体２から絶縁されたまま、積層体２の上方にある配線等を積層体２の下方にある配線等に電気的に接続することができる。絶縁膜３６ａ～３６ｃには、例えば、シリコン酸化膜等の絶縁膜が用いられる。尚、絶縁膜３６ｂおよび配線３７ｂは、タップ領域に設けられるコンタクトＣ４を構成する。

複数の柱状部ＣＬのそれぞれは、積層体２内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、積層体２の積層方向（Ｚ軸方向）に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて延伸している。複数の柱状部ＣＬは、図４および図５に示すように、それぞれ、半導体ボディ２１０、メモリ膜２２０及びコア層２３０を含む。半導体ボディ２１０は、半導体部１３と電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と導電層２１との間に、電荷捕獲部を有する。各フィンガーからそれぞれ１つずつ選択された複数の柱状部ＣＬは、コンタクトＣｂを介して１本のビット線ＢＬに共通に接続される。柱状部ＣＬのそれぞれは、例えば、図６のセル領域（Cell）に設けられている。

図４および図５に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円又は楕円である。導電層２１と絶縁層２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電層２１と絶縁層２２との間、及び、導電層２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、導電層２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電層２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電層２１とブロック絶縁膜２１ａとの密着性を向上させる。

半導体ボディ２１０の形状は、例えば、筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ及びソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。

メモリ膜２２０は、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる導電層２１と、の間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２及びトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２及びトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。

カバー絶縁膜２２１は、導電層２１および絶縁層２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１には、例えば、シリコン酸化物が用いられる。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電層２１にリプレースするときに、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電層２１とメモリ膜２２０との間から除去されてもよい。この場合、図４および図５に示すように、導電層２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電層２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、設けられていなくてもよい。

電荷捕獲膜２２２は、カバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電層２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、又は、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持することができる。

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３には、例えば、シリコン酸化物、又は、シリコン酸化物とシリコン窒化物が用いられる。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、及び、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

複数の柱状部ＣＬＨＲのそれぞれは、積層体２内に設けられたホールＨＲ内に設けられている。ホールＨＲは、Ｚ軸方向に沿って積層体２の上端から積層体２を貫通し、積層体２内及び半導体部１３内にかけて設けられている。柱状部ＣＬＨＲには、例えば、シリコン酸化膜等の絶縁物を用いている。また、柱状部ＣＬＨＲのそれぞれは、柱状部ＣＬと同じ構造であっても良い。柱状部ＣＬＨＲのそれぞれは、例えば、階段領域（Staircase）及びタップ領域（Tap）に設けられている。柱状部ＣＬＨＲは、犠牲膜２３を導電層２１にリプレースするとき（リプレース工程）、階段領域及びタップ領域に形成される空隙を保持するための支持部材として機能する。

半導体装置１００ａは、図２に示すように、半導体部１４をさらに含む。半導体部１４は、積層体２と半導体部１３との間に位置している。半導体部１４は、絶縁層２２のうち、半導体部１３に最も近い絶縁層２２と、絶縁膜２ｇとの間に設けられている。半導体部１４の導電形は、例えば、ｎ型である。半導体部１４は、例えば、ソース側選択ゲートＳＧＳとして機能する。

図７は、チップ領域Ｒｃおよびダイシング領域Ｒｄの構成の一例を示す断面図である。便宜的に、図７のチップ領域Ｒｃには、メモリセルアレイＭＣＡに含まれる柱状部ＣＬ、スリットＳＴおよびコンタクトＣ４を並べて表示している。図７のダイシング領域Ｒｄには、テストパターンＴＥＧに含まれるスリットＳＴ＿ｔｅｇおよびコンタクトＣ４＿ｔｅｇを並べて表示している。

チップ領域Ｒｃにおいて、基体部１には、ＣＭＯＳ回路に含まれるトランジスタＴｒが設けられている。トランジスタＴｒ上には、配線１１ａを含む多層配線構造が設けられている。配線１１ａの上には、導電膜１２および半導体部１３が設けられている。

基体部１の上方には、上述したように、積層体２が設けられている。チップ領域Ｒｃの積層体２には、上述した柱状部ＣＬが導電層２１および絶縁層２２の積層方向（Ｚ方向）に積層体２の上方から半導体部１３まで延伸している。同一フィンガー内の複数の柱状部ＣＬの半導体ボディ２１０（図４）は、それぞれコンタクトＣｂを介して互いに異なるビット線ＢＬに電気的に接続されている。これにより、１つのワード線ＷＬを選択したときに、ドレイン側選択ゲートＳＧＤで選択されたフィンガー内のデータが各ビット線ＢＬを介して読み出される。あるいは、選択されたフィンガー内のメモリセルＭＣに各ビット線ＢＬを介してデータが書き込まれる。

スリットＳＴは、積層体２の上端から基体部１にかけて積層体２を貫通し、積層体２内に設けられている。

コンタクトＣ４は、積層体２内において積層体２の積層方向に延びており、積層体２の上方から基体部１の配線１１ａにかけて積層体２、半導体部１３および導電膜１２を貫通している。コンタクトＣ４は、積層体２の上方にある電源配線を配線１１ａに電気的に接続され、配線１１ａを介してトランジスタＴｒを含むＣＭＯＳ回路に電気的に接続される。例えば、コンタクトＣ４は、ＣＭＯＳ回路に電源供給するために設けられた電源コンタクトでよい。コンタクトＣ４は、上述の通り、配線３７ｂおよび絶縁膜３６ｂで構成される。絶縁膜３６ｂは、積層体２内において導電層２１と配線３７ｂとの間に設けられ、配線３７ｂの周囲を被覆している。配線３７ｂの周囲に絶縁膜３６ｂが被覆されていることによって、配線３７ｂが積層体２から絶縁されたまま、積層体２の上方にある配線等を積層体２の下方にある配線１１ａ等に電気的に接続することができる。

ダイシング領域Ｒｄにおける基体部１＿ｔｅｇには、テストパターンＴＥＧに含まれるトランジスタＴｒ＿ｔｅｇが設けられている。トランジスタＴｒ＿ｔｅｇは、テストパターンＴＥＧのＣＭＯＳ回路の一部を構成する。トランジスタＴｒ＿ｔｅｇ上には、配線１１ａ＿ｔｅｇを含む多層配線構造が設けられている。配線１１ａ＿ｔｅｇの上には、導電膜１２および半導体部１３が設けられている。

基体部１＿ｔｅｇの上方には、積層体２＿ｔｅｇが設けられている。積層体２＿ｔｅｇは、積層体２と同一構成を有する。即ち、積層体２＿ｔｅｇは、トランジスタＴｒ＿ｔｅｇの上方に設けられ、複数の絶縁層２２と複数の導電層２１とを交互に積層して構成されている。積層体２＿ｔｅｇには、スリットＳＴ＿ｔｅｇおよびコンタクトＣ４＿ｔｅｇが設けられている。

スリットＳＴ＿ｔｅｇは、スリットＳＴと同一構成を有する。即ち、スリットＳＴ＿ｔｅｇは、ダイシング領域Ｒｄにおいて積層体２＿ｔｅｇの上端から基体部１＿ｔｅｇにかけて積層体２＿ｔｅｇを貫通し、積層体２＿ｔｅｇ内に設けられている。スリットＳＴ＿ｔｅｇ内には、例えば、シリコン酸化膜等の絶縁膜が埋め込まれている。

コンタクトＣ４＿ｔｅｇは、ダイシング領域Ｒｄにおいて積層体２＿ｔｅｇの積層方向に延伸しており、積層体２＿ｔｅｇの上方から基体部１＿ｔｅｇの配線１１ａ＿ｔｅｇにかけて積層体２＿ｔｅｇ、半導体部１３および導電膜１２を貫通している。コンタクトＣ４＿ｔｅｇは、例えば、積層体２＿ｔｅｇの上方にある電源配線を配線１１ａ＿ｔｅｇに電気的に接続し、トランジスタＴｒ＿ｔｅｇを含むＣＭＯＳ回路に電源供給するために設けられている。コンタクトＣ４＿ｔｅｇは、コンタクトＣ４と同一構成を有する。即ち、コンタクトＣ４＿ｔｅｇは、配線３７ｂと、配線３７ｂの周囲を被覆する絶縁膜３６ｂとによって構成されている。これにより、コンタクトＣ４＿ｔｅｇは、配線３７ｂが積層体２＿ｔｅｇから絶縁されたまま、積層体２＿ｔｅｇの上方にある配線を積層体２＿ｔｅｇの下方にある配線１１ａ＿ｔｅｇに電気的に接続することができる。

本実施形態によれば、図７に示すように、ダイシング領域ＲｄのテストパターンＴＥＧにも積層体２＿ｔｅｇが設けられている。積層体２＿ｔｅｇは、チップ領域Ｒｃの積層体２と同一構成を有し、かつ、コンタクトＣ４と同一構成のコンタクトＣ４＿ｔｅｇの周囲に設けられている。よって、テストパターンＴＥＧのトランジスタＴｒ＿ｔｅｇは、チップ領域ＲｃのトランジスタＴｒとほぼ同じ環境のもとで試験され得る。従って、トランジスタＴｒ＿ｔｅｇを測定することによって、積層体２（メモリセルアレイＭＣＡ）の下方にあるトランジスタＴｒの特性を検知することができる。その結果、積層体２がトランジスタＴｒに与える影響を検知することができる。

次に、メモリセルアレイＭＣＡおよびテストパターンＴＥＧの境界付近の構成の詳細について説明する。

図８は、第１実施形態による半導体ウェハ１０の一部の構成の一例を示す平面図である。図８は、半導体チップＣＨに個片化する前の半導体ウェハ１０を示す。第１実施形態による半導体装置１００は、例えば、個片化後の半導体チップＣＨを備えている。

また、図８に示す例では、図１に対応するチップ領域Ｒｃおよびダイシング領域Ｒｄが示されている。尚、図８に示す例では、４つのチップ領域Ｒｃ（半導体チップＣＨ）が示されている。ダイシング領域Ｒｄに沿ってダイカットを行うことにより、半導体チップＣＨの個片化が行われる。個片化は、例えば、ブレードダイシングにより行われる。しかし、後で説明するように、個片化は、ブレードダイシングに限られない。

半導体チップＣＨは、面Ｆ１と、面Ｆ２と、側面Ｆｓと、を有する。面Ｆ１は、半導体素子が設けられる面である。面Ｆ２は、面Ｆ１とは反対側の面である。側面Ｆｓは、面Ｆ１と面Ｆ２との間の側面である。側面Ｆｓは、個片化の際の切断面に対応する。図８は、面Ｆ１側から半導体ウェハ１０を見た図である。

半導体チップＣＨは、半導体ウェハ１０（半導体基板）と、半導体素子と、積層体２＿ｔｅｇと、エッジシール部４０と、構造体５０と、を有する。

半導体ウェハ１０は、例えば、上記のように、シリコンウェハである。半導体基板１０の半導体基板上に、半導体素子、エッジシール部４０、積層体２＿ｔｅｇ、および、構造体５０が設けられる。

半導体素子は、例えば、チップ領域Ｒｃに設けられる。半導体素子は、例えば、上記のメモリセルアレイＭＣＡおよび制御回路である。図２および図７を参照して説明したように、制御回路は、メモリセルアレイＭＣＡの下方に配置される。半導体素子は、面Ｆ１の法線方向（Ｚ方向）から見て、半導体チップＣＨの中心部に設けられる。

エッジシール部４０は、例えば、チップ領域Ｒｃに設けられる。エッジシール部４０は、例えば、Ｚ方向から見て、半導体素子の外周を囲むように、環状に設けられる。図８においては四角形であるが実質的に環状であれば、エッジシール部４０は、六角形、八角系等の他の形状であってもよい。尚、エッジシール部４０は、半導体素子を囲むように連続的に設けられている。しかし、エッジシール部４０は、一部に隙間を空けるように複数に分割されてもよい。また、エッジシール部４０は、半導体素子と構造体５０との間に設けられる。エッジシール部４０は、図９および図１０を参照して後で説明するように、Ｚ方向に延伸するとともに、半導体素子の外周に沿って延伸する。すなわち、エッジシール部４０は、例えば、板状であり、半導体素子への不純物等の汚染物質の侵入を抑制する。

積層体２＿ｔｅｇは、例えば、ダイシング領域Ｒｄに設けられる。積層体２＿ｔｅｇは、Ｚ方向から見て、半導体チップＣＨの外周端部に設けられる。積層体２＿ｔｅｇは、図７に示す積層体２＿ｔｅｇに対応する。

構造体５０は、例えば、ダイシング領域Ｒｄに設けられる。構造体５０は、Ｚ方向から見て、半導体素子と側面Ｆｓとの間の少なくとも一部に設けられる。構造体５０は、Ｚ方向から見て、エッジシール部４０を覆うように設けられる。構造体５０は、図１０を参照して後で説明するように、Ｚ方向に延伸する。構造体５０は、例えば、ダイシング時のクラックストッパとして機能する。これにより、半導体チップＣＨの側面Ｆｓからクラック等が半導体チップＣＨの内部に進入することを抑制することができる。この結果、個片化をより適切に行うことができる。

構造体５０は、例えば、複数の柱状部を有する。複数の柱状部は、Ｚ方向から見て、エッジシール部４０の外周を囲むように、断続的に並べて配置される。

図９は、第１実施形態による半導体ウェハ１０の一部の構成の一例を示す平面図である。図９は、チップ領域Ｒｃとダイシング領域Ｒｄとの境界付近の領域である、図８の破線枠ＤＦの領域を拡大した図である。図１０は、第１実施形態による半導体ウェハ１０の一部の構成の一例を示す断面図である。尚、図９のＡ－Ａ線は、断面図である図１０に対応する断面を示す。

尚、半導体ウェハ１０は、例えば、図１０に示すダイシング領域Ｒｄの右端で切断されて、半導体チップＣＨに個片化される。従って、図１０に示すダイシング領域Ｒｄの右端は、半導体チップＣＨの側面Ｆｓに対応する。

図１０に示すように、積層体２＿ｔｅｇは、Ｚ方向に交互に積層体された、複数の層Ｌ１と複数の層Ｌ２とを有する。積層体２＿ｔｅｇの積層構造は、図７を参照して説明したように、メモリセルアレイＭＣＡの積層構造と対応する。例えば、積層体２＿ｔｅｇの層Ｌ１および層Ｌ２は、メモリセルアレイＭＣＡの導電層２１および絶縁層２２とそれぞれ対応する。また、積層体２＿ｔｅｇを貫通するように、図７に示すスリットＳＴ＿ｔｅｇが設けられる。

また、積層体２＿ｔｅｇは、切断面である側面Ｆｓの少なくとも一部に露出するように配置される。

図９に示すように、エッジシール部４０は、チップ領域Ｒｃとダイシング領域Ｒｄとの境界に沿って、ライン状に設けられる。従って、図９に示す例では、エッジシール部４０は、Ｙ方向に延伸する。

図１０に示すように、エッジシール部４０はＺ方向に延伸する。エッジシール部４０は、配線４１ａ、４２ａ、４３ａ、４４ａ、４５ａ、４６ａと、ビア４１ｂ、４２ｂ、４３ｂ、４３ｃ、４４ｂ、４５ｂ、４６ｂと、を有する。配線４１ａ、４２ａ、４３ａは、それぞれ配線層Ｍ２、Ｍ１、Ｍ０に含まれる。配線４４ａ、４５ａ、４６ａは、それぞれ配線層Ｄ２、Ｄ１、Ｄ０に含まれる。尚、配線層Ｍ０には、例えば、図２および図７に示すビット線ＢＬが含まれる。また、ビア４３ｃは、積層体２、２＿ｔｅｇから離れて設けられるコンタクトＣ３に対応する。

図１０に示すように、構造体５０は、積層体２＿ｔｅｇよりも高い位置から積層体２＿ｔｅｇよりも低い位置まで延伸する。

半導体ウェハ１０の個片化の際に、切断面付近の積層体２＿ｔｅｇから、例えば、クラックまたは積層体２＿ｔｅｇの膜剥がれ等が生じる場合がある。構造体５０は、クラックおよび膜剥がれをＺ方向に誘導する。これにより、半導体素子へのクラックまたは膜はがれ等のダイシング不良の影響を抑制することができる。

構造体５０は、半導体素子と積層体２＿ｔｅｇとの間に配置される構造体５１を有する。

構造体５１は、上部構造体５１Ｕと、下部構造体５１Ｌと、を有する。上部構造体５１Ｕは、構造体５１のうち、半導体ウェハ１０に遠い側の領域を示す。下部構造体５１Ｌは、構造体５１のうち、半導体ウェハ１０に近い側の領域を示す。下部構造体５１Ｌは、構造体５１のうち、積層体２＿ｔｅｇよりも低い位置に配置される。

上部構造体５１Ｕは、ビア５１１を有する。ビア５１１は、ビア５１１の上端が積層体２＿ｔｅｇよりも高い位置になるように設けられ、ビア５１１の下端が積層体２＿ｔｅｇよりも低い位置になるように設けられる。ビア５１１は、積層体２、２＿ｔｅｇから離れて設けられるコンタクトＣ３に対応する。従って、ビア５１１は、コンタクトＣ３と同じ工程で形成される。図９に示すように、柱状部であるビア５１１は、例えば、Ｙ方向に断続的に並べて設けられる。ビア５１１の材料は、例えば、タングステン等の導電性金属である。

下部構造体５１Ｌは、ビア５１２ｂ、５１３ｂ、５１４ｂと、配線５１２ａ、５１３ａ、５１４ａと、を有する。下部構造体５１Ｌは、図７に示す基体部１＿ｔｅｇに含まれる。

１つの柱状部として機能するビア５１２ｂ、５１３ｂ、５１４ｂは、例えば、ビア５１１と同様に、Ｙ方向に断続的に並べて設けられる。積層体２＿ｔｅｇよりも低い位置にビア５１２ｂ、５１３ｂ、５１４ｂを設けることにより、クラックまたは膜剥がれをＺ方向にさらに誘導しやすくなる。これにより、クラックまたは膜剥がれが半導体素子に進入することをさらに抑制することができる。ビア５１２ｂ、５１３ｂ、５１４ｂの材料は、例えば、タングステン等の導電性金属である。

配線５１２ａ、５１３ａ、５１４ａは、それぞれ配線層Ｄ２、Ｄ１、Ｄ０に含まれる。配線５１２ａ、５１３ａ、５１４ａは、図７に示す配線１１ａ＿ｔｅｇに対応する。図９および図１０に示すように、配線１１ａ＿ｔｅｇである配線５１２ａ、５１３ａ、５１４ａは、Ｙ方向に沿って、隣接する構造体５１間を接続する。これにより、クラックまたは膜剥がれが半導体素子に進入することをさらに抑制することができる。配線５１２ａ、５１３ａ、５１４ａの材料は、例えば、タングステン等の導電性金属である。

従って、下部構造体５１Ｌは、柱状部であるビア５１２ｂ、５１３ｂ、５１４ｂと、隣接する柱状部（ビア５１２ｂ、５１３ｂ、５１４ｂ）間を接続する配線と、を有する。柱状部と配線との組み合わせにより、下部構造体５１Ｌは、図９および図１０のＸ方向から見て、例えば、網目形状を有する。尚、配線５１２ａ、５１３ａおよびビア５１２ｂは、Ｙ方向に延伸するビアチェーン構造を有してもよい。

また、半導体チップＣＨは、層間絶縁膜６０と、保護膜７０と、金属膜８０と、をさらに有する。

層間絶縁膜６０は、積層体２＿ｔｅｇおよび構造体５０を覆うように設けられる。層間絶縁膜６０は、例えば、絶縁膜である。層間絶縁膜６０は、例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜（例えば、シリコン窒化膜）とを含む積層膜である。層間絶縁膜６０は、例えば、ＴＥＯＳ（Tetraethoxysilane）等を用いて形成される。

また、層間絶縁膜６０は、構造体５１の上方に凹部６１を有する。クラックまたは膜剥がれは、例えば、構造体５１に達すると、Ｚ方向に誘導される。構造体５１において上方に誘導されるクラックまたは膜剥がれは、構造体５１の上方の凹部６１において終端する。すなわち、層間絶縁膜６０の一部を削って凹部６１を形成することにより、クラックまたは膜剥がれをより短い距離で終端させることができる。この結果、クラックまたは膜剥がれが半導体素子に侵入することをさらに抑制することができる。

保護膜７０および金属膜８０は、ダイシング領域Ｒｄにおける積層体２＿ｔｅｇを覆うように設けられる。

保護膜７０は、層間絶縁膜６０の上面に設けられる。図９および図１０に示すように、保護膜７０は、積層体２＿ｔｅｇの上方に設けられる。図９に示すように、保護膜７０は、金属膜８０の開口部を覆うように設けられる。保護膜７０および金属膜８０は、Ｚ方向から見て、相補的に（互い違いに）設けられる。保護膜７０の材料は、例えば、ＰＩ（Polyimide）である。

金属膜８０は、層間絶縁膜６０の上面に設けられる。図９および図１０に示すように、金属膜８０は、積層体２＿ｔｅｇの上方に設けられる。図９に示すように、金属膜８０は、例えば、積層体２＿ｔｅｇを覆うように設けられる。図１０に示すように、金属膜８０は、保護膜７０よりも低い位置に設けられる。金属膜８０は、例えば、配線層Ｍ２に含まれている。金属膜８０の材料は、例えば、アルミニウム（Ａｌ）である。

また、保護膜７０および金属膜８０は、構造体５１の上方には配置されない。すなわち、保護膜７０および金属膜８０は、Ｚ方向から見て、構造体５１から離れて配置される。

また、凹部６１の底面は、例えば、配線層Ｍ２よりも低い。凹部６１は、例えば、ＲＩＥ（Reactive Ion Etching）によって形成される。例えば、ＲＩＥによって、構造体５１および金属膜８０の上方に形成された層間絶縁膜６０が削られる。金属膜８０の露出後、層間絶縁膜６０と金属膜８０との間のエッチングレートの差によって、凹部６１が形成される。凹部６１の深さは、例えば、層間絶縁膜６０と金属膜８０との間のエッチング選択比によって決まる。

以上のように、第１実施形態によれば、構造体５１は、半導体素子と積層体２＿ｔｅｇとの間の少なくとも一部に設けられる。これにより、クラックまたは膜剥がれが半導体素子に侵入することを抑制することができる。すなわち、半導体素子へのダイシング不良の影響を抑制することができる。この結果、個片化をより適切に行うことができる。

積層体２＿ｔｅｇは、強度の異なる２種類の層が交互に積層するように構成されている。これにより、積層体２＿ｔｅｇは、構造上、脆くなる場合がある。また、積層体２＿ｔｅｇをダイシングする場合、クラックまたは膜剥がれ等のダイシング不良が発生しやすくなる。クラックまたは膜剥がれは、積層方向に垂直なＸＹ面に沿って進行しやすい可能性がある。また、図１０に示すように、積層体２＿ｔｅｇは、ＣＭＯＳ回路を配置するために、半導体ウェハ１０（半導体基板）から上方に離間して配置されている。積層体２＿ｔｅｇと半導体ウェハ１０との間には、積層体２＿ｔｅｇよりも強度の低い層間絶縁膜６０が存在する。これにより、積層体２＿ｔｅｇにおいて、クラックまたは膜剥がれ等のダイシング不良がさらに発生しやすくなる可能性がある。従って、構造体５１を設け、ダイシング不良の影響を抑制することが好ましい。

また、図１０に示すように、構造体５１の下端は、半導体ウェハ１０に達している。ビア５１４ｂは、半導体ウェハ１０と接続されるコンタクトＣｓである。構造体５１が半導体ウェハ１０に達することにより、構造体５１において下方に誘導されるクラックまたは膜剥がれを、半導体ウェハ１０まで逃がしやすくすることができる。

また、図８および図９に示すように、構造体５１は、Ｚ方向から見て、エッジシール部４０と側面Ｆｓ（積層体２＿ｔｅｇ）との間に設けられる。エッジシール部４０は、構造体５１と同様に、クラックまたは膜剥がれが半導体素子に侵入することを抑制することもできる。しかし、エッジシール部４０は、汚染物質の侵入を抑制するために、Ｚ方向から見て、ライン状に設けられる。すなわち、エッジシール部４０は、例えば、板状に設けられる。この場合、エッジシール部４０の幅は、位置によって異なる場合がある。また、エッジシール部４０の最大幅は、構造体５１に含まれる柱状部（ビア）の径よりも大きい場合がある。従って、構造体５１が柱状部である場合、構造体５１を、エッジシール部４０よりもコンパクトに効率よく形成することができる。これにより、エッジシール部４０よりも、柱状部である構造体５１を積層体２＿ｔｅｇの近くに配置することが好ましい。尚、第１実施形態の第２変形例を参照して後で説明するように、構造体５１は、柱状部に限られず、板状部であってもよい。

尚、個片化は、ブレードダイシングに限られない。すなわち、第１実施形態は、個片化方法によらず適用可能である。例えば、ステルスダイシングでは、改質層を形成した後の劈開工程において、積層体２＿ｔｅｇからクラックまたは膜剥がれ等のダイシング不良が発生する可能性がある。構造体５１を設けることにより、クラックまたは膜剥がれが半導体素子に進入することを抑制することができる。

また、構造体５１は、必ずしも下部構造体５１Ｌを有しなくてもよい。

（第１実施形態の第１変形例）
図１１は、第１実施形態の第１変形例による半導体ウェハ１０の一部の構成の一例を示す平面図である。第１実施形態の第１変形例は、柱状部である構造体５０が複数列で配列されいる点で、第１実施形態とは異なっている。

柱状部である構造体５０は、Ｚ方向から見て、半導体素子の外周に沿って、複数列に配置される。図１１に示す例では、構造体５０が２列になるように配置されている。これにより、クラックまたは膜剥がれが半導体素子に進入することをさらに抑制することができる。尚、構造体５０は、３列以上で配列されてもよい。

また、構造体５０は、千鳥状に配置されている。すなわち、柱状部である構造体５０は、Ｚ方向から見て、半導体素子の外周に沿って、隣接する列間で互い違いになるように配置される。これにより、クラックまたは膜剥がれが半導体素子に進入することをさらに抑制することができる。

また、下部構造体５１Ｌおけるビア５１２ｂ、５１３ｂ、５１４ｂも、図１１に示すように、複数列に設けられてもよい。

第１実施形態の第１変形例による半導体装置１００は、第１実施形態と同様の効果を得ることができる。

（第１実施形態の第２変形例）
図１２は、第１実施形態の第２変形例による半導体ウェハ１０の一部の構成の一例を示す平面図である。第１実施形態の第２変形例は、第１実施形態と比較して、構造体５０の形状が異なっている。

図１２に示すように、構造体５０は、面Ｆ１に平行なＸ方向またはＹ方向に沿って、ライン状に設けられる。すなわち、構造体５０は、Ｚ方向に延伸するとともに、半導体素子の外周に沿って延伸する板状部を有する。この場合、図１０に示す、板状部であるビア５１１は、例えば、Ｙ方向に延伸する。板状部は、エッジシール部４０の外周を囲むように連続的に設けられている。しかし、板状部は、一部に隙間を空けるように複数に分割されてもよい。この場合、構造体５０は、複数の板状部を有する。

また、下部構造体５１Ｌにおけるビア５１２ｂ、５１３ｂ、５１４ｂも、図１２に示すように、板状部を有してもよい。

第１実施形態の第２変形例による半導体装置１００は、第１実施形態と同様の効果を得ることができる。また、第１実施形態の第２変形例による半導体装置１００に第１実施形態の第１変形例を組み合わせてもよい。この場合、構造体５０は、半導体素子の外周に沿って、２重の板状部を有する。

（第２実施形態）
図１３は、第２実施形態による半導体ウェハ１０の一部の構成の一例を示す断面図である。第２実施形態は、構造体５１が面Ｆ１の層間絶縁膜６０から突出する点で、第１実施形態とは異なっている。

図１３に示す凹部６１は、第１実施形態における図１０に示す凹部６１よりも深い。これにより、構造体５１の上端は、層間絶縁膜６０から露出している。この結果、クラックまたは膜剥がれを、凹部６１においてさらに終端させやすくすることができる。尚、凹部６１の深さは、上記のように、層間絶縁膜６０と金属膜８０との間のエッチング選択比によって決まる。

第２実施形態による半導体装置１００は、第１実施形態と同様の効果を得ることができる。

（第２実施形態の第１変形例）
図１４は、第２実施形態の第１変形例による半導体ウェハ１０の構成の一例を示す断面図である。第２実施形態の第１変形例は、凹部６１を深くすることに代えて、ビア５１１の上方に、さらに別のビア５１５が設けられている点で、第２実施形態とは異なっている。

図１４に示す例では、上部構造体５１Ｕは、ビア５１５をさらに有する。ビア５１５は、ビア５１１の上方に設けられる。これにより、上部構造体５１Ｕの上端が層間絶縁膜６０から露出するように、上部構造体５１Ｕを上方に延長させることができる。

ビア５１５は、例えば、バリア層で覆われている。バリア層は、例えば、窒化チタンとチタンとの積層構造膜である。バリア層により、熱処理等によってビア５１５の内部の金属材料が拡散することを抑制することができる。ビア５１５の材料は、例えば、タングステン等の導電性金属である。

第２実施形態の第１変形例による半導体装置１００は、第２実施形態と同様の効果を得ることができる。

（第３実施形態）
図１５は、第３実施形態による半導体ウェハ１０の一部の構成の一例を示す平面図である。図１６は、第３実施形態による半導体ウェハ１０の一部の構成の一例を示す断面図である。尚、図１５のＢ－Ｂ線は、断面図である図１５に対応する断面を示す。

第３実施形態は、第１実施形態と比較して、構造体５０の位置が異なっている。

図１６に示すように、積層体２＿ｔｅｇは、一部の領域において、犠牲層が導電層にリプレースされずに残る。犠牲層は、例えば、シリコン窒化膜である。

積層体２＿ｔｅｇにおけるリプレースは、例えば、複数の絶縁層２２と複数の犠牲層とが交互に積層された積層体から犠牲層を除去し、犠牲層が除去された空間に金属材料を埋めることにより行われる。このリプレースは、図１６に示すスリットＳＴ＿ｔｅｇを介して行われる。従って、スリットＳＴ＿ｔｅｇ付近の領域では、積層体２＿ｔｅｇにおける犠牲層のリプレースが行われる。一方、スリットＳＴ＿ｔｅｇから所定距離以上離れた領域では、積層体２＿ｔｅｇにおける犠牲層のリプレースが行われない。尚、Ｙ方向に伸びるスリットＳＴ＿ｔｅｇは、図１５では省略されている。

以下では、積層体２＿ｔｅｇのうち、リプレースが行われた領域をリプレース領域Ｒｔ１と呼ぶ。積層体２＿ｔｅｇのうち、リプレースが行われない領域を非リプレース領域Ｒｔ２と呼ぶ。非リプレース領域Ｔｒ２は、例えば、ダミー階段が設けられる領域である。

リプレース領域Ｒｔ１における層Ｌ１は、導電層２１に対応する。一方、非リプレース領域Ｒｔ２における層Ｌ１は、リプレースされずに残る犠牲層である。尚、層Ｌ２は、リプレース領域Ｒｔ１および非リプレース領域Ｒｔ２の領域において、絶縁層２２に対応する。

構造体５０は、積層体２＿ｔｅｇをＺ方向に貫通するように配置される構造体５２を有する。構造体５２は、積層体２＿ｔｅｇのうち、層Ｌ１が犠牲層である非リプレース領域Ｒｔ２を貫通するように配置される。

構造体５２は、上部構造体５２Ｕと、下部構造体５２Ｌと、を有する。上部構造体５２Ｕは、構造体５２のうち、半導体ウェハ１０に遠い側の領域を示す。下部構造体５２Ｌは、構造体５２のうち、半導体ウェハ１０に近い側の領域を示す。下部構造体５２Ｌは、構造体５２のうち、積層体２＿ｔｅｇよりも低い位置に配置される。

上部構造体５２Ｕは、ビア５２１を有する。ビア５２１は、ビア５２１の上端が積層体２＿ｔｅｇよりも高い位置になるように設けられ、ビア５２１の下端が積層体２＿ｔｅｇよりも低い位置になるように設けられる。ビア５２１は、積層体２＿ｔｅｇを貫通するように設けられるコンタクトＣ４＿ｔｅｇに対応する。従って、ビア５２１は、コンタクトＣ４＿ｔｅｇと同じ工程で形成される。図１５に示すように、柱状部であるビア５２１は、例えば、Ｙ方向に断続的に並べて設けられる。ビア５２１の材料は、例えば、タングステン等の導電性金属である。

下部構造体５２Ｌは、ビア５２２ｂ、５２３ｂ、５２４ｂと、配線５２２ａ、５２３ａ、５２４ａと、を有する。下部構造体５２Ｌは、図７に示す基体部１＿ｔｅｇに含まれる。

１つの柱状部として機能するビア５２２ｂ、５２３ｂ、５２４ｂは、例えば、ビア５２１と同様に、Ｙ方向に断続的に並べて設けられる。積層体２＿ｔｅｇよりも低い位置にビア５２２ｂ、５２３ｂ、５２４ｂを設けることにより、クラックまたは膜剥がれをＺ方向にさらに誘導しやすくなる。これにより、クラックまたは膜剥がれが半導体素子に進入することをさらに抑制することができる。ビア５２２ｂ、５２３ｂ、５２４ｂの材料は、例えば、タングステン等の導電性金属である。

配線５２２ａ、５２３ａ、５２４ａは、それぞれ配線層Ｄ２、Ｄ１、Ｄ０に含まれる。配線５２２ａ、５２３ａ、５２４ａは、図７に示す配線１１ａ＿ｔｅｇに対応する。図１５および図１６に示すように、配線１１ａ＿ｔｅｇである配線５２２ａ、５２３ａ、５２４ａは、Ｙ方向に沿って、隣接する構造体５２間を接続する。これにより、クラックまたは膜剥がれが半導体素子に進入することをさらに抑制することができる。配線５２２ａ、５２３ａ、５２４ａの材料は、例えば、タングステン等の導電性金属である。

従って、下部構造体５２Ｌは、柱状部であるビア５２２ｂ、５２３ｂ、５２４ｂと、隣接する柱状部（ビア５２２ｂ、５２３ｂ、５２４ｂ）間を接続する配線と、を有する。柱状部と配線との組み合わせにより、下部構造体５２Ｌは、図１５および図１６のＸ方向から見て、例えば、網目形状を有する。尚、配線５２２ａ、５２３ａおよびビア５２２ｂは、Ｙ方向に延伸するビアチェーン構造を有してもよい。

また、構造体５２は、必ずしも下部構造体５２Ｌを有しなくてもよい。

尚、図１６に示す例では、層間絶縁膜６０が、Ｘ方向に積層体２＿ｔｅｇと隣接するように設けられている。しかし、これに限られず、積層体２＿ｔｅｇは、例えば、ダイシング領域Ｒｄの略全面に設けられてもよい。この場合でも、積層体２＿ｔｅｇのうち、スリットＳＴ＿ｔｅｇから所定距離以上離れた領域は、非リプレース領域Ｒｔ２である。

第３実施形態のように、構造体５２が積層体２＿ｔｅｇを貫通するように配置されてもよい。

第３実施形態による半導体装置１００は、第１実施形態と同様の効果を得ることができる。また、第３実施形態による半導体装置１００に第１実施形態の第１変形例および第２変形例、並びに、第２実施形態を組み合わせてもよい。すなわち、構造体５２は、複数列に設けられてもよく、また、板状部を有してもよい。

（第３実施形態の第１変形例）
図１７は、第３実施形態の第１変形例による半導体ウェハ１０の一部の構成の一例を示す断面図である。第３実施形態の第１変形例は、構造体５２の上方に凹部６１が設けられる点で、第３実施形態とは異なっている。

図１７に示す例では、層間絶縁膜６０は、構造体５２の上方に凹部６１を有する。これにより、構造体５２において上方に誘導されるクラックまたは膜剥がれを、より短い距離で終端させることができる。

また、第３実施形態における図１６と比較して、積層体２＿ｔｅｇの上方の金属膜８０が設けられていない。すなわち、構造体５２の上方に凹部６１を設けるために、積層体２＿ｔｅｇの上方の金属膜８０が設けられなくてもよい。

第３実施形態の第１変形例による半導体装置１００は、第３実施形態と同様の効果を得ることができる。

（第４実施形態）
図１８は、第４実施形態による半導体ウェハ１０の一部の構成の一例を示す平面図である。図１９は、第４実施形態による半導体ウェハ１０の一部の構成の一例を示す断面図である。尚、図１７のＣ－Ｃ線は、断面図である図１８に対応する断面を示す。

第４実施形態では、構造体５１および構造体５２の両方が設けられる。従って、第４実施形態は、第１実施形態と第３実施形態との組み合わせである。

構造体５０は、半導体素子と積層体２＿ｔｅｇとの間に配置される構造体５１と、積層体２＿ｔｅｇをＺ方向に貫通するように配置される構造体５２と、を有する。

尚、コンタクトＣ３であるビア５１１と、コンタクトＣ４＿ｔｅｇであるビア５２１と、の間で、ビアの径が異なっていてもよい。

第４実施形態による半導体装置１００は、第１実施形態および第３実施形態と同様の効果を得ることができる。また、第４実施形態による半導体装置１００に第１実施形態の第１変形例および第２変形例、並びに、第２実施形態を組み合わせてもよい。

（第５実施形態）
図２０は、第５実施形態による半導体チップＣＨの一部の構成の一例を示す断面図である。第５実施形態は、半導体ウェハ１０が半導体チップＣＨに個片化され、半導体チップＣＨがモールド樹脂で封止されている点で、第１実施形態とは異なっている。

半導体チップＣＨは、樹脂層９０をさらに有する。図２０に示す例では、樹脂層９０は、面Ｆ１、および、切断面である側面Ｆｓを被覆する。樹脂層９０は、図２０には示されていない、面Ｆ１のチップ領域Ｒｃも被覆している。

次に、図９および図１０に示す半導体ウェハ１０から、図２０に示す半導体チップＣＨまでの製造工程について説明する。

まず、図９および図１０において、ダイシング領域Ｒｄに沿って切断することにより、半導体ウェハ１０を半導体チップＣＨに個片化する。

次に、半導体チップＣＨを配線基板に搭載する。半導体チップＣＨは、面Ｆ２が配線基板と対向するように搭載される。

次に、チップ領域Ｒｃにおいて露出されたパッドを配線基板と電気的に接続させる。パッドと配線基板との接続は、例えば、ワイヤボンディングにより行われる。

次に、半導体チップＣＨ、および、ワイヤボンディングにより形成されたワイヤを被覆（封止）する樹脂層９０を形成する。

第５実施形態による半導体装置１００は、第１実施形態と同様の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１００ 半導体装置、ＣＨ 半導体チップ、２＿ｔｅｇ 積層体、１０ 半導体ウェハ、１１ａ＿ｔｅｇ 配線、４０ エッジシール部、５０ 構造体、５１ 構造体、５１Ｌ 下部構造体、５１Ｕ 上部構造体、５２ 構造体、５２Ｌ 下部構造体、５２Ｕ 上部構造体、６０ 層間絶縁膜、６１ 凹部、７０ 保護膜、８０ 金属膜、ＭＣＡ メモリセルアレイ、Ｒｃ チップ領域、Ｒｄ ダイシング領域、Ｃ３ コンタクト、Ｃ４＿ｔｅｇ コンタクト、Ｆ１ 面、Ｆ２ 面、Ｆｓ 側面、Ｌ１ 層、Ｌ２ 層、Ｔｒ トランジスタ

Claims (17)

1. 第１面と、前記第１面とは反対側の第２面と、前記第１面と前記第２面との間の側面と、を有する半導体チップを備え、
   前記半導体チップは、
   前記第１面の法線方向から見て、前記半導体チップの中心部に設けられる半導体素子と、
   前記法線方向から見て、前記半導体チップの外周端部に設けられ、前記法線方向に交互に積層された、複数の第１層と複数の第２層とを有する積層体と、
   前記法線方向から見て、前記半導体素子と前記側面との間の少なくとも一部に設けられ、前記積層体よりも高い位置から前記積層体よりも低い位置まで延伸する構造体と、
   をさらに有する、半導体装置。
2. 前記構造体は、前記半導体素子と前記積層体との間に配置される第１構造体を有する、請求項１に記載の半導体装置。
3. 前記構造体は、前記積層体を前記法線方向に貫通するように配置される第２構造体を有する、請求項１または請求項２に記載の半導体装置。
4. 前記構造体は、前記法線方向に延伸する複数の第１柱状部を有する、請求項１から請求項３のいずれか一項に記載の半導体装置。
5. 複数の前記第１柱状部は、前記法線方向から見て、前記半導体素子の外周に沿って、複数列に配置される、請求項４に記載の半導体装置。
6. 前記構造体は、前記法線方向に延伸するとともに、前記半導体素子の外周に沿って延伸する第１板状部を有する、請求項１から請求項３のいずれか一項に記載の半導体装置。
7. 前記構造体のうち、前記積層体よりも低い前記構造体の下部は、
   前記法線方向に延伸する複数の第２柱状部と、
   前記第２柱状部間を接続する配線と、
   を有する、請求項１から請求項６のいずれか一項に記載の半導体装置。
8. 前記構造体のうち、前記積層体よりも低い前記構造体の下部は、前記法線方向に延伸するとともに、前記半導体素子の外周に沿って延伸する第２板状部を有する、請求項１から請求項６のいずれか一項に記載の半導体装置。
9. 前記半導体チップは、前記積層体および前記構造体を覆う絶縁膜をさらに有し、
   前記絶縁膜は、前記構造体の上方に凹部を有する、請求項１から請求項８のいずれか一項に記載の半導体装置。
10. 前記半導体チップは、前記積層体および前記構造体を覆う絶縁膜をさらに有し、
    前記構造体の上端は、前記絶縁膜から露出する、請求項１から請求項９のいずれか一項に記載の半導体装置。
11. 前記半導体チップは、前記積層体の上方に設けられ、かつ、前記法線方向から見て、前記構造体から離れて配置される金属膜をさらに有する、請求項１から請求項１０のいずれか一項に記載の半導体装置。
12. 前記半導体チップは、前記積層体の上方に設けられ、かつ、前記法線方向から見て、前記構造体から離れて配置される保護膜をさらに有する、請求項１から請求項１１のいずれか一項に記載の半導体装置。
13. 前記半導体チップは、前記半導体素子、前記積層体および前記構造体が設けられる半導体基板をさらに有し、
    前記構造体の下端は、前記半導体基板まで達する、請求項１から請求項１２のいずれか一項に記載の半導体装置。
14. 前記積層体は、前記側面の少なくとも一部に露出するように配置される、請求項１から請求項１３のいずれか一項に記載の半導体装置。
15. 前記半導体チップは、前記半導体素子、前記積層体および前記構造体が設けられる半導体基板をさらに有し、
    前記積層体は、前記半導体基板の上方に、前記半導体基板から離れて配置される、請求項１から請求項１４のいずれか一項に記載の半導体装置。
16. 前記半導体チップは、前記法線方向から見て、前記半導体素子の外周を囲むエッジシール部をさらに有し、
    前記構造体は、前記法線方向から見て、前記エッジシール部と前記側面との間に設けられる、請求項１から請求項１５のいずれか一項に記載の半導体装置。
17. 前記半導体素子は、
    前記積層体の積層構造と対応する積層構造を含むメモリセルアレイと、
    前記メモリセルアレイの下方に配置され、前記メモリセルアレイを制御する制御回路と、
    を有する、請求項１から請求項１６のいずれか一項に記載の半導体装置。

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