JP2021044477A - 半導体記憶装置 - Google Patents

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conductive
conductive pad
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chip
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Hiromitsu Harashima
弘光 原島
靖 亀田
Yasushi Kameda
靖 亀田
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Abstract

【課題】動作の信頼性を向上できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、第１基板に設けられた複数のメモリセルと、第１基板上に設けられ、複数のメモリセルを囲むように配置された複数の第１パッドと、第１基板上に設けられ、第１パッドに電気的に接続された第１導電層とを有するメモリアレイチップ３００と、第２基板に設けられた周辺回路と、第２基板上に設けられ、周辺回路を囲むように配置された複数の第２パッドと、第２基板上に設けられ、第２パッドに電気的に接続された第２導電層とを有する周辺回路チップ２００とを備える。メモリアレイチップ３００の第１パッドと、周辺回路チップの第２パッドとが対向するように貼合されている。【選択図】図２

Description

実施形態は、半導体記憶装置に関する。
メモリセルが三次元に配列された半導体記憶装置が知られている。
特開２００２−９３８１２号公報
動作の信頼性を向上できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、第１基板に設けられた複数のメモリセルと、前記第１基板上に設けられ、前記複数のメモリセルを囲むように配置された複数の第１パッドと、前記第１基板上に設けられ、前記第１パッドに電気的に接続された第１導電層とを有する第１チップと、第２基板に設けられた第１回路と、前記第２基板上に設けられ、前記第１回路を囲むように配置された複数の第２パッドと、前記第２基板上に設けられ、前記第２パッドに電気的に接続された第２導電層とを有する第２チップとを備える。前記第１チップの前記第１パッドと、前記第２チップの前記第２パッドとが対向するように貼合されている。
図１Ａは、第１実施形態のメモリアレイチップを含むウェハ上の１つのレチクルに相当する領域の平面図である。 図１Ｂは、第１実施形態の周辺回路チップを含むウェハ上の１つのレチクルに相当する領域の平面図である。 図２は、前記半導体記憶装置における端部領域及びダイシングラインに設けられるパターンを示す平面図である。 図３は、前記半導体記憶装置におけるメモリセル領域及び周辺回路領域の回路構成を示すブロック図である。 図４は、前記半導体記憶装置におけるメモリセルアレイ内のブロックの回路図である。 図５は、前記半導体記憶装置におけるブロック内のＮＡＮＤストリングの断面図である。 図６は、図２におけるＡ１−Ａ１線に沿った断面図である。 図７は、図２におけるＡ２−Ａ２線に沿った断面図である。 図８は、図２におけるＡ３−Ａ３線に沿った断面図である。 図９は、図２におけるＡ４−Ａ４線に沿った断面図である。 図１０は、前記半導体記憶装置における他例のメモリセル領域及び端部領域の断面図である。 図１１は、前記半導体記憶装置におけるメモリセル領域と周辺回路領域との境界の断面図である。 図１２は、前記半導体記憶装置における端部領域に設けられるチェーン配線及び隣接配線を示す平面図である。 図１３は、図１２におけるＢ１−Ｂ１線に沿った断面図である。 図１４は、図１２におけるＢ２−Ｂ２線に沿った断面図である。 図１５は、図１２におけるＢ３−Ｂ３線に沿った断面図である。 図１６は、図１２におけるＢ４−Ｂ４線に沿った断面図である。 図１７は、第２実施形態における端部領域に設けられるチェーン配線及び隣接配線を示す平面図である。 図１８は、図１７におけるＣ１−Ｃ１線に沿った断面図である。 図１９は、図１７におけるＣ２−Ｃ２線に沿った断面図である。 図２０は、図１７におけるＣ３−Ｃ３線に沿った断面図である。 図２１は、図１７におけるＣ４−Ｃ４線に沿った断面図である。 図２２は、第３実施形態における端部領域に設けられるチェーン配線及び隣接配線を示す平面図である。 図２３は、図２２におけるＤ１−Ｄ１線に沿った断面図である。 図２４は、図２２におけるＤ２−Ｄ２線に沿った断面図である。 図２５は、図２２におけるＤ３−Ｄ３線に沿った断面図である。 図２６は、図２２におけるＤ４−Ｄ４線に沿った断面図である。 図２７は、図２２におけるＤ５−Ｄ５線に沿った断面図である。 図２８は、第４実施形態における端部領域に設けられるチェーン配線及び隣接配線を示す平面図である。 図２９は、図２８におけるＥ１−Ｅ１線に沿った断面図である。 図３０は、図２８におけるＥ２−Ｅ２線に沿った断面図である。 図３１は、図２８におけるＥ３−Ｅ３線に沿った断面図である。 図３２は、図２８におけるＥ４−Ｅ４線に沿った断面図である。 図３３は、図２８におけるＥ５−Ｅ５線に沿った断面図である。
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。
ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
１．第１実施形態
以下に、第１実施形態の半導体記憶装置について説明する。
１．１ 第１実施形態の構成
以下に、第１実施形態の半導体記憶装置のレイアウト構成、回路構成、及び断面構造について順に説明する。
１．１．１ 半導体記憶装置のレイアウト構成
図１Ａ及び図１Ｂは、第１実施形態の半導体記憶装置が含むメモリアレイチップ及び周辺回路チップのウェハ上の１つのレチクル（または、フォトマスク）にそれぞれ相当する領域の平面図である。より具体的には、図１Ａはメモリアレイチップ３００を含むウェハ上の１つのレチクル（または、フォトマスク）に相当する領域の平面図であり、図１Ｂは周辺回路チップ２００を含むウェハ上の１つのレチクル（または、フォトマスク）に相当する領域の平面図である。図１Ａ及び図１Ｂを含む以降の図において、ウェハ面または半導体基板面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向とする。
図１Ａに示すように、複数のメモリアレイチップ３００は、例えば、ウェハ上の１つのレチクル１００に相当する領域に、Ｘ方向及びＹ方向に行列状に配列される。同様に、図１Ｂに示すように、複数の周辺回路チップ２００は、例えば、ウェハ上の１つのレチクル１００に相当する領域に、Ｘ方向及びＹ方向に行列状に配列される。本実施形態の半導体記憶装置は、周辺回路チップ２００と、メモリアレイチップ３００とがＺ方向に貼り合わせられた構造を備える。周辺回路チップ２００とメモリアレイチップ３００については後で詳述する。
周辺回路チップ２００とメモリアレイチップ３００とが貼り合せられ、行列状に配列された半導体記憶装置において、隣接する半導体記憶装置間には、ダイシングライン１０１が設けられる。その後の製造工程にて、複数の半導体記憶装置は、ダイシングライン１０１で切断され、図２に示す個々の半導体記憶装置１に分離される。
図２は、第１実施形態の半導体記憶装置１の構成を示す平面図である。図１Ａ、図１Ｂ及び図２を用いて、半導体記憶装置１の構成について説明する。
半導体記憶装置１の各々は、メモリセル領域１０、及び周辺回路領域２０を備える。より具体的には、半導体記憶装置１の各々は、メモリセル領域１０を含むメモリアレイチップ３００と、周辺回路領域２０を含む周辺回路チップ２００を貼り合せることで形成される。メモリアレイチップ３００及び周辺回路チップ２００の各々は、例えば矩形形状を有する。また、それらを貼り合せることで形成される半導体記憶装置１も、例えば矩形形状を有する。メモリセル領域１０は、図１Ａに示すように、メモリアレイチップ３００において、前記矩形形状の中央あるいは中央付近にＹ方向に配列され、周囲を端部領域３０によって囲まれる。周辺回路領域２０は、図１Ｂに示すように、周辺回路チップ２００において、前記矩形形状の中央あるいは中央付近にＹ方向に配列され、周囲を端部領域３０によって囲まれる。メモリセル領域１０は、複数のメモリセルが配列される領域である。周辺回路領域２０は、複数のメモリセルの動作を制御する周辺回路が設けられる領域である。端部領域３０は、メモリセル領域１０又は周辺回路領域２０を囲むように配置される領域である。端部領域３０は、メモリアレイチップ３００又は周辺回路チップ２００において、端部周辺あるいは端部近傍に設けられる。
次に、図２を用いて、第１実施形態の半導体記憶装置１におけるメモリセル領域１０、周辺回路領域２０、端部領域３０のレイアウト、及び端部領域３０に設けられるパターンについて説明する。
図２は、Ｚ方向から見た導電層、導電パッド及びビアの配置を１つの矩形パターンで示し、導電層間、及び導電層と導電パッド間の層間絶縁層を透過して見た状態を表す。図２において、半導体記憶装置１が有する矩形形状の左側、右側、上側、及び下側の辺を、それぞれ左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳと称する。なおここでは、半導体記憶装置１の外周にダイシングライン１０１を示すが、ダイシングライン１０１はダイシング時に削除されてしまう場合もある。以下の説明における「左」、「右」、「上」、及び「下」は、ＸＹ面における方向に相当する。
端部領域３０には、チェーン配線３１、及び隣接配線３２，３３が設けられる。隣接配線３２，３３は、チェーン配線３１に隣接して設けられる。チェーン配線３１は、隣接配線３２と３３との間に配置される。チェーン配線３１及び隣接配線３２，３３の各々は、導電層、導電パッド、及びビアを１つの矩形パターンで概略的に示したものである。
チェーン配線３１は、メモリセル領域１０及び周辺回路領域２０を囲むように、連続的に設けられる。チェーン配線３１は、左辺ＬＳに沿ってＹ方向に伸びた第１部分、上辺ＴＳに沿ってＸ方向に伸びた第２部分、右辺ＲＳに沿ってＹ方向に伸びた第３部分、及び下辺ＢＳに沿ってＸ方向に伸びた第４部分を含む。チェーン配線３１は、例えば、ある１箇所にて切断されている。図２に示す例では、半導体記憶装置１の左下の部分、すなわち左辺ＬＳと下辺ＢＳとが交差する領域の近傍でチェーン配線３１の一部分が切断されている。
隣接配線３２は、半導体記憶装置１の左辺ＬＳ、上辺ＴＳ、右辺ＲＳ、及び下辺ＢＳの近傍にそれぞれ配置された隣接配線３２Ｌ，３２Ｔ，３２Ｒ，３２Ｂを含む。隣接配線３２Ｌ，３２Ｔ，３２Ｒ，３２Ｂを区別しない場合、隣接配線３２と記す。隣接配線３２と記した場合、隣接配線３２Ｌ，３２Ｔ，３２Ｒ，３２Ｂの各々を示すものとする。
隣接配線３２Ｌ，３２Ｔ，３２Ｒ，３２Ｂは、チェーン配線３１よりも半導体記憶装置１の各辺側（あるいは外周側）に配置される。隣接配線３２Ｌは、左辺ＬＳに対応する位置に配置され、左辺ＬＳに沿ってＹ方向に伸びる。隣接配線３２Ｔは、上辺ＴＳに対応する位置に配置され、上辺ＴＳに沿ってＸ方向に伸びる。隣接配線３２Ｒは、右辺ＲＳに対応する位置に配置され、右辺ＲＳに沿ってＹ方向に伸びる。隣接配線３２_２は、下辺ＢＳに対応する位置に配置され、下辺ＢＳに沿ってＸ方向に伸びる。
隣接配線３３は、半導体記憶装置１の左辺ＬＳ、上辺ＴＳ、右辺ＲＳ、及び下辺ＢＳの近傍にそれぞれ配置された隣接配線３３Ｌ，３３Ｔ，３３Ｒ，３３Ｂを含む。隣接配線３２と同様に、隣接配線３３Ｌ，３３Ｔ，３３Ｒ，３３Ｂを区別しない場合、隣接配線３３と記す。隣接配線３３と記した場合、隣接配線３３Ｌ，３３Ｔ，３３Ｒ，３３Ｂの各々を示すものとする。
隣接配線３３は、チェーン配線３１よりも半導体記憶装置１の中央側（あるいは内周側）に配置される。隣接配線３３Ｌは、左辺ＬＳに対応する位置に配置され、左辺ＬＳに沿ってＹ方向に伸びる。隣接配線３３Ｔは、上辺ＴＳに対応する位置に配置され、上辺ＴＳに沿ってＸ方向に伸びる。隣接配線３３Ｒは、右辺ＲＳに対応する位置に配置され、右辺ＲＳに沿ってＹ方向に伸びる。隣接配線３３_２は、下辺ＢＳに対応する位置に配置され、下辺ＢＳに沿ってＸ方向に伸びる。
端部領域３０の外周には、端部領域３０を囲むように、ダイシングライン１０１が配置されている。ダイシングライン１０１上には、導電パッド３１Ａ，３２Ａ，３３Ａが設けられる。導電パッド３１Ａは、導電パッド３１Ａａ，３１Ａｂ，３１Ａｃ，３１Ａｄ，３１Ａｅ，３１Ａｆ，３１Ａｇ，及び３１Ａｈを含む。導電パッド３１Ａａ〜３１Ａｈを区別しない場合、導電パッド３１Ａと記す。導電パッド３１Ａと記した場合、導電パッド３１Ａａ〜３１Ａｈの各々を示すものとする。
導電パッド３２Ａは、導電パッド３２Ａａ，３２Ａｂ，３２Ａｃ，及び３２Ａｄを含む。導電パッド３２Ａａ〜３２Ａｄを区別しない場合、導電パッド３２Ａと記す。導電パッド３２Ａと記した場合、導電パッド３２Ａａ〜３２Ａｄの各々を示すものとする。
導電パッド３３Ａは、導電パッド３３Ａａ，３３Ａｂ，３３Ａｃ，及び３３Ａｄを含む。導電パッド３３Ａａ〜３３Ａｄを区別しない場合、導電パッド３３Ａと記す。導電パッド３３Ａと記した場合、導電パッド３３Ａａ〜３３Ａｄの各々を示すものとする。
導電パッド３１Ａは、導電層及びビア（不図示）を介して、端部領域３０に設けられたチェーン配線３１に電気的に接続される。同様に、各導電パッド３２Ａ，３３Ａは、ビア及び導電層を介して、端部領域３０に設けられた隣接配線３２，３３に電気的にそれぞれ接続される。
チェーン配線３１は、前述したように、左辺ＬＳに対応する第１部分、上辺ＴＳに対応する第２部分、右辺ＲＳに対応する第３部分、及び下辺ＢＳに対応する第４部分を含む。
導電パッド３１Ａａは、チェーン配線３１の第１部分の一端に電気的に接続され、導電パッド３１Ａｂは、第１部分の他端に電気的に接続される。導電パッド３１Ａｃは、チェーン配線３１の第２部分の一端に電気的に接続され、導電パッド３１Ａｄは、第２部分の他端に電気的に接続される。導電パッド３１Ａｅは、チェーン配線３１の第３部分の一端に電気的に接続され、導電パッド３１Ａｆは第３部分の他端に電気的に接続される。さらに、導電パッド３１Ａｇは、チェーン配線３１の第４部分の一端に電気的に接続され、導電パッド３１Ａｈは第４部分の他端に電気的に接続される。
導電パッド３２Ａａは、隣接配線３２Ｌに電気的に接続される。導電パッド３２Ａｂは、隣接配線３２Ｔに電気的に接続される。導電パッド３２Ａｃは、隣接配線３２Ｒに電気的に接続される。さらに、導電パッド３２Ａｄは、隣接配線３２_２に電気的に接続される。
導電パッド３３Ａａは、隣接配線３３Ｌに電気的に接続される。導電パッド３３Ａｂは、隣接配線３３Ｔに電気的に接続される。導電パッド３３Ａｃは、隣接配線３３Ｒに電気的に接続される。さらに、導電パッド３３Ａｄは、隣接配線３３_２に電気的に接続される。
１．１．２ 半導体記憶装置の回路構成
次に、図３〜図５を用いて、第１実施形態の半導体記憶装置１におけるメモリセル領域１０及び周辺回路領域２０の回路構成について説明する。
図３は、第１実施形態の半導体記憶装置におけるメモリセル領域１０及び周辺回路領域２０の回路構成を示すブロック図である。半導体記憶装置１は、メモリセルアレイ１１、入出力回路２１、ロジック制御回路２２、レディー／ビジー回路２３、レジスタ群２４、シーケンサ（または、制御回路）２５、電圧生成回路２６、ドライバ２７、ロウデコーダモジュール２８、カラムデコーダ２９、及びセンスアンプモジュール４０を備える。レジスタ群２４は、ステータスレジスタ２４Ａ、アドレスレジスタ２４Ｂ、及びコマンドレジスタ２４Ｃを備える。
メモリセル領域１０には、メモリセルアレイ１１が主に配置される。周辺回路領域２０には、入出力回路２１、ロジック制御回路２２、レディー／ビジー回路２３、レジスタ群２４、シーケンサ（または、制御回路）２５、電圧生成回路２６、ドライバ２７、ロウデコーダモジュール２８、カラムデコーダ２９、及びセンスアンプモジュール４０が主に配置される。
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の整数）を備える。複数のブロックＢＬＫの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタは、電気的に書き換え可能な不揮発性メモリセルである。メモリセルアレイ１１には、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０〜ＢＬＫｍの各々を示すものとする。ブロックＢＬＫの具体的な構成については後述する。
入出力回路２１及びロジック制御回路２２は、バスを介して、外部装置（例えば、メモリコントローラ）（不図示）に接続される。入出力回路２１は、メモリコントローラとの間でバスを介して、信号ＤＱ（例えば、ＤＱ０，ＤＱ１，ＤＱ２，…，ＤＱ７）を送受信する。
ロジック制御回路２２は、バスを介してメモリコントローラから外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
チップイネーブル信号ＣＥｎは、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１の選択を可能にし、この半導体記憶装置１を選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ２４Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ２４Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータを入出力回路２１に保持することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、半導体記憶装置１に対する書き込み及び消去を禁止する際にアサートされる。
レディー／ビジー回路２３は、シーケンサ２５からの制御に応じて、レディー／ビジー信号Ｒ／Ｂｎを生成する。信号Ｒ／Ｂｎは、半導体記憶装置１がレディー状態であるか、ビジー状態であるかを示す。レディー状態は、メモリコントローラからの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラからの命令を受け付けることができない状態であることを示す。メモリコントローラは、半導体記憶装置１から信号Ｒ／Ｂｎを受けることで、半導体記憶装置１がレディー状態であるか、あるいはビジー状態であるかを知ることができる。
ステータスレジスタ２４Ａは、半導体記憶装置１の動作に必要なステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ２５の指示に基づいて入出力回路２１に転送する。アドレスレジスタ２４Ｂは、入出力回路２１から転送されたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、カラムアドレス、及びロウアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。コマンドレジスタ２４Ｃは、入出力回路２１から転送されたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ２５に書き込み動作を命ずる書き込みコマンド、及び読み出し動作を命ずる読み出しコマンドなどを含む。ステータスレジスタ２４Ａ、アドレスレジスタ２４Ｂ、及びコマンドレジスタ２４Ｃは、例えばＳＲＡＭから構成される。
シーケンサ２５は、コマンドレジスタ２４Ｃからコマンドを受け、このコマンドに基づくシーケンスに従って半導体記憶装置１を統括的に制御する。シーケンサ２５は、ロウデコーダモジュール２８、センスアンプモジュール４０、及び電圧生成回路２６などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。
具体的には、シーケンサ２５は、コマンドレジスタ２４Ｃから受信した書き込みコマンドに基づいて、ロウデコーダモジュール２８、ドライバ２７、及びセンスアンプモジュール４０を制御して、アドレス情報ＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ２５は、またコマンドレジスタ２４Ｃから受信した読み出しコマンドに基づいて、ロウデコーダモジュール２８、ドライバ２７、及びセンスアンプモジュール４０を制御して、アドレス情報ＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。
電圧生成回路２６は、半導体記憶装置１の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２６は、生成した電圧を、メモリセルアレイ１１、ドライバ２７、及びセンスアンプモジュール４０などに供給する。
ドライバ２７は、電圧生成回路２６から複数の電圧を受け取る。ドライバ２７は、電圧生成回路２６から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダモジュール２８に供給する。
ロウデコーダモジュール２８は、アドレスレジスタ２４Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダモジュール２８は、ロウアドレスのデコード結果に基づいて、ブロックＢＬＫのいずれかを選択し、さらに選択したブロックＢＬＫ内のワード線を選択する。さらに、ロウデコーダモジュール２８は、選択されたブロックＢＬＫに、ドライバ２７から供給された複数の電圧を転送する。
カラムデコーダ２９は、アドレスレジスタ２４Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ２９は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。
センスアンプモジュール４０は、データの読み出し動作時に、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。そして、センスアンプモジュール４０は、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に保持し、これを入出力回路２１へ転送する。また、センスアンプモジュール４０は、データの書き込み動作時に、入出力回路２１から転送された書き込みデータＤＡＴを一時的に保持する。さらに、センスアンプモジュール４０は、書き込みデータＤＡＴをビット線に転送する。
次に、図４を用いて、メモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０〜ＢＬＫｍを有する。ここでは、１つのブロックＢＬＫの回路構成を説明するが、その他のブロックの回路構成も同様である。
図４は、メモリセルアレイ１１内の１つのブロックＢＬＫの回路図である。ブロックＢＬＫは、例えば、複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を備える。ここでは、一例として、ブロックＢＬＫが、ストリングユニットＳＵ０〜ＳＵ３を備える例を示すが、ブロックＢＬＫが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
ストリングユニットＳＵ０〜ＳＵ３の各々は、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。１個のストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数は、任意に設定可能である。
ＮＡＮＤストリングＮＳは、複数のメモリセルトランジスタＭＴ０，ＭＴ１，ＭＴ２，…，ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが８個のメモリセルトランジスタＭＴ０〜ＭＴ７、及び２個のセレクトトランジスタＳＴ１，ＳＴ２を備える例を示すが、ＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数は、任意に設定可能である。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示すものとする。
メモリセルトランジスタＭＴ０〜ＭＴ７の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０〜ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。
メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１〜ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０〜ＳＧＤ３の各々は、ロウデコーダモジュール２８によって独立に制御される。
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１〜ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳが接続される。なお、ブロックＢＬＫに含まれるストリングユニットＳＵ０〜ＳＵ３には、個別のセレクトゲート線ＳＧＳ、すなわち、セレクトゲート線ＳＧＳ０〜ＳＧＳ３がそれぞれ接続される場合もある。セレクトトランジスタＳＴ１，ＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
ブロックＢＬＫに含まれるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、ワード線ＷＬ０〜ＷＬ７にそれぞれ接続される。ワード線ＷＬ０〜ＷＬ７の各々は、ロウデコーダモジュール２８によって独立に制御される。
ビット線ＢＬ０〜ＢＬｉ（ｉは０以上の整数）の各々は、複数のブロックＢＬＫに接続され、ブロックＢＬＫに含まれるストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０〜ＢＬｉの各々は、ブロックＢＬＫ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。
ブロックＢＬＫは、例えば、データの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＴの保持するデータは、一括して消去される。なお、データはストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページと呼ぶ。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶し、２ビットデータを記憶する場合に２ページデータを、３ビットデータを記憶する場合に３ページデータをそれぞれ記憶する。
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
また、メモリセルアレイ１１の構成についてはその他の構成であってもよい。メモリセルアレイ１１の構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
次に、図５を用いて、メモリセルアレイ１１におけるＮＡＮＤストリングＮＳの断面構造を説明する。ＮＡＮＤストリングＮＳは、前述したように、メモリセルトランジスタＭＴ０〜ＭＴ７、及びセレクトトランジスタＳＴ１，ＳＴ２を含む。
図５は、第１実施形態におけるメモリセルアレイ１１内のＮＡＮＤストリングＮＳの断面図である。なお、図５では導電層間の層間絶縁膜が省略されている。
図５に示すように、メモリセルアレイ１１は、半導体基板５０、導電層５１〜５４、メモリピラーＭＰ、及びコンタクトプラグＣＰ１を含む。半導体基板５０の上方には、導電層５１が設けられる。導電層５１は、ＸＹ面に平行な平板状に形成され、ソース線ＳＬとして機能する。なお、半導体基板５０の主面は、ＸＹ面に対応する。
導電層５１上には、ＸＺ面に沿った複数のスリットＳＬＴが、Ｙ方向に配列される。導電層５１上かつ隣り合うスリットＳＬＴ間の構造体（または、積層体）が、例えば１つのストリングユニットＳＵに対応する。
導電層５１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層５２、複数の導電層５３、導電層５４、及び導電層５５が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層５２〜５４は、それぞれがＸＹ面に平行な平板状に形成される。導電層５２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層５３は、下層から順に、それぞれワード線ＷＬ０〜ＷＬ７として機能する。導電層５４は、セレクトゲート線ＳＧＤとして機能する。導電層５２〜５４は、例えばタングステン（Ｗ）を含む。
複数のメモリピラーＭＰは、例えば、Ｘ方向及びＹ方向に千鳥状に配列される。複数のメモリピラーＭＰの各々は、スリットＳＬＴ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層５４の上面から導電層５１の上面に達するように、導電層５４，５３，５２を通過して設けられる。各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。
メモリピラーＭＰは、例えば、ブロック絶縁層６０、電荷蓄積層６１、トンネル絶縁層（トンネル絶縁膜とも称する）６２、及び半導体層６３を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層６０が設けられる。ブロック絶縁層６０の内壁に、電荷蓄積層６１が設けられる。電荷蓄積層６１の内壁に、トンネル絶縁層６２が設けられる。さらに、トンネル絶縁層６２の内側に半導体層６３が設けられる。なお、メモリピラーＭＰは、半導体層６３の内部にコア絶縁層を設けた構造としてもよい。
このようなメモリピラーＭＰの構成において、メモリピラーＭＰと導電層５２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと導電層５３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０〜ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層５４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
半導体層６３は、メモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１，ＳＴ２のチャネル層として機能する。半導体層６３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
電荷蓄積層６１は、メモリセルトランジスタＭＴにおいて半導体層６３から注入される電荷を蓄積する機能を有する。電荷蓄積層６１は、例えばシリコン窒化膜を含む。
トンネル絶縁層６２は、半導体層６３から電荷蓄積層６１に電荷が注入される際、または電荷蓄積層６１に蓄積された電荷が半導体層６３へ拡散する際に電位障壁として機能する。トンネル絶縁層６２は、例えばシリコン酸化膜を含む。
ブロック絶縁層６０は、電荷蓄積層６１に蓄積された電荷が導電層５３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層６０は、例えばシリコン酸化層及びシリコン窒化層を含む。
メモリピラーＭＰの上面より上方には、層間絶縁膜を介して導電層５５が設けられる。導電層５５は、Ｙ方向に延伸したライン状の配線層であり、ビット線ＢＬとして機能する。複数の導電層５５はＸ方向に配列され、導電層５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰ内の半導体層６３上にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１上に１つの導電層５５が設けられる。導電層５５は、例えばアルミニウム（Ａｌ）あるいはタングステン（Ｗ）、銅（Ｃｕ）を含む。コンタクトプラグＣＰ１は、導電層、例えばタングステン（Ｗ）を含む。
また、ワード線ＷＬ、及びセレクトゲート線ＳＧＤ及びＳＧＳの本数は、前述した本数に限定されるものではなく、それぞれメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２の個数に従って変更される。セレクトゲート線ＳＧＳは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。セレクトゲート線ＳＧＤは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。
１．１．３ 半導体記憶装置の断面構造
次に、図６〜図１１を用いて、半導体記憶装置１の断面構造について説明する。なお、図６〜図１１では、導電層間の層間絶縁膜が省略されている。図６〜図１１に示した断面図において、Ｚ方向の矢印方向を正方向と称し、Ｚ方向の矢印方向と反対の方向を負方向と称する。
図６は、図２におけるＡ１−Ａ１線に沿った断面図であり、メモリセル領域１０、周辺回路領域２０及び端部領域３０のＸＺ面に沿った断面図である。図７は、図２におけるＡ１−Ａ１線とは別の位置にあるＡ２−Ａ２線に沿った断面図である。
半導体記憶装置１は、周辺回路チップ２００及びメモリアレイチップ３００を備える。周辺回路チップ２００は、半導体基板７０、及び半導体基板７０に設けられた周辺回路を含む。メモリアレイチップ３００は、半導体基板５０、及び半導体基板５０に設けられたメモリセルアレイを含む。
周辺回路チップ２００とメモリアレイチップ３００は、それぞれの表面に設けられた導電パッドにより、導電パッド同士が対向するように貼り合わせられている。すなわち、半導体記憶装置１は、周辺回路チップ２００の上面の導電パッドと、メモリアレイチップ３００の上面の導電パッドとが貼り合わせられた構造を有する。
図６に示すように、メモリアレイチップ３００のメモリセル領域１０には、メモリピラーＭＰ、及び導電層５１，５２，５３，５４等が配置される。また、周辺回路チップ２００の周辺回路領域２０には、周辺回路としてのＣＭＯＳ回路ＣＭが配置される。すなわち、Ｚ方向から見たとき、メモリアレイチップ３００のメモリセル領域１０と周辺回路チップ２００の周辺回路領域２０とは重複するように配置される。
なお、周辺回路を形成するトランジスタのサイズなどによっては、Ｚ方向から見たときに、ＣＭＯＳ回路ＣＭのみが配置されており、メモリピラーＭＰ等が配置されていない領域があってもよい。この様子を図７に示す。
メモリアレイチップ３００及び周辺回路チップ２００の端部領域３０には、チェーン配線３１、及び隣接配線３２，３３が配置される。
以下に、図６を用いて、メモリアレイチップ３００におけるメモリセル領域１０の断面構造を詳述する。
半導体基板５０には、絶縁層を介してＺ方向の負方向に導電層５１が設けられる。導電層５１には、導電層５２、複数の導電層５３、及び導電層５４が絶縁層を介してＺ方向の負方向に積層された積層体が設けられる。導電層５１〜５４は、ＸＹ面（または、半導体基板５０面）に沿った（または、平行な）プレート形状を有する。導電層５１〜５４は、Ｘ方向に伸びる。
導電層５１は、ソース線ＳＬとして機能する。導電層５２は、セレクトゲート線ＳＧＳとして機能する。導電層５３は、複数のワード線ＷＬ０〜ＷＬ７としてそれぞれ機能する。導電層５４は、セレクトゲート線ＳＧＤとして機能する。導電層５１〜５４は、例えば、タングステン（Ｗ）あるいは多結晶シリコンを含む。半導体基板５０は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
Ｘ方向に伸びる各導電層５２〜５４は、コンタクトプラグＣＰ２を介して導電層５６Ａに電気的に接続される。図６では、一部の導電層５３に接続されたコンタクトプラグＣＰ２のみを示し、その他の導電層５２，５４に接続されたコンタクトプラグは省略している。導電層５６Ａには、ビア５７Ａ、導電パッド５８Ａ、ビア５９Ａ、及び導電パッド６０Ａが順にＺ方向の負方向に設けられる。
導電層５２〜５４を含む積層体には、柱状体の複数のメモリピラーＭＰが設けられる。各メモリピラーＭＰはＺ方向に伸びる。各メモリピラーＭＰは、導電層５２〜５４をＺ方向（または、積層方向）に貫くように配置され、導電層５４の表面から導電層５１に達する。すなわち、メモリピラーＭＰは、セレクトゲート線ＳＧＤ、複数のワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＳを通り、ソース線ＳＬに接続される。
メモリピラーＭＰには、Ｚ方向の負方向にコンタクトプラグＣＰ１が設けられ、コンタクトプラグＣＰ１に導電層５５（または、ビット線ＢＬ）が設けられる。導電層５５には、ビア５９Ｂ、及び導電パッド６０Ｂが順にＺ方向の負方向に設けられる。メモリピラーＭＰの詳細については、図５を用いて前述した通りである。
半導体基板５０には、Ｚ方向の負方向にコンタクトプラグＣＰ３が設けられ、コンタクトプラグＣＰ３に導電パッド５６Ｃが設けられる。さらに、導電パッド５６Ｃには、ビア５７Ｃ、導電パッド５８Ｃ、ビア５９Ｃ、及び導電パッド６０Ｃが順にＺ方向の負方向に設けられる。
以下に、図６を用いて、周辺回路チップ２００における周辺回路領域の断面構造を詳述する。
半導体基板７０には、例えば、ｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタと記す）、及びｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）を含むＣＭＯＳ回路ＣＭが設けられる。ＣＭＯＳ回路ＣＭは、複数のメモリセルの動作を制御する周辺回路を構成する。半導体基板７０は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
図６に示すように、半導体基板７０には、ソース領域及びドレイン領域７０Ａ、及び素子分離領域７０Ｂが設けられる。ソース領域７０Ａとドレイン領域７０Ａ間の半導体基板７０には、Ｚ方向の正方向にゲート絶縁層７１が設けられ、ゲート絶縁層７１にゲート電極７２が設けられる。ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各々は、ソース領域７０Ａ、ドレイン領域７０Ａ、半導体基板７０の半導体層、ゲート絶縁層７１、及びゲート電極７２を含む。
ソース領域７０Ａとドレイン領域７０Ａには、Ｚ方向の正方向にそれぞれビア７３Ａが設けられ、ビア７３Ａにそれぞれ導電層７４Ａが設けられる。導電層７４Ａには、ビア７５Ａ、導電層７６Ａ、ビア７７Ａ、導電層７８Ａ、ビア７９Ａ、及び導電層８０Ａ、ビア８１Ａ、及び導電パッド８２Ａが順にＺ方向の正方向に設けられる。導電パッド８２Ａは、Ｚ方向の正方向において、周辺回路チップ２００の表面に配置される。
他のソース領域７０Ａとドレイン領域７０Ａには、Ｚ方向の正方向にそれぞれビア７３Ｂが設けられ、ビア７３Ｂにそれぞれ導電層７４Ｂが設けられる。導電層７４Ｂには、ビア７５Ｂ、導電層７６Ｂ、ビア７７Ｂ、導電層７８Ｂ、ビア７９Ｂ、及び導電層８０Ｂ、ビア８１Ｂ、及び導電パッド８２Ｂが順にＺ方向の正方向に設けられる。導電パッド８２Ｂは、Ｚ方向の正方向において、周辺回路チップ２００の表面に配置される。
半導体基板７０の不純物拡散領域７０Ｃには、Ｚ方向の正方向にビア７３Ｃが設けられ、ビア７３Ｃに導電層７４Ｃが設けられる。さらに、導電層７４Ｃには、ビア７５Ｃ、導電層７６Ｃ、ビア７７Ｃ、導電層７８Ｃ、ビア７９Ｃ、導電層８０Ｃ、ビア８１Ｃ、及び導電パッド８２Ｃが順にＺ方向の正方向に設けられる。導電パッド８２Ｃは、Ｚ方向の正方向において、周辺回路チップ２００の表面に配置される。
周辺回路チップ２００とメモリアレイチップ３００は、導電パッド８２Ａと導電パッド６０Ａ、導電パッド８２Ｂと導電パッド６０Ｂ、及び導電パッド８２Ｃと導電パッド６０Ｃが対向するようにそれぞれ貼り合わせられる。これにより、導電パッド８２Ａと導電パッド６０Ａとが接合され、電気的に接続される。同様に、導電パッド８２Ｂと導電パッド６０Ｂ、及び導電パッド８２Ｃと導電パッド６０Ｃがそれぞれ接合され、電気的に接続される。
次に、図６、図８及び図９を用いて、周辺回路チップ２００及びメモリアレイチップ３００における端部領域３０の断面構造を詳述する。
図８は、図２におけるＡ３−Ａ３線に沿った断面図であり、端部領域３０内のチェーン配線３１のＸＺ面に沿った断面図である。図９は、図２におけるＡ４−Ａ４線に沿った断面図であり、端部領域３０の隣接配線３２のＸＺ面に沿った断面図である。
端部領域３０には、前述したように、チェーン配線３１と、チェーン配線３１に隣接し、チェーン配線３１を挟むように配置された隣接配線３２，３３が設けられる。
以下に、チェーン配線３１の断面構造について述べる。
図６及び図８に示すように、チェーン配線３１は、周辺回路チップ２００内に導電層３１１、ビア３１２、導電パッド３１３を有し、メモリアレイチップ３００内に導電層３１４、ビア３１５、導電層３１６、ビア３１７、及び導電パッド３１８を有する。これらの導電層、ビア、及び導電パッドが電気的に接続され、チェーン配線３１を構成する。
周辺回路チップ２００の上面には、導電パッド３１３が設けられる。具体的には、周辺回路チップ２００とメモリアレイチップ３００との貼合面の、周辺回路チップ２００側に導電パッド３１３が設けられる。導電パッド３１３には、Ｚ方向の負方向（または、半導体基板７０側）にビア３１２、及び導電層３１１が順に設けられる。
また、半導体基板７０には、Ｚ方向の正方向に絶縁層を介して導電層９０が設けられる。導電層９０は、ダイシングラインから発生するクラックを停止するクラックストッパーとして機能する。さらに、導電層９０は、半導体記憶装置１の側面からの汚染物質の侵入を防止するストッパーとして機能する。
メモリアレイチップ３００の上面には、導電パッド３１８が設けられる。具体的には、周辺回路チップ２００とメモリアレイチップ３００との貼合面の、メモリアレイチップ３００側に導電パッド３１８が設けられる。導電パッド３１８には、Ｚ方向の正方向（または、半導体基板５０側）にビア３１７、及び導電層３１６、ビア３１５、及び導電層３１４が順に設けられる。導電層３１４には、コンタクトプラグＣＰ４１がＺ方向の正方向に設けられる。
コンタクトプラグＣＰ４１は、半導体基板５０を通り、半導体基板５０の表面に達する。半導体基板５０表面のコンタクトプラグＣＰ４１上には導電パッド３１Ａが設けられる。導電パッド３１Ａは、コンタクトプラグＣＰ４１に電気的に接続される。このような構造により、導電パッド３１Ａは、コンタクトプラグＣＰ４１、導電層３１４、ビア３１５、導電層３１６、ビア３１７、及び導電パッド３１８に電気的に接続される。
以下に、隣接配線３２の断面構造について述べる。
図６及び図９に示すように、隣接配線３２は、周辺回路チップ２００内に導電層３２１、ビア３２２、導電パッド３２３を有し、メモリアレイチップ３００内に導電層３２４、ビア３２５、導電層３２６、ビア３２７、及び導電パッド３２８を有する。これらの導電層、ビア、及び導電パッドが電気的に接続され、隣接配線３２を構成する。
周辺回路チップ２００の上面には、導電パッド３２３が設けられる。詳述すると、周辺回路チップ２００とメモリアレイチップ３００との貼合面の、周辺回路チップ２００側に導電パッド３２３が設けられる。導電パッド３２３には、Ｚ方向の負方向（または、半導体基板７０側）にビア３２２、及び導電層３２１が順に設けられる。また、半導体基板７０には、Ｚ方向の正方向に絶縁層を介して導電層９０が設けられる。
メモリアレイチップ３００の上面には、導電パッド３２８が設けられる。詳述すると、周辺回路チップ２００とメモリアレイチップ３００との貼合面の、メモリアレイチップ３００側に導電パッド３２８が設けられる。導電パッド３２８には、Ｚ方向の正方向（または、半導体基板５０側）にビア３２７、及び導電層３２６、ビア３２５、及び導電層３２４が順に設けられる。導電層３２４には、コンタクトプラグＣＰ４２がＺ方向の正方向に設けられる。
コンタクトプラグＣＰ４２は半導体基板５０を通り、半導体基板５０の表面に達する。半導体基板５０表面のコンタクトプラグＣＰ４２上には導電パッド３２Ａが設けられる。導電パッド３２Ａは、コンタクトプラグＣＰ４２に電気的に接続される。このような構造により、導電パッド３２Ａは、コンタクトプラグＣＰ４２、導電層３２４、ビア３２５、導電層３２６、ビア３２７、及び導電パッド３２８に電気的に接続される。
以下に、隣接配線３３の断面構造について述べる。隣接配線３３は、隣接配線３２と配置場所が異なり、チェーン配線３１の、隣接配線３２が配置された場所と反対側に配置される。隣接配線３３の断面構造は、隣接配線３２の断面構造とほぼ同様であるため、ＸＺ面に沿った断面図は省略する。
隣接配線３３は、図６に示すように、周辺回路チップ２００内に導電層３３１、ビア３３２、導電パッド３３３を有し、メモリアレイチップ３００内に導電層３３４、ビア３３５、導電層３３６、ビア３３７、及び導電パッド３３８を有する。これらの導電層、ビア、及び導電パッドが電気的に接続され、隣接配線３３を構成する。
周辺回路チップ２００の上面には、導電パッド３３３が設けられる。詳述すると、周辺回路チップ２００とメモリアレイチップ３００との貼合面の、周辺回路チップ２００側に導電パッド３３３が設けられる。導電パッド３３３には、Ｚ方向の負方向（または、半導体基板７０側）にビア３３２、及び導電層３３１が順に設けられる。また、半導体基板７０には、Ｚ方向の正方向に絶縁層を介して導電層９０が設けられる。
メモリアレイチップ３００の上面には、導電パッド３３８が設けられる。詳述すると、周辺回路チップ２００とメモリアレイチップ３００との貼合面の、メモリアレイチップ３００側に導電パッド３３８が設けられる。導電パッド３３８には、Ｚ方向の正方向（または、半導体基板５０側）にビア３３７、及び導電層３３６、ビア３３５、及び導電層３３４が順に設けられる。導電層３３４には、コンタクトプラグＣＰ４３がＺ方向の正方向に設けられる。
コンタクトプラグＣＰ４３は半導体基板５０を通り、半導体基板５０の表面に達する。半導体基板５０表面のコンタクトプラグＣＰ４３上には、導電パッド３３Ａが設けられる。導電パッド３３Ａは、コンタクトプラグＣＰ４３に電気的に接続される。このような構造により、導電パッド３３Ａは、コンタクトプラグＣＰ４３、導電層３３４、ビア３３５、導電層３３６、ビア３３７、及び導電パッド３３８に電気的に接続される。
周辺回路チップ２００とメモリアレイチップ３００は、導電パッド３１３と導電パッド３１８、導電パッド３２３と導電パッド３２８、及び導電パッド３３３と導電パッド３３８が対向するようにそれぞれ貼り合わせられる。これにより、導電パッド３１３と導電パッド３１８とが接合され、電気的に接続される。同様に、導電パッド３２３と導電パッド３２８、及び導電パッド３３３と導電パッド３３８がそれぞれ接合され、電気的に接続される。
なお、図６では、Ｚ方向から見たときにメモリセル領域１０のメモリピラー等と重複して周辺回路が設けられた例を示したが、これに限るわけではない。半導体記憶装置１において、Ｚ方向から見たときにメモリセル領域１０のメモリピラー等と重複して周辺回路が設けられていない部分もありえる。この様子を、図１０に示す。また、例えば、メモリセル領域１０及び周辺回路領域２０における各素子のレイアウトによっては、メモリセルアレイも周辺回路もいずれも設けられていない部分もありえる。この様子を図１１に示す。
１．１．４ 半導体記憶装置における端部領域の詳細
次に、図１２〜図１６を用いて、端部領域３０におけるチェーン配線３１、及び隣接配線３２，３３の詳細について説明する。なお、図１２〜図１６では、ビア３１５，３２５，３３５、導電層３１４，３２４，３３４、及びコンタクトプラグＣＰ４１，ＣＰ４２，ＣＰ４３は省略している。
図１２は、半導体記憶装置１の端部領域３０に設けられるチェーン配線３１及び隣接配線３２，３３を概略的に示す平面図である。図１２は、左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳのうちの上辺ＴＳに沿ったチェーン配線３１及び隣接配線３２，３３を示す。左辺ＬＳ、右辺ＲＳ、及び下辺ＢＳに沿った各チェーン配線３１及び隣接配線３２，３３も、測定用の導電パッドが異なるが、その他は図１２〜図１６に示す構造と同様である。
図１３は、図１２におけるＢ１−Ｂ１線（または、チェーン配線）に沿った断面図であり、図１４は図１２におけるＢ２−Ｂ２線（または、隣接配線）に沿った断面図である。図１５は、図１２におけるＢ３−Ｂ３線（または、隣接配線）に沿った断面図である。さらに、図１６は、図１２におけるＢ４−Ｂ４線に沿った断面図である。
図１２に示すように、端部領域３０には、チェーン配線３１及び隣接配線３２，３３が設けられる。チェーン配線３１と隣接配線３２，３３は隣接して配置される。チェーン配線３１は、隣接配線３２と３３との間に配置される。
チェーン配線３１は、図１２、図１３及び図１６に示すように、周辺回路チップ２００内の導電パッド３１３、ビア３１２、及び導電層３１１と、メモリアレイチップ３００内の導電パッド３１８、ビア３１７、及び導電層３１６とを有する。
図１３に示すように、周辺回路チップ２００内において、導電層３１１はＸ方向に伸びる。複数の導電パッド３１３は、Ｘ方向に所定間隔で配列される。導電パッド３１３は、ビア３１２を介して導電層３１１の一端に電気的に接続される。他の導電パッド３１３は、ビア３１２を介して導電層３１１の他端に電気的に接続される。
メモリアレイチップ３００内において、導電層３１６はＸ方向に伸びる。複数の導電パッド３１８は、Ｘ方向に所定間隔で配列される。導電パッド３１８は、ビア３１７を介して導電層３１６の一端に電気的に接続される。他の導電パッド３１８は、ビア３１７を介して導電層３１６の他端に電気的に接続される。
導電パッド３１３は、周辺回路チップ２００の上面に設けられる。導電パッド３１８は、メモリアレイチップ３００の上面に設けられる。導電パッド３１３と導電パッド３１８は、Ｚ方向に互いに対応する位置に配置される。導電パッド３１３と導電パッド３１８は、対向するように貼り合わせられる。
導電層３１６の一端には、ビア３１５、導電層３１４、及びコンタクトプラグＣＰ４１（不図示）を介して、導電パッド３１Ａｃが電気的に接続される。他の導電層３１６の一端には、ビア３１５、導電層３１４、及びコンタクトプラグＣＰ４１を介して、導電パッド３１Ａｄが電気的に接続される。
このような構造により、導電パッド３１Ａｃと導電パッド３１Ａｄ間は、導電層３１６、ビア３１７、導電パッド３１８、導電パッド３１３、ビア３１２、及び導電層３１１を介して電気的に接続される。なお、導電パッド３１３及び３１８は、Ｘ方向に所定間隔で規則的に配置されてもよいし、設計上の任意の間隔で配置されてもよい。
隣接配線３２は、図１２、図１４及び図１６に示すように、周辺回路チップ２００内の導電パッド３２３、ビア３２２、及び導電層３２１と、メモリアレイチップ３００内の導電パッド３２８、ビア３２７、及び導電層３２６とを有する。
図１４に示すように、周辺回路チップ２００内において、導電層３２１はＸ方向に伸びる。複数の導電パッド３２３は、Ｘ方向に所定間隔で配列される。各導電パッド３２３は、ビア３２２を介して導電層３２１に電気的に接続される。メモリアレイチップ３００内において、導電層３２６はＸ方向に伸びる。複数の導電パッド３２８は、Ｘ方向に所定間隔で配列される。各導電パッド３２８は、ビア３２７を介して導電層３２６に電気的に接続される。
導電パッド３２３は、周辺回路チップ２００の上面に設けられる。導電パッド３２８は、メモリアレイチップ３００の上面に設けられる。導電パッド３２３と３２８は、Ｚ方向に互いに対応する位置に配置される。導電パッド３２３と導電パッド３２８は、導電パッド３２３と導電パッド３２８とが対向するように貼り合わせられる。
導電パッド３１３、３１８、３２３、３２８、３３３、及び３３８の各々は、Ｚ方向からみて、例えば、同一寸法で形成され、矩形形状を有する。各導電パッドのＹ方向における寸法Ｙ１は、Ｙ方向において隣接する導電パッド同士の間隔Ｙ２よりも大きい。
導電層３２６には、ビア３２５、導電層３２４、及びコンタクトプラグＣＰ４２（不図示）を介して、導電パッド３２Ａｂが電気的に接続される。
このような構造により、導電パッド３２Ａｂは、導電層３２６、ビア３２７、導電パッド３２８、導電パッド３２３、ビア３２２、及び導電層３２１に電気的に接続される。なお、導電パッド３２３及び３２８は、Ｘ方向に所定間隔で規則的に配置されてもよいし、設計上の任意の間隔で配置されてもよい。
隣接配線３３の構造は、隣接配線３２とほぼ同様である。隣接配線３３は、図１２及び図１５に示すように、周辺回路チップ２００内の導電パッド３３３、ビア３３２、及び導電層３３１と、メモリアレイチップ３００内の導電パッド３３８、ビア３３７、及び導電層３３６とを有する。
周辺回路チップ２００内において、導電層３３１はＸ方向に伸びる。複数の導電パッド３３３は、Ｘ方向に所定間隔で配列される。各導電パッド３３３は、ビア３３２を介して導電層３３１に電気的に接続される。メモリアレイチップ３００内において、導電層３３６はＸ方向に伸びる。複数の導電パッド３３８は、Ｘ方向に所定間隔で配列される。各導電パッド３３８は、ビア３３７を介して導電層３３６に電気的に接続される。
導電パッド３３３は、周辺回路チップ２００の上面に設けられる。導電パッド３３８は、メモリアレイチップ３００の上面に設けられる。導電パッド３３３と３３８は、Ｚ方向に互いに対応する位置に配置される。導電パッド３３３と導電パッド３３８は、対向するように貼り合わせられる。
導電層３３６には、ビア３３５、導電層３３４、及びコンタクトプラグＣＰ４３（不図示）を介して、導電パッド３３Ａｂが電気的に接続される。
このような構造により、導電パッド３３Ａｂは、導電層３３６、ビア３３７、導電パッド３３８、導電パッド３３３、ビア３３２、及び導電層３３１に電気的に接続される。なお、導電パッド３３３及び３３８は、Ｘ方向に所定間隔で規則的に配置されてもよいし、設計上の任意の間隔で配置されてもよい。
１．２ 第１実施形態の動作
第１実施形態では、チェーン配線３１を用いて、周辺回路チップ２００の導電パッド３１３と、メモリアレイチップ３００の導電パッド３１８との貼り合わせによる接合状態（または、電気的な接続状態）を検出する。すなわち、周辺回路チップ２００の導電パッドと、メモリアレイチップ３００の導電パッドとの間に剥がれ等の接続不良が発生していないかどうかを検出する。
チェーン配線３１は、周辺回路チップ２００の導電パッド３１３とメモリアレイチップ３００の導電パッド３１８とが貼合され、導電パッド３１３と導電パッド３１８とが電気的に接続された貼合部分（または、接合部分）を有する。導電パッド３１Ａｃは、チェーン配線３１の一端に電気的に接続され、導電パッド３１Ａｄはチェーン配線３１の他端に電気的に接続されている。
第１実施形態においては、導電パッド３１Ａｃと導電パッド３１Ａｄとの間の電気的な接続状態を調べる。例えば、プローブ装置を用いて、導電パッド３１Ａｃと導電パッド３１Ａｄ間の電気抵抗を測定する。
導電パッド３１Ａｃと導電パッド３１Ａｄ間の電気抵抗が所定の抵抗値以下である場合、周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの貼合部分に剥がれ等が発生せず、問題が無いと判定する。他方、導電パッド３１Ａｃと導電パッド３１Ａｄ間の電気抵抗が所定の抵抗値より高い場合、周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの貼合部分に剥がれ等が発生していると判定する。
このように、周辺回路チップ２００の導電パッド３１３と、メモリアレイチップ３００の導電パッド３１８とを貼り合せた後、導電パッド３１Ａｃと導電パッド３１Ａｄ間の電気抵抗を測定することにより、周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの間の接合状態、または電気的な接続状態を検出する。
チェーン配線３１は、半導体記憶装置１の左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳの４辺に沿って設けられている。これら左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳにそれぞれ対応する各チェーン配線の一端に接続された導電パッド３１Ａｃと、各チェーン配線の他端に接続された導電パッド３１Ａｄとを用いて、各チェーン配線における電気抵抗を測定する。これにより、左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳにそれぞれ対応する各チェーン配線のうち、どのチェーン配線おいて導電パッドの剥がれが生じているかを検出することができる。例えば、左辺ＬＳに対応するチェーン配線の一端と他端にそれぞれ接続された導電パッド３１Ａｃと導電パッド３１Ａｄ間の電気抵抗を測定すれば、左辺ＬＳに対応するチェーン配線３１おいて、導電パッド３１３と導電パッド３１８との貼合部分に剥がれが生じているか否かを検出することができる。
また、第１実施形態では、チェーン配線３１と隣接配線３２及び３３とを用いて、周辺回路チップ２００とメモリアレイチップ３００との貼り合わせにおける位置ずれを検出する。すなわち、周辺回路チップ２００とメモリアレイチップ３００との貼り合わせにおいて、周辺回路チップ２００の導電パッドと、メモリアレイチップ３００の導電パッドとの間に位置ずれが発生していないかどうかを検出する。
周辺回路チップ２００あるいはメモリアレイチップ３００において、隣接配線３２，３３は、チェーン配線３１を挟むように、チェーン配線３１と所定距離を空けて配置される。周辺回路チップ２００とメモリアレイチップ３００とが貼合された後、周辺回路チップ２００とメモリアレイチップ３００間に生じた位置ずれ量が所定距離より小さい場合、チェーン配線３１と隣接配線３２あるいは３３とは接触せず、チェーン配線と隣接配線間が電気的に絶縁状態となる。他方、前記位置ずれ量が所定距離以上である場合、チェーン配線３１と隣接配線３２あるいは３３とが接触し、チェーン配線と隣接配線間が導通状態あるいは低抵抗状態となる。
第１実施形態においては、導電パッド３１Ａｃと、導電パッド３２Ａｂあるいは３３Ａｂとの間の電気的な接続状態を調べる。例えば、プローブ装置を用いて、導電パッド３１Ａｃと導電パッド３２Ａｂ間、及び導電パッド３１Ａｃと導電パッド３３Ａｂ間の電気抵抗を測定する。
導電パッド３１Ａｃと導電パッド３２Ａｂあるいは３３Ａｂとの間の電気抵抗が非常に大きく、導電パッド３１Ａｃと導電パッド３２Ａｂあるいは３３Ａｂ間が絶縁状態にある場合、周辺回路チップ２００とメモリアレイチップ３００との貼合時に生じた位置ずれ量が許容範囲内に収まっていると判定する。他方、導電パッド３１Ａｃと導電パッド３２Ａｂあるいは３３Ａｂとの間の電気抵抗が非常に小さい場合、または導電パッド３１Ａｃと導電パッド３２Ａｂあるいは３３Ａｂ間が導通状態にある場合、周辺回路チップ２００とメモリアレイチップ３００との貼合時に生じた位置ずれ量が許容範囲を超えていると判定する。
このように、周辺回路チップ２００の導電パッドと、メモリアレイチップ３００の導電パッドとを貼り合せた後、導電パッド３１Ａｃと導電パッド３２Ａｂあるいは３３Ａｂ間の電気的な接続状態を測定することにより、周辺回路チップ２００とメモリアレイチップ３００との貼合時の位置ずれ量が許容範囲内であるか否かを検出することができる。
チェーン配線３１及び隣接配線３２，３３は、半導体記憶装置１の４辺に沿って設けられている。このため、４辺に沿って設けられた隣接配線のうち、どの隣接配線３２あるいは３３が導通状態にあるかによって、どの方向に、例えばＸ方向あるいはＹ方向のいずれの方向に位置ずれが発生しているかを検出することができる。
１．３ 第１実施形態の効果
第１実施形態によれば、前述したように、端部領域３０に設けられたチェーン配線３１及び隣接配線３２，３３を用いて、周辺回路チップ２００とメモリアレイチップ３００との貼合時における貼り合わせ不良（または剥がれ不良）、すなわち周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの接合不良を検出することができる。
さらに、半導体記憶装置１の左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳに対応するチェーン配線ごとに、導電パッド間に剥がれがあるか否かを検出することができる。このため、導電パッド間に剥がれが生じた場所を特定することができ、剥がれ不良の解析を容易化することができる。
また、端部領域３０内のチェーン配線３１及び隣接配線３２，３３を用いて、周辺回路チップ２００とメモリアレイチップ３００との貼合時における位置ずれ不良、すなわち周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの位置ずれ量が許容範囲内にあるか否かを検出することができる。
さらに、半導体記憶装置１の左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳに対応するチェーン配線及び隣接配線ごとに、位置ずれを検出することができる。このため、位置ずれがどの方向に発生しているかを特定することができ、位置ずれ不良の解析を容易化することができる。
以上により、第１実施形態によれば、周辺回路チップ２００とメモリアレイチップ３００との貼合における導電パッド間の接合不良（あるいは、剥がれ不良）、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ２００とメモリアレイチップ３００における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
２．第２実施形態
第２実施形態では、第１実施形態におけるチェーン配線３１及び隣接配線３２，３３と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第１実施形態と同様である。第２実施形態では、第１実施形態と異なる点について主に説明する。
第２実施形態は、チェーン配線及び隣接配線としての導電層を、周辺回路チップ２００内及びメモリアレイチップ３００内にそれぞれ追加した例である。周辺回路チップ２００内の導電層３１１より半導体基板７０側に、チェーン配線あるいは隣接配線としての導電層をさらに設ける。メモリアレイチップ３００内の導電層３１６より半導体基板５０側に、チェーン配線あるいは隣接配線としての導電層をさらに設ける。
２．１ 第２実施形態の端部領域の詳細
図１７〜図２１を用いて、第２実施形態の端部領域３０におけるチェーン配線、及び隣接配線の詳細について説明する。なお、第２実施形態における図１７〜図２１では、チェーン配線及び隣接配線を構成する導電層、ビア及び導電パッドのみを示し、その他の構成は省略している。以降の実施形態においても同様である。
図１７は、第２実施形態の端部領域３０に設けられるチェーン配線３１_１及び隣接配線３２_１，３３_１を概略的に示す平面図である。図１７は、左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳのうちの上辺ＴＳに沿ったチェーン配線３１_１及び隣接配線３２_１，３３_１を示す。左辺ＬＳ、右辺ＲＳ、及び下辺ＢＳに沿った各チェーン配線３１_１及び隣接配線３２_１，３３_１も、測定用の導電パッドが異なるが、その他は図１７〜図２１に示す構造と同様である。
図１８は、図１７におけるＣ１−Ｃ１線（または、チェーン配線）に沿った断面図であり、図１９は図１７におけるＣ２−Ｃ２線（または、隣接配線）に沿った断面図である。さらに、図２０は、図１７におけるＣ３−Ｃ３線、図２１はＣ４−Ｃ４線にそれぞれ沿った断面図である。
図１７に示すように、端部領域３０には、チェーン配線３１_１及び隣接配線３２_１，３３_１が設けられる。チェーン配線３１_１と隣接配線３２_１，３３_１は、隣接して配置される。チェーン配線３１_１は、隣接配線３２_１と３３_１との間に配置される。
チェーン配線３１_１は、図１７、図１８及び図２１に示すように、周辺回路チップ２００内の導電パッド３１３、ビア３１２、導電層３１１、ビア３１０、及び導電層３０９と、メモリアレイチップ３００内の導電パッド３１８、ビア３１７、導電層３１６、ビア３１５、及び導電層３１４とを有する。
図１８に示すように、周辺回路チップ２００内において、導電層３０９はＸ方向に伸びる。複数の導電パッド３１３は、Ｘ方向に所定間隔で配列される。導電パッド３１３は、ビア３１２、導電層３１１及びビア３１０を順に介して導電層３０９の一端に電気的に接続される。他の導電パッド３１３は、ビア３１２、導電層３１１及びビア３１０を順に介して導電層３０９の他端に電気的に接続される。
メモリアレイチップ３００内において、導電層３１４はＸ方向に伸びる。複数の導電パッド３１８は、Ｘ方向に所定間隔で配列される。導電パッド３１８は、ビア３１７、導電層３１６及びビア３１５を順に介して導電層３１４の一端に電気的に接続される。他の導電パッド３１８は、ビア３１７、導電層３１６及びビア３１５を順に介して導電層３１４の他端に電気的に接続される。
導電層３１４には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３１Ａｃが電気的に接続される。他の導電層３１４には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３１Ａｄが電気的に接続される。
このような構造により、導電パッド３１Ａｃと導電パッド３１Ａｄ間は、導電層３１６、ビア３１５、導電層３１６、ビア３１７、導電パッド３１８、導電パッド３１３、ビア３１２、導電層３１１、ビア３１０、及び導電層３０９を介して電気的に接続される。
隣接配線３２_１は、図１７、図１９、図２０及び図２１に示すように、周辺回路チップ２００内の導電パッド３２３、ビア３２２、導電層３２１、ビア３２０、及び導電層３１９と、メモリアレイチップ３００内の導電パッド３２８、ビア３２７、導電層３２６、ビア３２５、及び導電層３２４とを有する。
図１９に示すように、周辺回路チップ２００内において、導電層３２１はＸ方向に伸びる。複数の導電パッド３２３及びビア３２２は、Ｘ方向に所定間隔で配列される。各導電パッド３２３は、ビア３２２を介して導電層３２１に電気的に接続される。導電層３１９はＸ方向に伸びる。導電層３２１と導電層３１９との間には、複数のビア３２０が設けられる。各ビア３２０は、Ｘ方向に所定間隔で配列される。各導電パッド３２３は、ビア３２２、導電層３２１、ビア３２０、及び導電層３１９に電気的に接続される。
メモリアレイチップ３００内において、導電層３２６はＸ方向に伸びる。複数の導電パッド３２８及びビア３２７は、Ｘ方向に所定間隔で配列される。各導電パッド３２８は、ビア３２７を介して導電層３２６に電気的に接続される。導電層３２４はＸ方向に伸びる。導電層３２６と導電層３２４との間には、複数のビア３２５が設けられる。各ビア３２５は、Ｘ方向に所定間隔で配列される。各導電パッド３２８は、ビア３２７、導電層３２６、ビア３２５、及び導電層３２４に電気的に接続される。
導電層３２４には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３２Ａｂが電気的に接続される。
このような構造により、導電パッド３２Ａｂは、導電層３２４、ビア３２５、導電層３２６、ビア３２７、導電パッド３２８、導電パッド３２３、ビア３２２、導電層３２１、ビア３２０、及び導電層３１９に電気的に接続される。
２．２ 第２実施形態の動作
第２実施形態では、チェーン配線３１_１を用いて、周辺回路チップ２００の導電パッド３１３と、メモリアレイチップ３００の導電パッド３１８との貼り合わせによる接合状態（または、電気的な接続状態）を検出する。
例えば、プローブ装置を用いて、チェーン配線３１_１の一端に接続された導電パッド３１Ａｃと、チェーン配線３１_１の他端に接続された導電パッド３１Ａｄとの間の電気抵抗を測定することにより、周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの間の接合状態を検出する。
また、第２実施形態では、チェーン配線３１_１と隣接配線３２_１及び３３_１とを用いて、周辺回路チップ２００とメモリアレイチップ３００との貼り合わせにおける位置ずれを検出する。
例えば、プローブ装置を用いて、チェーン配線３１_１に接続された導電パッド３１Ａｃと、隣接配線３２_１に接続された導電パッド３２Ａｂとの間、及び導電パッド３１Ａｃと、隣接配線３３_１に接続された導電パッド３３Ａｂとの間の電気抵抗を測定することにより、周辺回路チップ２００とメモリアレイチップ３００との貼合時の位置ずれ量が許容範囲内であるか否かを検出する。その他は前述した第１実施形態と同様である。
２．３ 第２実施形態の効果
第２実施形態によれば、前記第１実施形態と同様に、周辺回路チップ２００とメモリアレイチップ３００との貼合における導電パッド間の接合不良（あるいは、剥がれ不良）、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ２００とメモリアレイチップ３００における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
さらに、第２実施形態では、周辺回路チップ２００内に導電層３１１より半導体基板７０側に導電層３０９をさらに設け、メモリアレイチップ３００内に導電層３１６より半導体基板５０側に導電層３１４をさらに設ける。これら導電層３０９，３１４はチェーン配線３１_１を構成する導電層として使用されると共に、ダイシングライン１０１からのクラックの侵入を防止するクラックストッパーとしても機能する。その他の効果は、前記第１実施形態と同様である。
３．第３実施形態
第３実施形態では、第１及び第２実施形態と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第１実施形態と同様である。第３実施形態では、第１実施形態と異なる点について主に説明する。
第３実施形態では、チェーン配線を構成する導電パッド３１３間、及び導電パッド３１８間に、位置ずれ検出用の導電パッドを配置する。これにより、チェーン配線に直交する方向（または、Ｙ方向）だけでなく、チェーン配線に沿った方向（または、Ｘ方向）の位置ずれも検出できるようにする。
３．１ 第３実施形態の端部領域の詳細
図２２〜図２７を用いて、第３実施形態の端部領域３０におけるチェーン配線、及び隣接配線の詳細について説明する。
図２２は、第３実施形態の端部領域３０に設けられるチェーン配線３１_２及び隣接配線３２_２，３３_２を概略的に示す平面図である。図２２は、左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳのうちの上辺ＴＳに沿ったチェーン配線３１_２及び隣接配線３２_２，３３_２を示す。左辺ＬＳ、右辺ＲＳ、及び下辺ＢＳに沿った各チェーン配線３１_２及び隣接配線３２_２，３３_２も、測定用の導電パッドが異なるが、その他は図２２〜図２７に示す構造と同様である。
図２３は、図２２におけるＤ１−Ｄ１線（または、チェーン配線）に沿った断面図であり、図２４は図２２におけるＤ２−Ｄ２線（または、隣接配線）に沿った断面図である。さらに、図２５、図２６及び図２７は、図２２におけるＤ３−Ｄ３線、Ｄ４−Ｄ４線、及びＤ５−Ｄ５線にそれぞれ沿った断面図である。
図２２に示すように、端部領域３０には、チェーン配線３１_２及び隣接配線３２_２，３３_２が設けられる。チェーン配線３１_２と隣接配線３２_２，３３_２は、隣接して配置される。チェーン配線３１_２は、隣接配線３２_２と３３_２との間に配置される。
チェーン配線３１_２は、図２２、図２３、図２５、図２６及び図２７に示すように、周辺回路チップ２００内の導電パッド３１３、ビア３１２、導電層３１１、導電パッド３１３Ａ、ビア３１２Ａ、導電層３１１Ａ、ビア３１０Ａ、及び導電層３０９と、メモリアレイチップ３００内の導電パッド３１８、ビア３１７、導電層３１６、導電パッド３１８Ａ、ビア３１７Ａ、導電層３１６Ａ、ビア３１５Ａ、及び導電層３１４とを有する。
図２３に示すように、周辺回路チップ２００内において、導電層３１１はＸ方向に伸びる。複数の導電パッド３１３は、Ｘ方向に所定間隔で配列される。導電パッド３１３は、ビア３１２を介して導電層３１１の一端に電気的に接続される。他の導電パッド３１３は、ビア３１２を介して導電層３１１の他端に電気的に接続される。導電層３０９はＸ方向に伸びる。導電パッド３１３と他の導電パッド３１３との間には、導電パッド３１３Ａが配置される。導電パッド３１３Ａは、ビア３１２Ａ、導電層３１１Ａ及びビア３１０Ａを順に介して、導電層３０９に電気的に接続される。
メモリアレイチップ３００内において、導電層３１６はＸ方向に伸びる。複数の導電パッド３１８は、Ｘ方向に所定間隔で配列される。導電パッド３１８は、ビア３１７を介して導電層３１６の一端に電気的に接続される。他の導電パッド３１８は、ビア３１７を介して導電層３１６の他端に電気的に接続される。導電層３１４はＸ方向に伸びる。導電パッド３１８と他の導電パッド３１８との間には、導電パッド３１８Ａが配置される。導電パッド３１８Ａは、ビア３１７Ａ、導電層３１６Ａ及びビア３１５Ａを順に介して、導電層３１４に電気的に接続される。
導電パッド３１３と導電パッド３１８、及び導電パッド３１３Ａと導電パッド３１８Ａは、Ｚ方向に互いに対応する位置にそれぞれ配置される。導電パッド３１３と導電パッド３１８、及び導電パッド３１３Ａと導電パッド３１８Ａは、対向するようにそれぞれ貼り合わせられる。
導電層３１６には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３１Ａｃが電気的に接続される。他の導電層３１６には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３１Ａｄが電気的に接続される。導電層３１４には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３１Ａｉが電気的に接続される。
隣接配線３２_２は、図２４に示すように、第１実施形態において図１４に示した隣接配線３２の構造と比べて、導電パッド３２３，３２８及びビア３２２，３２７の配列の間隔が狭い。その他の構造は、隣接配線３２の構造と同様である。また、隣接配線３３_２は、隣接配線３２_２の構造と同様であるため、記載を省略する。
３．２ 第３実施形態の動作
第３実施形態では、チェーン配線３１_２を用いて、周辺回路チップ２００の導電パッド３１３と、メモリアレイチップ３００の導電パッド３１８との貼り合わせによる接合状態を検出する。
例えば、プローブ装置を用いて、チェーン配線３１_２の一端に接続された導電パッド３１Ａｃと、チェーン配線３１_２の他端に接続された導電パッド３１Ａｄとの間の電気抵抗を測定することにより、周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの間の接合状態を検出する。
また、第３実施形態では、チェーン配線３１_２と隣接配線３２_２及び３３_２とを用いて、周辺回路チップ２００とメモリアレイチップ３００との貼り合わせにおける位置ずれを検出する。
例えば、プローブ装置を用いて、チェーン配線３１_２に接続された導電パッド３１Ａｃと、隣接配線３２_２に接続された導電パッド３２Ａｂとの間、及び導電パッド３１Ａｃと、隣接配線３３_２に接続された導電パッド３３Ａｂとの間の電気抵抗を測定することにより、周辺回路チップ２００とメモリアレイチップ３００との貼合時の位置ずれ量が許容範囲内であるか否かを検出する。その他は前述した第１実施形態と同様である。
３．３ 第３実施形態の効果
第３実施形態によれば、前記第１実施形態と同様に、周辺回路チップ２００とメモリアレイチップ３００との貼合における導電パッド間の接合不良（あるいは、剥がれ不良）、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ２００とメモリアレイチップ３００における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
さらに、第３実施形態では、チェーン配線３１_２を構成する導電パッド３１３間に導電パッド３１８Ａを配置することにより、チェーン配線３１_２に沿った方向（Ｘ方向）への位置ずれも検出することができる。
また、第２実施形態と同様に、周辺回路チップ２００内に導電層３１１より半導体基板７０側に導電層３０９をさらに設け、メモリアレイチップ３００内に導電層３１６より半導体基板５０側に導電層３１４をさらに設ける。これら導電層３０９，３１４はチェーン配線３１_２を構成する導電層として使用されると共に、ダイシングライン１０１からのクラックの侵入を防止するクラックストッパーとしても機能する。その他の効果は、前記第１実施形態と同様である。
４．第４実施形態
第４実施形態では、第１乃至第３実施形態と異なる構成を有するチェーン配線及び隣接配線について説明する。以下に説明しない構成及び動作等については第１実施形態と同様である。第４実施形態では、第１実施形態と異なる点について主に説明する。
第４実施形態では、第３実施形態と同様に、チェーン配線を構成する導電パッド３１３間、及び導電パッド３１８間に、位置ずれ検出用の導電パッドを配置することに加えて、隣接配線３２_３と隣接配線３３_３とを電気的に接続する。これにより、チェーン配線に直交する方向だけでなく、チェーン配線に沿った方向の位置ずれも検出できるようにする。
４．１ 第４実施形態の端部領域の詳細
図２８〜図３３を用いて、第４実施形態の端部領域３０におけるチェーン配線、及び隣接配線の詳細について説明する。
図２８は、第４実施形態の端部領域３０に設けられるチェーン配線３１_３及び隣接配線３２_３，３３_３を概略的に示す平面図である。図２８は、左辺ＬＳ、右辺ＲＳ、上辺ＴＳ、及び下辺ＢＳのうちの上辺ＴＳに沿ったチェーン配線３１_３及び隣接配線３２_３，３３_３を示す。左辺ＬＳ、右辺ＲＳ、及び下辺ＢＳに沿った各チェーン配線３１_３及び隣接配線３２_３，３３_３も、測定用の導電パッドが異なるが、その他は図２８〜図３３に示す構造と同様である。
図２９は、図２８におけるＥ１−Ｅ１線（または、チェーン配線）に沿った断面図であり、図３０は図２８におけるＥ２−Ｅ２線（または、隣接配線）に沿った断面図である。さらに、図３１、図３２及び図３３は、図２８におけるＥ３−Ｅ３線、Ｅ４−Ｅ４線、及びＥ５−Ｅ５線にそれぞれ沿った断面図である。
図２８に示すように、端部領域３０には、チェーン配線３１_３及び隣接配線３２_３，３３_３が設けられる。チェーン配線３１_３と隣接配線３２_３，３３_３は、隣接して配置される。チェーン配線３１_３は、隣接配線３２_３と３３_３との間に配置される。
チェーン配線３１_３は、図２８、図２９、図３１、図３２、及び図３３に示すように、周辺回路チップ２００内の導電パッド３１３、ビア３１２、導電層３１１、導電パッド３１３Ａ、ビア３１２Ａ、及び導電層３１１Ａと、メモリアレイチップ３００内の導電パッド３１８、ビア３１７、導電層３１６、導電パッド３１８Ａ、ビア３１７Ａ、導電層３１６Ａとを有する。
図２９に示すように、周辺回路チップ２００内において、導電層３１１はＸ方向に伸びる。複数の導電パッド３１３は、Ｘ方向に所定間隔で配列される。導電パッド３１３は、ビア３１２を介して導電層３１１の一端に電気的に接続される。他の導電パッド３１３は、ビア３１２を介して導電層３１１の他端に電気的に接続される。導電パッド３１３と他の導電パッド３１３との間には、導電パッド３１３Ａが配置される。導電パッド３１３Ａは、ビア３１２Ａを介して導電層３１１Ａに電気的に接続される。
メモリアレイチップ３００内において、導電層３１６はＸ方向に伸びる。複数の導電パッド３１８は、Ｘ方向に所定間隔で配列される。導電パッド３１８は、ビア３１７を介して導電層３１６の一端に電気的に接続される。他の導電パッド３１８は、ビア３１７を介して導電層３１６の他端に電気的に接続される。導電パッド３１８と他の導電パッド３１８との間には、導電パッド３１８Ａが配置される。導電パッド３１８Ａは、ビア３１７Ａを介して導電層３１４に電気的に接続される。
導電パッド３１３と導電パッド３１８、及び導電パッド３１３Ａと導電パッド３１８Ａは、対向するようにそれぞれ貼り合わせられる。
導電層３１６には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３１Ａｃが電気的に接続される。他の導電層３１６には、ビア、導電層、及びコンタクトプラグ（不図示）を介して、導電パッド３１Ａｄが電気的に接続される。
隣接配線３２_３は、図３０に示すように、第３実施形態と同様に、図１４に示した第１実施形態における隣接配線３２の構造と比べて、導電パッド３２３，３２８の配列の間隔が狭い。その他の構造は、第１実施形態と同様である。また、隣接配線３３_３は、隣接配線３２_３の構造と同様であるため、記載を省略する。
４．２ 第４実施形態の動作
第４実施形態では、チェーン配線３１_３を用いて、周辺回路チップ２００の導電パッド３１３と、メモリアレイチップ３００の導電パッド３１８との貼り合わせによる接合状態を検出する。
例えば、プローブ装置を用いて、チェーン配線３１_３の一端に接続された導電パッド３１Ａｃと、チェーン配線３１_３の他端に接続された導電パッド３１Ａｄとの間の電気抵抗を測定することにより、周辺回路チップ２００の導電パッドとメモリアレイチップ３００の導電パッドとの間の接合状態を検出する。
また、第４実施形態では、チェーン配線３１_３と隣接配線３２_３及び３３_３とを用いて、周辺回路チップ２００とメモリアレイチップ３００との貼り合わせにおける位置ずれを検出する。
例えば、プローブ装置を用いて、チェーン配線３１_３に接続された導電パッド３１Ａｃと、隣接配線３２_３に接続された導電パッド３２Ａｂとの間、及び導電パッド３１Ａｃと、隣接配線３３_３に接続された導電パッド３３Ａｂとの間の電気抵抗を測定することにより、周辺回路チップ２００とメモリアレイチップ３００との貼合時の位置ずれ量が許容範囲内であるか否かを検出する。その他は前述した第１実施形態と同様である。
４．３ 第４実施形態の効果
第４実施形態によれば、前記第１実施形態と同様に、周辺回路チップ２００とメモリアレイチップ３００との貼合における導電パッド間の接合不良（あるいは、剥がれ不良）、及び位置ずれ不良を容易に検出することができる。これにより、不良な半導体記憶装置の流出を削減でき、さらに動作の信頼性を向上可能な半導体記憶装置を提供できる。さらに、周辺回路チップ２００とメモリアレイチップ３００における接合不良及び位置ずれ不良の解析を容易化できるため、半導体記憶装置の生産性を向上させることができる。
さらに、第４実施形態では、チェーン配線３１_３を構成する導電パッド３１３間に導電パッド３１８Ａを配置することにより、チェーン配線３１_３に沿った方向（Ｘ方向）への位置ずれも検出することができる。その他の効果は、前記第１実施形態と同様である。
５．その他変形例等
前記実施形態は、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、さらには半導体メモリ以外の種々の記憶装置に適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、１０…メモリセル領域、１１…メモリセルアレイ、２０…周辺回路領域、２１…入出力回路、２２…ロジック制御回路、２３…レディー／ビジー回路、２４…レジスタ群、２５…シーケンサ（または、制御回路）、２６…電圧生成回路、２７…ドライバ、２８…ロウデコーダモジュール、２９…カラムデコーダ、３０…端部領域、３１，３１_１，３１_２，３１_３…チェーン配線、３１Ａ…導電パッド、３１Ａａ，３１Ａｂ，３１Ａｃ，３１Ａｄ，３１Ａｅ，３１Ａｆ，３１Ａｇ，３１Ａｈ…導電パッド、３２，３２_１，３２_２，３２_３…隣接配線、３２Ａ…導電パッド、３２Ａａ，３２Ａｂ，３２Ａｃ，３２Ａｄ…導電パッド、３３，３３_１，３３_２，３３_３…隣接配線、３３Ａ…導電パッド、３３Ａａ，３３Ａｂ，３３Ａｃ，３３Ａｄ…導電パッド、４０…センスアンプモジュール、ＢＬ，ＢＬ０〜ＢＬｉ…ビット線、ＢＬＫ，ＢＬＫ０〜ＢＬＫｍ…ブロック、ＭＰ…メモリピラー、ＭＴ，ＭＴ０〜ＭＴ７…メモリセルトランジスタ、ＳＧＤ，ＳＧＤ０〜ＳＧＤ３…セレクトゲート線、ＳＧＳ…セレクトゲート線、ＳＬ…ソース線、ＳＴ１，ＳＴ２…セレクトトランジスタ、ＳＵ，ＳＵ０〜ＳＵ３…ストリングユニット、ＷＬ，ＷＬ０〜ＷＬ７…ワード線。

Claims (9)

  1. 第１基板に設けられた複数のメモリセルと、
    前記第１基板上に設けられ、前記複数のメモリセルを囲むように配置された複数の第１パッドと、
    前記第１基板上に設けられ、前記第１パッドに電気的に接続された第１導電層と、
    を有する第１チップと、
    第２基板に設けられた第１回路と、
    前記第２基板上に設けられ、前記第１回路を囲むように配置された複数の第２パッドと、
    前記第２基板上に設けられ、前記第２パッドに電気的に接続された第２導電層と、
    を有する第２チップと、
    を備え、
    前記第１チップの前記第１パッドと、前記第２チップの前記第２パッドとが対向するように貼合されている半導体記憶装置。
  2. 前記第１パッド、前記第１導電層、前記第２パッド、及び前記第２導電層は、ＴＥＧ（test element group）を構成する請求項１に記載の半導体記憶装置。
  3. 前記第１パッド、前記第１導電層、前記第２パッド、及び前記第２導電層は、前記メモリセル及び前記第１回路から電気的に絶縁されたテスト用のパターンを構成する請求項１または２に記載の半導体記憶装置。
  4. 前記第１パッドは前記第１チップの端部近傍に設けられ、前記第２パッドは前記第２チップの端部近傍に設けられる請求項１に記載の半導体記憶装置。
  5. 前記第１チップは、前記第１パッドと反対側の面に設けられた複数の第３パッドをさらに備え、
    前記第３パッドは、前記第１パッドに電気的に接続されている請求項１に記載の半導体記憶装置。
  6. 前記第３パッドを用いて電気抵抗を測定し、前記第１パッドと前記第２パッドとの間の剥がれを検出する請求項５に記載の半導体記憶装置。
  7. 前記第１チップは、前記第１基板上に前記第１パッドを囲むように前記第１パッドに隣接して配置された複数の第３パッドと、前記第１基板上に設けられ前記第３パッドに電気的に接続された第３導電層とをさらに備え、
    前記第２チップは、前記第２基板上に前記第２パッドを囲むように前記第２パッドに隣接して配置された複数の第４パッドと、前記第２基板上に設けられ前記第４パッドに電気的に接続された第４導電層とをさらに備える請求項１に記載の半導体記憶装置。
  8. 前記第１チップは、前記第３パッドと反対側の面に設けられた第５パッドをさらに備え、
    前記第５パッドは、前記第３導電層に電気的に接続され、
    前記第２チップは、前記第４パッドと反対側の面に設けられた第６パッドをさらに備え、
    前記第６パッドは、前記第４導電層に電気的に接続されている請求項７に記載の半導体記憶装置。
  9. 前記第１チップは、前記第１基板上に設けられ前記第１パッドに隣接して配置された複数の第５パッドと、前記第１基板上に設けられ前記第５パッドに電気的に接続された第５導電層とをさらに備え、前記第１パッドは前記第３パッドと前記第５パッドとの間に配置され、
    前記第２チップは、前記第２基板上に設けられ前記第２パッドに隣接して配置された複数の第６パッドと、前記第２基板上に設けられ前記第６パッドに電気的に接続された第６導電層とをさらに備え、前記第２パッドは前記第４パッドと前記第６パッドとの間に配置されている請求項７に記載の半導体記憶装置。
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