TW202401437A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備：第1字元線，其連接於第1記憶胞；第2字元線，其連接於第2記憶胞；第3字元線，其連接於第3記憶胞；第4字元線，其連接於第4記憶胞；第1電晶體，其電性連接於第1字元線，具有第1閘極；第2電晶體，其電性連接於第2字元線，具有第2閘極；第3電晶體，其電性連接於第3字元線，具有第3閘極；及第4電晶體，其電性連接於第4字元線，具有第4閘極。第1閘極包含於第1導電層中，第2閘極包含於與第1導電層隔開配置之第2導電層中，第3閘極與第4閘極包含於一體連續之第3導電層中。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
已知有可非揮發性記憶資料之NAND(Not-AND：與非)型快閃記憶體。
一實施形態提供一種可縮小外形尺寸、或可確保包含感測放大器之電路區域之半導體記憶裝置。
實施形態之半導體記憶裝置具備：第1字元線，其連接於第1記憶胞；第2字元線，其連接於第2記憶胞；第3字元線，其連接於第3記憶胞；第4字元線，其連接於第4記憶胞；第1電晶體，其電性連接於上述第1字元線，具有第1閘極；第2電晶體，其電性連接於上述第2字元線，具有第2閘極；第3電晶體，其電性連接於上述第3字元線，具有第3閘極；及第4電晶體，其電性連接於上述第4字元線，具有第4閘極。上述第1閘極包含於第1導電層中，上述第2閘極包含於與上述第1導電層分開配置之第2導電層中，上述第3閘極與上述第4閘極包含於一體連續之第3導電層中。
根據上述之構成，可提供一種能縮小外形尺寸、或能確保包含感測放大器之電路區域之半導體記憶裝置。
以下說明中，對具有相同之功能及構成之構成要件，標注共通之參考符號。又，以下所示之實施形態係例示用以將該實施形態之技術性思想具體化之裝置或方法者，而非將構成零件之材質、形狀、構造及配置等特定為下述者。
功能塊可作為將硬體、電腦軟體之任一者或兩者組合者而實現。功能塊未必需要如以下之例般加以區分。例如，一部分功能可藉由與例示之功能塊不同之功能塊而執行。再者，亦可將例示之功能塊分割為更細之功能子塊。
以下，對實施形態之半導體記憶裝置進行說明。作為半導體記憶裝置，舉於半導體基板之上方三維積層有記憶胞電晶體之三維積層型NAND型快閃記憶體為例進行說明。NAND型快閃記憶體係可非揮發性記憶資料之半導體記憶體。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。
1.1 半導體記憶裝置之電路構成 首先，對第1實施形態之半導體記憶裝置之電路構成進行說明。圖1係顯示第1實施形態之半導體記憶裝置之電路構成之方塊圖。
半導體記憶裝置10具備記憶胞陣列11、輸入輸出電路12、邏輯控制電路13、就緒/忙碌電路14、暫存器群15、序列發生器(或控制電路)16、電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20、及感測放大器21。暫存器群15具備狀態暫存器15A、位址暫存器15B及指令暫存器15C。
記憶胞陣列11具備1個或複數個塊BLK0、BLK1、BLK2、……、BLKn(n為0以上之自然數)。複數個塊BLK0～BLKn各自包含與列及行建立對應之複數個記憶胞電晶體(以下，亦記為記憶胞)。記憶胞電晶體係可進行電性抹除及編程之非揮發性記憶胞。記憶胞陣列11包含用以對記憶胞電晶體施加電壓之複數個字元線、複數個位元線及源極線。稍後敘述塊BLKn之具體構成。
輸入輸出電路12及邏輯控制電路13經由輸入輸出端子(或NAND匯流排)連接於記憶體控制器1。輸入輸出電路12於與記憶體控制器1之間經由輸入輸出端子，收發I/O(Input/Output：輸入輸出)信號DQ(例如，DQ0、DQ1、DQ2、……、DQ7)。I/O信號DQ將指令、位址及資料等進行通信。
邏輯控制電路13自記憶體控制器1經由輸入輸出端子(或NAND匯流排)接收外部控制信號。外部控制信號例如包含晶片啟動信號CEn、指令鎖存啟動信號CLE、位址鎖存啟動信號ALE、寫入啟動信號WEn、讀出啟動信號REn、及寫入保護信號WPn。信號名中附記之“n”表示該信號為低位準有效。
晶片啟動信號CEn於安裝有複數個半導體記憶裝置10之情形時，可選擇半導體記憶裝置10，於選擇該半導體記憶裝置10時確立。指令鎖存啟動信號CLE可將作為信號DQ發送之指令鎖存至指令暫存器15C。位址鎖存啟動信號ALE可將作為信號DQ發送之位址鎖存至位址暫存器15B。寫入啟動信號WEn可將作為信號DQ發送之資料記憶至輸入輸出電路12。讀出啟動信號REn可將自記憶胞陣列11讀出之資料作為信號DQ輸出。寫入保護信號WPn於禁止對半導體記憶裝置10之寫入動作及抹除動作時確立。
就緒/忙碌電路14根據來自序列發生器16之控制，產生就緒/忙碌信號R/Bn。就緒/忙碌信號R/Bn表示半導體記憶裝置10是就緒狀態，還是忙碌狀態。就緒狀態表示半導體記憶裝置10為可受理來自記憶體控制器1之命令之狀態。忙碌狀態表示半導體記憶裝置10為無法受理來自記憶體控制器1之命令之狀態。記憶體控制器1可藉由自半導體記憶裝置10接收就緒/忙碌信號R/Bn，而知曉半導體記憶裝置10是就緒狀態，還是忙碌狀態。
狀態暫存器15A記憶半導體記憶裝置10之動作所需之狀態資訊STS。狀態暫存器15A依照序列發生器16之指示，將狀態資訊STS傳送至輸入輸出電路12。
位址暫存器15B記憶自輸入輸出電路12傳送之位址ADD。位址ADD包含列位址及列位址。列位址例如包含指定動作對象之塊BLKn之塊位址、及指定所指定之塊內之動作對象之字元線WL之頁位址。
指令暫存器15C記憶自輸入輸出電路12傳送之指令CMD。指令CMD例如包含對序列發生器16命令寫入動作之寫入指令、命令讀出動作之讀出指令、及命令抹除動作之抹除指令等。
對於狀態暫存器15A、位址暫存器15B及指令暫存器15C例如使用SRAM(static random access memory：靜態隨機存取記憶體)。
序列發生器16自指令暫存器15C接收指令，依照基於該指令之順序總括性控制半導體記憶裝置10。
序列發生器16控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21等，執行寫入動作、讀出動作及抹除動作。具體而言，序列發生器16基於自指令暫存器15C接收到之寫入指令，控制電壓產生電路17、列解碼器18、資料暫存器20及感測放大器21，對由位址ADD指定之複數個記憶胞電晶體寫入資料。序列發生器16還基於自指令暫存器15C接收到之讀出指令，控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21，自由位址ADD指定之複數個記憶胞電晶體讀出資料。序列發生器16還基於自指令暫存器15C接收到之抹除指令，控制電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20及感測放大器21，抹除由位址ADD指定之塊中所記憶之資料。另，將包含行解碼器19及資料暫存器20等之電路稱為行系統控制電路。
電壓產生電路17自半導體記憶裝置10之外部經由電源端子接收電源電壓VDD及接地電壓VSS。電源電壓VDD係自半導體記憶裝置10之外部供給之外部電壓，例如為3.3 V。接地電壓VSS係自半導體記憶裝置10之外部供給之外部電壓，例如為0 V。
電壓產生電路17使用電源電壓VDD，產生寫入動作、讀出動作及抹除動作所需之複數個電壓。電壓產生電路17將產生之電壓供給至記憶胞陣列11、列解碼器18及感測放大器21等。
列解碼器18自位址暫存器15B接收列位址，並對該列位址進行譯碼。列解碼器18基於列位址之譯碼結果，選擇複數個塊中之任一者，進而選擇所選擇之塊BLKn內之字元線WL。再者，列解碼器18將自電壓產生電路17供給之複數個電壓傳送至所選擇之塊BLKn。稍後敘述列解碼器18之具體構成。
行解碼器19自位址暫存器15B接收行位址，並對該行位址進行譯碼。行解碼器19基於行位址之譯碼結果選擇資料暫存器20內之鎖存電路。
資料暫存器20具備複數個鎖存電路。鎖存電路暫時記憶寫入資料或讀出資料。
感測放大器21於資料之讀出動作時，感測及放大自記憶胞電晶體讀出至位元線之資料。再者，感測放大器21暫時記憶自記憶胞電晶體讀出之讀出資料DAT，並將所記憶之讀出資料DAT傳送至資料暫存器20。又，感測放大器21於資料之寫入動作時，暫時記憶自輸入輸出電路12經由資料暫存器20傳送之寫入資料DAT。再者，感測放大器21將寫入資料DAT傳送至位元線。稍後敘述感測放大器21之具體構成。
1.1.1 記憶胞陣列之構成 接著，對第1實施形態之半導體記憶裝置10內之記憶胞陣列11之電路構成進行說明。如上所述，記憶胞陣列11具有複數個塊BLK0～BLKn。以下，對塊BLKn之電路構成進行說明。
圖2係記憶胞陣列11內之塊BLKn之電路圖。塊BLKn例如具備複數個串單元SU0、SU1、SU2、SU3。以下，於記為串單元SU之情形時，顯示串單元SU0～SU3各者。串單元SU具備複數個NAND串(或記憶體串)NS。
此處，為便於說明，顯示出NAND串NS例如具備8個記憶胞電晶體MT0、MT1、MT2、……、MT7、及2個選擇電晶體ST1及ST2之例。以下，於記為記憶胞電晶體MT之情形時，顯示記憶胞電晶體MT0～MT7各者。
記憶胞電晶體MT具備控制閘極與電荷蓄積層，且非揮發地記憶資料。記憶胞電晶體MT0～MT7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。記憶胞電晶體MT可記憶1位元之資料、或2位元以上之資料。
串單元SU0中包含之複數個選擇電晶體ST1之閘極連接於選擇閘極線SGD0。同樣地，串單元SU1～SU3各者之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD1～SGD3。選擇閘極線SGD0～SGD3各者由列解碼器18獨立控制。
串單元SU0中包含之複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。同樣地，串單元SU1～SU3各者之選擇電晶體ST2之閘極連接於選擇閘極線SGS。另，亦有對串單元SU0～SU3之選擇電晶體ST2之閘極，分別連接單獨之選擇閘極線SGS之情形。選擇電晶體ST1及ST2用於選擇各種動作中之串單元SU。
塊BLKn中包含之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。字元線WL0～WL7各者由列解碼器18獨立控制。
位元線BL0、BL1、BL2、……、BLm(m為0以上之自然數)各者連接於複數個塊BLK0～BLKn，且連接於位於塊BLKn中包含之串單元SU內之1個NAND串NS。即，位元線BL0～BLm各者連接於在塊BLKn內矩陣狀配置之NAND串NS中位於同一行之複數個NAND串NS之選擇電晶體ST1之汲極。又，源極線SL連接於複數個塊BLK0～BLKn。即，源極線SL連接於塊BLKn中包含之複數個選擇電晶體ST2之源極。
總之，串單元SU包含複數個連接於不同之位元線BL，且連接於同一選擇閘極線SGD之NAND串NS。又，塊BLKn包含將字元線WL共通化之複數個串單元SU。再者，記憶胞陣列11包含將位元線BL共通化之複數個塊BLK0～BLKn。
塊BLKn例如為資料之抹除單位。即，一起抹除記憶於塊BLKn內所含之記憶胞電晶體MT中之資料。按每個塊依次抹除複數個塊內之資料。又，同時並行地抹除複數個塊內之資料。另，資料可以串單元SU單位抹除，此外，亦可以未達串單元SU之單位抹除。
將於1個串單元SU內共有字元線WL之複數個記憶胞電晶體MT稱為單元組CU。將單元組CU中包含之複數個記憶胞電晶體MT分別記憶之1位元資料之集合稱為頁。單元組CU之記憶容量根據記憶胞電晶體MT要記憶之資料之位元數而變化。例如，單元組CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於記憶2位元資料之情形時記憶2頁資料，於記憶3位元資料之情形時記憶3頁資料。
對單元組CU之寫入動作及讀出動作以頁為單位進行。換言之，對與配設於1個串單元SU之1個字元線WL連接之複數個記憶胞電晶體MT一起進行讀出動作及寫入動作。
另，塊BLKn具備之串單元之數量不限於SU0～SU3，而可任意設定。又，串單元SU中包含之NAND串NS之數量、及NAND串NS具備之記憶胞電晶體及選擇電晶體之數量亦可任意設定。再者，記憶胞電晶體MT可為使用絕緣膜作為電荷蓄積層之MONOS(metal-oxide-nitride-oxide-silicon：金屬-氧化物-氮化物-氧化物-矽)型，亦可為使用導電層作為電荷蓄積層之FG(floating gate：浮動閘極)型。
1.1.2 列解碼器之構成 接著，對第1實施形態之半導體記憶裝置10內之列解碼器18之電路構成進行說明。圖3係顯示半導體記憶裝置10內之列解碼器18之電路構成之圖。列解碼器18包含複數個列解碼器單元RD0、RD1、……、RDn。列解碼器單元RD0～RDn分別與塊BLK0～BLKn建立關聯。圖3中顯示出列解碼器單元RD0之詳細之電路構成。其他列解碼器單元RDn之電路構成與列解碼器單元RD0之電路構成同樣。
列解碼器單元RD0例如包含塊解碼器BD、傳送閘極線TG及bTG、以及傳送開關例如電晶體WLSWS、WLSW0、WLSW1、……、WLSW7、WLSWD0、WLSWD1、WLSWD2、WLSWD3、WLSWSu、WLSWD0u、WLSWD1u、WLSWD2u、WLSWD3u。以下，於記為電晶體WLSW之情形時，顯示上述電晶體WLSWS～WLSWD3u各者。
塊解碼器BD對塊位址BAd進行譯碼。塊解碼器BD基於塊位址BAd之譯碼結果，對傳送閘極線TG及bTG各者施加特定電壓。具體而言，塊解碼器BD對傳送閘極線bTG，施加施加至傳送閘極線TG之信號之反轉信號。即，施加至傳送閘極線TG之電壓、與施加至傳送閘極線bTG之電壓存在互補之關係。
電晶體WLSWS～WLSWD3u各者例如為高耐壓之n通道MOS(Metal Oxide Semiconductor：金屬氧化物半導體)場效電晶體。電晶體WLSWS～WLSWD3u各者之閘極連接於傳送閘極線TG。電晶體WLSWS～WLSWD3u各者之閘極連接於傳送閘極線bTG。即，電晶體WLSWS～WLSWD3u各者由塊解碼器BD控制。又，電晶體WLSWS～WLSWD3u之各者經由電壓供給線(或信號線)連接於電壓產生電路17。電壓供給線由複數個塊BLK共有。
電晶體WLSWS之汲極連接於電壓供給線SGSD。電壓供給線SGSD由複數個塊BLK共有，且作為與選擇之塊BLKn對應之全域傳送閘極線使用。電晶體WLSWS之源極連接於選擇閘極線SGS。選擇閘極線SGS作為對每個塊設置之局部傳送閘極線使用。
電晶體WLSW0～WLSW7各者之汲極分別連接於電壓供給線CG0～CG7。電壓供給線CG0～CG7各者作為由複數個塊BLK共有之全域字元線使用。電晶體WLSW0～WLSW7各者之源極分別連接於字元線WL0～WL7。字元線WL0～WL7各者作為對每個塊設置之局部字元線使用。
電晶體WLSWD0～WLSWD3各者之汲極分別連接於電壓供給線SGDD0～SGDD3。電壓供給線SGDD0～SGDD3各者由複數個塊BLK共有，且作為與選擇之塊BLKn對應之全域傳送閘極線使用。電晶體WLSWD0～WLSWD3各者之源極分別連接於選擇閘極線SGD0～SGD3。選擇閘極線SGD0～SGD3各者作為對每個塊設置之局部傳送閘極線使用。
電晶體WLSWSu之汲極連接於電壓供給線USGS。電晶體WLSWSu之源極連接於選擇閘極線SGS。電晶體WLSWD0u～WLSWD3u各者之汲極連接於電壓供給線USGD。電晶體WLSWD0u～WLSWD3u各者之源極分別連接於選擇閘極線SGD0～SGD3。電壓供給線USGS及USGD各者由複數個塊BLK共有，且作為與非選擇之塊BLKn對應之全域傳送閘極線使用。
藉由以上構成，列解碼器18可選擇塊BLKn。具體而言，於各種動作時，與選擇之塊BLKn對應之塊解碼器BD將“H”位準及“L”位準之電壓分別施加至傳送閘極線TG及bTG。與非選擇之塊BLKn對應之塊解碼器BD將“L”位準及“H”位準之電壓分別施加至傳送閘極線TG及bTG。
另，第1實施形態之半導體記憶裝置10具備之列解碼器18不限定於上述之電路構成。例如，列解碼器單元RDn包含之電晶體WLSW之個數可基於設置於各塊BLKn之記憶胞電晶體或選擇電晶體等之個數適當變更。本說明書中，亦將列解碼器單元RDn中包含之電晶體WLSW稱為傳送開關WLSW。
1.1.3 感測放大器之構成 接著，對第1實施形態之半導體記憶裝置10內之感測放大器21之電路構成進行說明。圖4係顯示半導體記憶裝置10內之感測放大器21之電路構成之圖。感測放大器21包含複數個感測放大器單元SAU0、SAU1、……、SAUm(m為0以上之自然數)。
感測放大器單元SAU0～SAUm分別與位元線BL0～BLm建立關聯。感測放大器單元SAUm例如包含感測放大器部SAm、位元線連接部BLHU、鎖存電路SDL、ADL及BDL、以及匯流排LBUS。
感測放大器單元SAUm中，位元線連接部BLHU連接於位元線BLm與感測放大器部SAm之間。感測放大器部SAm例如於讀出動作中，基於位元線BLm之電壓，判定讀出資料是“0”還是“1”。換言之，感測放大器部SAm感測及放大讀出至位元線BLm之電壓，判定選擇之記憶胞所記憶之資料。鎖存電路SDL、ADL及BDL各者暫時保持讀出資料或寫入資料等。
感測放大器部SAm、以及鎖存電路SDL、ADL及BDL各者連接於匯流排LBUS，可經由匯流排LBUS互相收發資料。
又，資料暫存器20中包含之鎖存電路XDL與半導體記憶裝置10之輸入輸出電路12連接，用於感測放大器單元SAUm與輸入輸出電路12之間之資料之輸入輸出。又，鎖存電路XDL例如亦可作為半導體記憶裝置10之快取記憶體使用。例如，半導體記憶裝置10於即便鎖存電路SDL、ADL及BDL正在使用之情形時，只要鎖存電路XDL空閑，則亦可設定為就緒狀態。
以下，對感測放大器21內之感測放大器單元SAUm之構成進行說明。圖5係感測放大器21內之感測放大器單元SAUm之電路圖。例如，感測放大器部SAm包含電晶體T0、T1、……、T7、及電容器CA。位元線連接部BLHU包含電晶體T8及T9。
電晶體T0例如為p通道MOS場效電晶體。電晶體T1～T7各者例如為n通道MOS場效電晶體。電晶體T8及T9各者例如為較電晶體T0～T7各者更高耐壓之n通道MOS場效電晶體。
電晶體T0之源極連接於電壓VDDSA之節點。例如，自電壓產生電路17對該節點供給電壓VDDSA。電晶體T0之汲極連接於節點ND1。電晶體T0之閘極例如連接於鎖存電路SDL之節點INV(未圖示)。電晶體T1之汲極連接於節點ND1。電晶體T1之源極連接於節點ND2。對電晶體T1之閘極輸入控制信號BLX。電晶體T2之汲極連接於節點ND1。電晶體T2之源極連接於感測節點SEN。對電晶體T2之閘極輸入控制信號HLL。
電晶體T3之汲極連接於感測節點SEN。電晶體T3之源極連接於節點ND2。對電晶體T3之閘極輸入控制信號XXL。電晶體T4之汲極連接於節點ND2。電晶體T4之源極連接於電晶體T8之汲極。對電晶體T4之閘極輸入控制信號BLC。電晶體T5之汲極連接於節點ND2。電晶體T5之源極連接於節點SRC。例如，對節點SRC供給接地電壓VSS。電晶體T5之閘極連接於節點INV。
電晶體T7之汲極連接於匯流排LBUS。電晶體T7之源極連接於電晶體T6之汲極。對電晶體T7之閘極輸入控制信號STB。電晶體T6之源極例如接地。換言之，對電晶體T6之源極供給接地電壓VSS。電晶體T6之閘極連接於感測節點SEN。
電容器CA之一電極連接於感測節點SEN。對電容器CA之另一電極輸入時脈信號CLK。
電晶體T8之汲極連接於電晶體T4之源極。電晶體T8之源極連接於位元線BLm。對電晶體T8之閘極輸入控制信號BLS。電晶體T9之汲極連接於節點BLBIAS。例如，對節點BLBIAS施加抹除電壓VERA。電晶體T9之源極連接於位元線BLm。對電晶體T9之閘極輸入控制信號BIAS。
於以上說明之感測放大器單元SAUm之電路構成中，節點INV係鎖存電路SDL中包含之節點。節點INV之電壓基於鎖存電路SDL所記憶之資料而變化。控制信號BLX、HLL、XXL、BLC、STB、BLS及BIAS、以及時脈信號CLK各者例如藉由序列發生器16而產生。例如，於讀出動作中，感測放大器部SAm基於控制信號STB確立之時序，判定讀出至位元線BLm之資料。
另，第1實施形態之半導體記憶裝置10具備之感測放大器21不限定於上述之電路構成。例如，感測放大器單元SAUm具備之鎖存電路之個數可基於1個單元組CU記憶之頁數適當變更。只要可判定讀出至位元線BLm之資料，則感測放大器部SAm亦可為其他電路構成。位元線連接部BLHU中，亦可刪除電晶體T9。
1.2 半導體記憶裝置之構造 對第1實施形態之半導體記憶裝置10之構造之一例進行說明。於以下參考之圖式中，X方向與字元線WL之延伸方向對應，Y方向與位元線BL之延伸方向對應，Z方向與相對於半導體記憶裝置10具有之半導體基板之表面正交之正交方向對應。於俯視圖中，為易於觀察圖而適當附加有陰影線。俯視圖中附加之陰影線未必與附加有陰影線之構成要件之素材或特性相關聯。於俯視圖及剖視圖各者，為易於觀察圖，而適當省略配線、接點及層間絕緣膜等之圖示。
1.2.1 半導體記憶裝置之全體構造 首先，對第1實施形態之半導體記憶裝置10之整體構造進行說明。圖6係顯示第1實施形態之半導體記憶裝置10之全體構造之一例之立體圖。半導體記憶裝置10包含記憶體晶片MC及CMOS晶片CC，具有將記憶體晶片MC之下表面與CMOS晶片CC之上表面貼合之構造。
記憶體晶片MC包含與記憶胞陣列11對應之構造。CMOS晶片CC例如包含與輸入輸出電路12、邏輯控制電路13、就緒/忙碌電路14、暫存器群15、序列發生器16、電壓產生電路17、列解碼器18、行解碼器19、資料暫存器20、及感測放大器21對應之構造。
記憶體晶片MC之區域例如被分為記憶體區域MR、引出區域HR1及HR2、以及焊墊區域PR1。記憶體區域MR佔據記憶體晶片MC之大部分，用於記憶資料。例如，記憶體區域MR包含複數個NAND串NS。引出區域HR1與HR2於X方向上夾著記憶體區域MR。即，引出區域HR1及HR2以於X方向上夾著記憶體區域MR之方式配置。引出區域HR1及HR2用於記憶體晶片MC內之積層配線(例如，字元線WL、選擇閘極線SGD及SGS)、與CMOS晶片CC內之列解碼器18(例如，電晶體WLSW)之間之連接。焊墊區域PR1於Y方向上與記憶體區域MR、以及引出區域HR1及HR2各者相鄰。焊墊區域PR1例如包含與半導體記憶裝置10之輸入輸出電路12關聯之電路。
又，記憶體晶片MC於記憶體區域MR、引出區域HR1及HR2、以及焊墊區域PR1各者之下部，具有複數個貼合焊墊BP1。貼合焊墊BP1例如亦稱為接合金屬。
記憶體區域MR內之貼合焊墊BP1連接於建立關聯之位元線BL。引出區域HR1及HR2內之貼合焊墊BP1連接於設置於記憶體區域MR之積層配線中建立關聯之配線(例如，字元線WL、選擇閘極線SGD及SGS)。焊墊區域PR1內之貼合焊墊BP1與設置於記憶體晶片MC上之焊墊(未圖示)連接。設置於記憶體晶片MC上之焊墊例如用於半導體記憶裝置10與記憶體控制器1之間之連接。
CMOS晶片CC之區域例如被分為感測放大器區域SR、周邊電路區域PERI、傳送區域XR1及XR2、以及焊墊區域PR2。感測放大器區域SR及周邊電路區域PERI於Y方向上相鄰而配置，且於Z方向上與記憶體區域MR重疊。感測放大器區域SR例如包含感測放大器21、及行系統控制電路(例如，行解碼器19及資料暫存器20)。周邊電路區域PERI例如包含邏輯控制電路13、就緒/忙碌電路14、暫存器群15、序列發生器16、及電壓產生電路17等。
傳送區域XR1與XR2於X方向上夾著感測放大器區域SR及周邊電路區域PERI。即，傳送區域XR1及XR2以於X方向上夾著感測放大器區域SR及周邊電路區域PERI之方式配置。傳送區域XR1於Z方向上與引出區域HR1、及記憶體區域MR之一部分重疊。傳送區域XR2於Z方向上與引出區域HR2、及記憶體區域MR之一部分重疊。傳送區域XR1及XR2包含列解碼器18內之複數個傳送開關，即複數個電晶體WLSW。焊墊區域PR2於Z方向上與記憶體晶片MC內之焊墊區域PR1重疊。焊墊區域PR2包含半導體記憶裝置10之輸入輸出電路12等。
又，CMOS晶片CC於感測放大器區域SR、傳送區域XR1及XR2、以及焊墊區域PR2各者之上部，具有複數個貼合焊墊BP2。貼合焊墊BP2例如亦稱為接合金屬。
傳送區域XR1內之複數個貼合焊墊BP2於Z方向上分別與引出區域HR1內之複數個貼合焊墊BP1重疊。傳送區域XR2內之複數個貼合焊墊BP2於Z方向上分別與引出區域HR2內之複數個貼合焊墊BP1重疊。該等貼合焊墊BP2與貼合焊墊BP1於Z方向上接觸並貼合。
感測放大器區域SR內之複數個貼合焊墊BP2於Z方向上分別與記憶體區域MR內之複數個貼合焊墊BP1重疊。該等貼合焊墊BP2與貼合焊墊BP1於Z方向上接觸並貼合。
焊墊區域PR2內之複數個貼合焊墊BP2於Z方向上分別與焊墊區域PR1內之複數個貼合焊墊BP1重疊。該等貼合焊墊BP2與貼合焊墊BP1於Z方向上接觸並貼合。
如上所述，將於記憶體晶片MC與CMOS晶片CC之間對向之貼合焊墊BP1與BP2貼合(圖6所示之“貼合”)。藉此，將記憶體晶片MC內之電路與CMOS晶片CC內之電路之間電性連接。於記憶體晶片MC與CMOS晶片CC之間對向之貼合焊墊BP1與BP2之組可具有邊界，亦可一體化。
於第1實施形態之半導體記憶裝置10中，引出區域HR1及HR2之X方向上之各個寬度、與傳送區域XR1及XR2之X方向上之各個寬度不同。具體而言，傳送區域XR1之X方向上之寬度較引出區域HR1之X方向上之寬度寬。傳送區域XR2之X方向上之寬度較引出區域HR2之X方向上之寬度寬。即，傳送區域XR1之一部分、及傳送區域XR2之一部分與記憶體區域MR重疊。
傳送區域XR1內之貼合焊墊BP2配置於傳送區域XR1與引出區域HR1重疊之區域、及傳送區域XR1與記憶體區域MR重疊之區域。與傳送區域XR1內之貼合焊墊BP2對應之焊墊BP1配置於引出區域HR1與傳送區域XR1重疊之區域、及記憶體區域MR與傳送區域XR1重疊之區域。同樣地，傳送區域XR2內之貼合焊墊BP2配置於傳送區域XR2與引出區域HR2重疊之區域、及傳送區域XR2與記憶體區域MR重疊之區域。與傳送區域XR2內之貼合焊墊BP2對應之焊墊BP1配置於引出區域HR2與傳送區域XR2重疊之區域、及記憶體區域MR與傳送區域XR2重疊之區域。
另，第1實施形態之半導體記憶裝置10不限定於以上說明之構造。例如，與記憶體區域MR相鄰之引出區域HR只要設置至少1個即可。半導體記憶裝置10亦可具備複數個記憶體區域MR及引出區域HR之組。該情形時，與記憶體區域MR及引出區域HR之配置對應而適當設置感測放大器區域SR、傳送區域XR及周邊電路區域PERI之組。又，記憶體晶片MC及CMOS晶片CC之配置亦可上下相反，換言之，可於Z方向上相反。該情形時，設置於記憶體晶片MC之上表面之貼合焊墊BP1、與設置於CMOS晶片CC之下表面之貼合焊墊BP2貼合。再者，用於與外部連接之焊墊設置於CMOS晶片CC上。
1.2.2 記憶體晶片MC之構造 接著，對第1實施形態之半導體記憶裝置10中之記憶體晶片MC之構造進行說明。
1.2.2.1 記憶體晶片MC之平面佈局 使用圖7，對記憶體晶片MC之平面佈局進行說明。圖7係顯示第1實施形態之半導體記憶裝置10中之記憶體晶片MC之平面佈局之一例之圖。圖7顯示出與塊BLK0及BLK1對應之區域。如圖7所示，記憶體晶片MC包含複數個狹縫ST及SHE、複數個記憶體柱MP、複數個位元線BL、及複數個接點CT及CV。
複數個狹縫ST及SHE排列於Y方向。例如，於狹縫ST與另一狹縫ST之間排列3個狹縫SHE。各狹縫ST及SHE沿X方向延伸。各狹縫ST橫穿記憶體區域MR、引出區域HR1及HR2。各狹縫SHE橫穿記憶體區域MR、及引出區域HR1及HR2內之選擇閘極線SGD。即，各狹縫ST或SHE將隔著該狹縫ST或SHE相鄰之配線層(或導電層)之間分斷及絕緣。具體而言，各狹縫ST將與字元線WL0～WL7以及選擇閘極線SGD及SGS分別對應之複數個配線層分斷及絕緣。各狹縫SHE將與字元線WL0～WL7及選擇閘極線SGD分別對應之複數個配線層分斷及絕緣。
各記憶體柱MP例如作為1個NAND串NS發揮功能。複數個記憶體柱MP於記憶體區域MR內且相鄰之狹縫ST或SHE之間之區域，例如配置成4行之交錯狀。本例中，由狹縫ST或SHE劃分之區域各者與1個串單元SU對應。另，可適當變更相鄰之狹縫ST或SHE之間之記憶體柱MP之個數及配置。
複數個位元線BL排列於X方向。各位元線BL於Y方向上延伸。各位元線BL對每個串單元SU與至少1個記憶體柱MP重疊。本例中，2個位元線BL與1個記憶體柱MP重疊。於與記憶體柱MP重疊之複數個位元線BL中之1個位元線BL、與該記憶體柱MP之間，設置接點CV。各記憶體柱MP經由接點CV，連接於建立關聯之位元線BL。
於引出區域HR1及HR2各者，選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD各自具有與上層配線層(或導電層)不重疊之部分(以下，稱為平台部分)。將與上層配線層不重疊之部分之形狀稱為階梯(step)、階地(terrace)、緣石(rimstone)等。具體而言，於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、字元線WL6與字元線WL7之間、字元線WL7與選擇閘極線SGD之間之各者設置平台部分。字元線WL1至字元線WL5亦同樣，於與上一個字元線之間設置平台部分。
複數個接點CT各者用於字元線WL0～WL7以及選擇閘極線SGS及SGD各者、與列解碼器18內之電晶體WLSW之間之連接。又，各接點CT配置於字元線WL0～WL7以及選擇閘極線SGS及SGD各者之平台部分上。此處，已顯示字元線WL0～WL7及選擇閘極線SGS之平台部分上之接點CT於X方向上配置成一行之例，但亦可於Y方向上分別偏移而配置。
與塊BLK0建立關聯之接點CT例如配置於引出區域HR1，與塊BLK1建立關聯之接點CT配置於引出區域HR2。換言之，例如，偶數編號之塊BLK經由引出區域HR1內之接點CT，連接於列解碼器18內之電晶體WLSW。奇數編號之塊BLK經由引出區域HR2內之接點CT，連接於列解碼器18內之電晶體WLSW。
於記憶體晶片MC之平面佈局中，上述之記憶體區域MR、引出區域HR1及HR2於Y方向上重複配置。另，接點CT對於各塊BLK之配置不限定於以上說明之佈局。例如，於省略單側之引出區域HR之情形時，與各塊BLK對應之接點CT集中配置於與記憶體區域MR相接之單側之引出區域HR中。又，亦可於引出區域HR1及HR2之兩側配置接點CT，自各塊BLK之兩側施加電壓。引出區域HR亦可配置成由記憶體區域MR夾著。
1.2.2.2 記憶體晶片MC之剖面構造 使用圖8，對記憶體晶片MC中之記憶體區域MR之剖面構造進行說明。圖8係顯示第1實施形態之半導體記憶裝置10中之記憶體區域MR之剖面構造之一例之圖。圖8顯示出包含記憶體柱MP、狹縫ST及SHE，且沿著Y方向之剖面。另，圖8中之Z方向相對於圖6反轉而顯示。即，圖8之上方與圖6之下側對應，圖8之下方與圖6之上側對應。如圖8所示，記憶體區域MR包含絕緣層22～27、導電層30～33、34b、34w、35b、35w、36b、36w、以及接點CV、V1及V2。
絕緣層22例如設置於記憶體晶片MC之最上層。但不限於此，亦可於絕緣層22之上設置配線層或絕緣層等。於絕緣層22之下設置導電層30。導電層30例如形成為沿XY平面擴展之板狀，作為源極線SL使用。導電層30例如包含摻雜有磷之多晶矽。
於導電層30之下設置絕緣層23。於絕緣層23之下設置導電層31。導電層31例如形成為沿XY平面擴展之板狀，作為選擇閘極線SGS使用。導電層31例如包含摻雜有磷之多晶矽。選擇閘極線SGS亦可由複數個導電層31構成。於選擇閘極線SGS由複數個導電層31構成之情形時，複數個導電層31亦可由互不相同之導電體構成。
於導電層31之下設置絕緣層24。於絕緣層24之下，交替積層導電層32與絕緣層25。複數個導電層32各者例如形成為沿XY平面擴展之板狀。複數個導電層32自導電層30側起，分別依序作為字元線WL0～WL7使用。導電層32例如包含鎢。
於最下層之導電層32之下設置絕緣層26。於絕緣層26之下設置導電層33。導電層33例如形成為沿XY平面擴展之板狀，作為選擇閘極線SGD使用。選擇閘極線SGD亦可由複數個導電層33構成。導電層33例如包含鎢。
於導電層33之下設置絕緣層27。於絕緣層27之下設置導電層34b。導電層34b例如形成為於Y方向延伸之線狀，作為位元線BL使用。即，於未圖示之區域中，複數個導電層34b沿X方向排列。導電層34b例如包含銅。以下，將設置有導電層34b之配線層稱為M0。
各記憶體柱MP沿Z方向延伸。各記憶體柱MP貫通絕緣層23～26、及導電層31～33。記憶體柱MP之上部與導電層30相接。記憶體柱MP之下部到達絕緣層27。
各記憶體柱MP例如包含半導體層40、隧道絕緣層(亦稱為隧道絕緣膜)41、絕緣層42、及阻擋絕緣層43。
半導體層40沿Z方向延伸。例如，半導體層40之下端包含於含有絕緣層27之層中。半導體層40之上端與導電層30接觸。隧道絕緣層41配置於半導體層40之側面。絕緣層42配置於隧道絕緣層41之側面。阻擋絕緣層43配置於絕緣層42之側面。
記憶體柱MP與導電層31(選擇閘極線SGS)交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電層32(字元線WL)交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電層33(選擇閘極線SGD)交叉之部分作為選擇電晶體STI發揮功能。即，半導體層40作為記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2各者之通道層發揮功能。絕緣層42作為記憶胞電晶體MT之電荷蓄積層發揮功能。
於各記憶體柱MP之半導體層40之下，設置柱狀之接點CV。於圖示之區域中，顯示出與2個記憶體柱MP中之1個記憶體柱MP對應之接點CV。對於該區域中未連接接點CV之記憶體柱MP，於未圖示之區域中連接接點CV。1個導電層34b(位元線BL)與接點CV之下接觸。
狹縫ST形成為至少一部分沿XZ平面擴展之板狀，將絕緣層23～26及導電層31～33分斷。狹縫ST之下端包含於含有絕緣層27之層中。狹縫ST之上端例如與導電層30接觸。狹縫ST例如包含氧化矽(SiO 2)。
狹縫SHE例如形成為沿XZ平面擴展之板狀，將導電層33及絕緣層26分斷。狹縫SHE之下端包含於含有絕緣層27之層中。狹縫SHE之上端例如與導電層32接觸。狹縫SHE例如包含氧化矽(SiO 2)。
於導電層34b之下設置柱狀之接點V1。於接點V1之下設置導電層35b。導電層35b作為連接記憶體晶片MC內之電路之配線使用。以下，將設置有導電層35b之配線層稱為M1。
於導電層35b之下設置柱狀之接點V2。於接點V2之下設置導電層36b。導電層36b與記憶體晶片MC之界面相接，作為貼合焊墊BP1使用。導電層36b例如包含銅。以下，將設置有導電層36b之配線層稱為MB。另，於配線層MB亦設置後述之導電層36s及36w。
圖9係沿著圖8之IX-IX線之剖視圖，顯示出第1實施形態之半導體記憶裝置10中之記憶體柱MP之剖面構造之一例。具體而言，圖9顯示出包含記憶體柱MP及導電層32，且與半導體記憶裝置10具有之半導體基板之表面平行之剖面。
如圖9所示，半導體層40例如設置於記憶體柱MP之中央部。隧道絕緣層41包圍半導體層40之側面。絕緣層42包圍隧道絕緣層41之側面。阻擋絕緣層43包圍絕緣層42之側面。導電層32包圍阻擋絕緣層43之側面。隧道絕緣層41及阻擋絕緣層43各者例如包含氧化矽(SiO 2)。絕緣層42例如包含氮化矽(SiN)。另，各記憶體柱MP亦可於半導體層40之內側進而包含絕緣層，且該絕緣層位於記憶體柱MP之中央部。即，半導體層40亦可具有設置成筒狀之絕緣層。
使用圖10，對記憶體晶片MC中之引出區域HR1之剖面構造進行說明。圖10係顯示第1實施形態之半導體記憶裝置10中之引出區域HR1之剖面構造之一例之圖。圖10顯示出與引出區域HR1中包含之偶數編號之塊BLK對應之剖面。另，圖10中之Z方向與圖8同樣，相對於圖6反轉而顯示。如圖10所示，於引出區域HR1中，選擇閘極線SGS(導電層31)、字元線WL0～WL7(導電層32)、以及選擇閘極線SGD(導電層33)各者之端部以階梯狀設置。又，於引出區域HR1中，例如設置接點CT、V1及V2、導電層34w、35w及36w。
具體而言，導電層31於Z方向上，具有不與下方之導電層32及33重疊之平台部分。各導電層32於Z方向上，具有不與下方之導電層32及33重疊之平台部分。導電層33於Z方向上，具有平台部分。複數個接點CT分別設置於導電層31～33各者之平台部分之下。複數個接點CT各者之下部例如沿設置配線層M0之面而配置。換言之，複數個接點CT各者之下部位於距導電層30大致相同之距離之位置。
於各接點CT之下例如設置導電層34w。導電層34w包含於配線層M0中。於導電層34w之下設置接點V1。於接點V1之下設置導電層35w。導電層35w包含於配線層M1中。於導電層35w之下設置接點V2。於接點V2之下設置導電層36w。導電層36w含於配線層MB中。即，導電層36w與記憶體晶片MC之界面相接，作為貼合焊墊BP1使用。導電層36w例如包含銅。
另，圖10僅顯示出設置於與字元線WL3對應之導電層34w上之接點V1及V2以及導電層35w及36w之組。於未圖示之區域中，對其他導電層34w連接接點V1及V2以及導電層35w及36w之組。與引出區域HR1且奇數編號之塊BLK對應之區域中之構造與對圖10所示之構造省略接點CT後之構造類似。又，與引出區域HR2且奇數編號之塊BLK對應之區域中之構造與使圖10所示之構造以YZ平面為對稱面反轉後之構造類似。
1.2.3 CMOS晶片CC之構造 接著，對第1實施形態之半導體記憶裝置10中之CMOS晶片CC之構造進行說明。
1.2.3.1 CMOS晶片CC之平面佈局 使用圖11，對CMOS晶片CC之平面佈局進行說明。圖11係顯示第1實施形態之半導體記憶裝置10中之CMOS晶片CC之平面佈局之一例之圖。圖11顯示出塊BLK、感測放大器單元SAU、及列解碼器單元RDn之連接關係。以下參考之圖式將於X方向上設置記憶體區域MR、引出區域HR1及HR2、感測放大器區域SR、傳送區域XR1及XR2之範圍，分別顯示為區域wMR、wHR1、wHR2、wSR、wXR1及wXR2。又，以下，為將說明簡潔化，對記憶胞陣列11具備16個塊BLK0～BLK15，列解碼器18具備列解碼器單元RD0～RD15之情形進行說明。
傳送區域XR1包含有偶數編號之列解碼器單元RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14。傳送區域XR2包含奇數編號之列解碼器單元RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15。列解碼器單元RD0、RD2、RD4、RD6、RD8、RD10、RD12及RD14分別隔著感測放大器區域SR，於X方向上與列解碼器單元RD1、RD3、RD5、RD7、RD9、RD11、RD13及RD15對向。即，列解碼器單元RD0、RD2至RD14、與列解碼器單元RD1、RD3至RD15以隔著感測放大器區域SR之方式配置於X方向上。
例如，於感測放大器區域SR中，複數個感測放大器單元SAU0～SAUm排列於X方向。
又，於記憶體區域MR中，塊BLK0～BLK15排列於Y方向。如上所述，塊BLK0～BLK15分別由列解碼器單元RD0～RD15控制。即，偶數編號之塊BLK由配置於傳送區域XR1之列解碼器單元RD控制。再者，奇數編號之塊BLK由配置於傳送區域XR2之列解碼器單元RD控制。
另，以上說明之塊BLK、感測放大器單元SAU、及列解碼器單元RD之配置僅為一例。例如，連接於各塊BLK之列解碼器單元RD之配置可於傳送區域XR1及XR2內適當變更。
1.2.3.2 CMOS晶片CC之剖面構造 使用圖12，對CMOS晶片CC之剖面構造進行說明。圖12係顯示第1實施形態之半導體記憶裝置10中之CMOS晶片CC之剖面構造之一例之圖。圖12顯示出將記憶體晶片MC與CMOS晶片CC貼合之構造。圖12亦顯示出傳送區域XR1內與電晶體WLSW6對應之構成、及感測放大器區域SR內與電晶體T8對應之構成。如圖12所示，CMOS晶片CC例如包含半導體基板50、導電層GC及51b、52b、53b、54b、55b及56b、51w、52w、53w、54w、55w及56w、以及柱狀之接點C0～C5。
半導體基板50用於形成CMOS晶片CC，例如包含P型雜質。又，半導體基板50包含省略圖示之複數個井區域。例如，於複數個井區域各者形成電晶體。且，複數個井區域之間由元件分離區域(例如，STI(Shallow Trench Isolation：淺溝槽隔離))分離。
於傳送區域XR1中，於半導體基板50上介隔閘極絕緣膜設置導電層GC。傳送區域XR1內之導電層GC例如作為列解碼器單元RD所含之電晶體WLSW6之閘極電極使用。於半導體基板50之井區域，設置電晶體WLSW6之未圖示之源極區域及汲極區域。再者，於電晶體WLSW6之源極區域上設置接點C0。
傳送區域XR1中，於接點C0上設置導電層51w。於導電層51w上設置接點C1。於接點C1上設置導電層52w。於導電層52w上設置接點C2。於接點C2上設置導電層53w。於導電層53w上設置接點C3。於接點C3上設置導電層54w。於導電層54w上設置接點C4。於接點C4上設置導電層55w。於導電層55w上設置接點C5。再者，於接點C5上設置導電層56w。
導電層56w配置於CMOS晶片CC與記憶體晶片MC之界面，作為貼合焊墊BP2使用。傳送區域XR1內之導電層56w與對向配置之記憶體區域MR內之導電層36w貼合。導電層36w配置於記憶體晶片MC與CMOS晶片CC之界面，作為貼合焊墊BP1使用。導電層56w例如與字元線WL6電性連接。導電層56w例如包含銅。傳送區域XR1雖省略圖示，但包含具有與電晶體WLSW6同樣之構造之複數個電晶體。又，傳送區域XR2中之構造與傳送區域XR1之構造同樣。
感測放大器區域SR中，於半導體基板50上介隔閘極絕緣膜設置導電層GC。感測放大器區域SR內之導電層GC例如作為感測放大器單元SAUm所含之電晶體T8之閘極電極使用。於半導體基板50之井區域，設置電晶體T8之未圖示之源極區域及汲極區域。再者，於電晶體T8之源極區域上設置接點C0。
感測放大器區域SR中，於接點C0上設置導電層51b。於導電層51b上設置接點C1。於接點C1上設置導電層52b。於導電層52b上設置接點C2。於接點C2上設置導電層53b。於導電層53b上設置接點C3。於接點C3上設置導電層54b。於導電層54b上設置接點C4。於接點C4上設置導電層55b。於導電層55b上設置接點C5。再者，於接點C5上設置導電層56b。
導電層56b配置於CMOS晶片CC與記憶體晶片MC之界面，作為貼合焊墊BP2使用。感測放大器區域SR內之導電層56b與對向配置之記憶體區域MR內之導電層36b(貼合焊墊BP1)貼合。導電層56b例如與作為位元線BL之導電層34b電性連接。導電層36b例如包含銅。感測放大器區域SR雖省略圖示，但包含具有與電晶體T8同樣之構造之複數個電晶體。
以下，將設置有導電層51w及51b之配線層稱為D0。將設置有導電層52w及52b之配線層稱為D1。將設置有導電層53w及53b之配線層稱為D2。將設置有導電層54w及54b之配線層稱為D3。將設置有導電層55w及55b之配線層稱為D4。再者，將設置有導電層56w及56b之配線層稱為DB。另，於配線層DB亦設置後述之導電層56s。分別設置於配線層D0～D3之導電層51w～55w作為連接電晶體WLSW與導電層56w之配線使用。分別設置於配線層D0～D3之導電層51b～55b作為連接電晶體T8與導電層56b之配線使用。
另，設置於CMOS晶片CC之配線層之數量可設計為任意數量。又，連接於導電層51w～56w及51b～56b各者之接點亦可根據電路之設計而省略。
連接以上說明之字元線WL6與電晶體WLSW6之路徑、及連接位元線BL與電晶體T8之路徑僅為一例。用於字元線WL以及選擇閘極線SGD及SGS之任一者、與列解碼器單元RD包含之電晶體WLSW之間之連接，且於X方向延伸之配線可設置於記憶體晶片MC側與CMOS晶片側之任一側，亦可設置於兩側。同樣地，用於位元線BL與感測放大器單元SAU包含之電晶體之間之連接，且於X方向延伸之配線可設置於記憶體晶片MC側與CMOS晶片側之任一側，亦可設置於兩側。如此，可適當變更用以連接記憶體晶片MC內之電路與CMOS晶片CC內之電路之配線之佈局。
1.2.4 傳送區域XR(電晶體WLSW)之構造 接著，對第1實施形態之CMOS晶片CC之傳送區域XR1及XR2之構造進行說明。第1實施形態中，設置於傳送區域XR1及XR2之複數個電晶體WLSW由具有不同之構造之2種電晶體構成。1種係具有由複數個電晶體共有包含閘極之配線(以下，稱為閘極配線)之構造之電晶體。即，複數個電晶體WLSW之閘極係具有由一體連續而形成之導電層GC構成之構造者。以下，將1個導電層GC作為閘極共有之電晶體稱為閘極共有電晶體SH。另1種係具有將閘極配線由各電晶體分離之構造之電晶體。即，各電晶體WLSW之閘極係具有由分離之各個導電層GC構成之構造者。以下，將以分離之各個導電層GC為閘極之各電晶體稱為閘極分離電晶體SE。
又，於第1實施形態中，分為CMOS晶片CC之外形與記憶體晶片MC之外形大體一致之情形、及CMOS晶片CC之外形較記憶體晶片MC之外形大之情形進行說明。將CMOS晶片CC與記憶體晶片MC之外形大體一致之情形設為第1例，將CMOS晶片CC之外形較記憶體晶片MC之外形大之情形設為第2例。
1.2.4.1 第1例 使用圖13，對第1實施形態之第1例之半導體記憶裝置10之構造之概要進行說明。圖13係顯示第1例之半導體記憶裝置10之構造之模式圖。圖13顯示自側面(或Y方向)觀察時之X方向上之記憶體區域MR、引出區域HR1及HR2、感測放大器區域SR、以及傳送區域XR1及XR2之佈局。另，於引出區域HR1及HR2中，表示出將字元線WL以及選擇閘極線SGD及SGS圖像化後之形狀。
於X方向上，CMOS晶片CC之外形與記憶體晶片MC之外形大體一致。換言之，自Z方向觀察時，CMOS晶片CC中之傳送區域XR1之外側端部與記憶體晶片MC中之引出區域HR1之外側端部大致齊平。CMOS晶片CC中之傳送區域XR2之外側端部與記憶體晶片MC中之引出區域HR2之外側端部大致齊平。
又，感測放大器區域SR、以及傳送區域XR1及XR2之一部分於Z方向上與記憶體區域MR重疊而配置。換言之，半導體記憶裝置10具有如下構造：自Z方向觀察時，記憶體區域MR、與感測放大器區域SR、傳送區域XR1之一部分及傳送區域XR2之一部分重疊。
又，記憶體晶片MC內之一部分字元線WL或選擇閘極線SGD及SGS使用與沿Y方向延伸之位元線BL正交之配線，連接於CMOS晶片CC之傳送區域XR1及XR2內之電晶體WLSW。記憶體晶片MC內之一部分位元線BL使用與位元線BL正交之配線，連接於CMOS晶片CC之感測放大器區域SR內之感測放大器部SA(或感測放大器單元SAU)。
如上所述，於傳送區域XR1及XR2各者配置複數個電晶體WLSW。於傳送區域XR1之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。另一方面，於傳送區域XR1之內側(即感測放大器區域SR側)之區域，換言之，於傳送區域XR1之外側之端部區域以外之區域配置複數個閘極共有電晶體SH，作為電晶體WLSW。
同樣地，於傳送區域XR2之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。另一方面，於傳送區域XR2之內側(即感測放大器區域SR側)之區域，換言之，於傳送區域XR2之外側之端部區域以外之區域配置複數個閘極共有電晶體SH，作為電晶體WLSW。
接著，使用圖14，說明半導體記憶裝置10中之引出區域HR1及傳送區域XR1之詳細構造。圖14係第1例中之引出區域HR1及傳送區域XR1之沿著X方向之剖視圖。另，由於引出區域HR2及傳送區域XR2之構造與引出區域HR1及傳送區域XR1之構造大致同樣，故省略記載。
如圖14所示，於傳送區域XR1之外側(即晶片端側)之端部區域中配置複數個閘極分離電晶體SE，作為電晶體WLSW。
例如，電晶體WLSWS之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。另，導電層56s及導電層36s分別為貼合焊墊BP2及BP1。
導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層31(即選擇閘極線SGS)。藉此，電晶體WLSWS之源極電性連接於選擇閘極線SGS。
同樣地，例如，電晶體WLSW0之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層32(即字元線WL0)。藉此，電晶體WLSW0之源極電性連接於字元線WL0。
如圖14所示，於傳送區域XR1之感測放大器區域SR側之區域中配置複數個閘極共有電晶體SH，作為電晶體WLSW。
例如，電晶體WLSW3之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。另，導電層56w及導電層36w分別為貼合焊墊BP2及BP1。
導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層32(即字元線WL3)。藉此，電晶體WLSW3之源極電性連接於字元線WL3。
同樣地，例如，電晶體WLSW4之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層33(即字元線WL4)。藉此，電晶體WLSW4之源極電性連接於字元線WL4。
接著，對閘極共有電晶體SH及閘極分離電晶體SE之平面佈局及剖面構造進行說明。
圖15係顯示閘極共有電晶體SH之平面佈局之一例之圖，且顯示出於X方向上排列有2個閘極共有電晶體SH之狀況。圖16係沿著圖15中之A-A線之剖視圖，顯示出閘極共有電晶體SH之閘極、源極及汲極之剖面構造。
於半導體基板50中設置2個主動區域AA。於2個主動區域AA之間設置元件分離區域(例如STI)EI。於主動區域AA各者中設置源極SO及汲極DR。於源極SO與汲極DR之間之主動區域AA上設置閘極絕緣膜GI。於閘極絕緣膜GI上設置作為閘極之導電層GC。導電層GC作為2個閘極共有電晶體SH之閘極發揮功能。導電層 GC一體連續形成於2個閘極共有電晶體SH之閘極絕緣膜GI上。再者，於主動區域AA之間之元件分離區域EI上設置屏蔽層GS。
例如，於寫入動作中，閘極共有電晶體SH如以下般動作。如圖16所示，對作為閘極之導電層GC供給電壓VPGMH。自電壓產生電路17經由電壓供給線CG對汲極DR供給寫入電壓VPGM。藉此，閘極共有電晶體SH成為接通狀態，來自電壓產生電路17之寫入電壓VPGM藉由汲極DR及源極SO供給至字元線WL。另，電壓VPGMH係較寫入電壓VPGM高出閘極共有電晶體SH之閾值電壓量以上之電壓。
但，於閘極共有電晶體中，具有可由複數個電晶體共有閘極，且閘極配線之引繞較為容易之優點，但如以下所述，有形成寄生電晶體，發生洩漏電流之情形。
圖17係沿著圖15中之B-B線之剖視圖，顯示出2個閘極共有電晶體SH與元件分離區域EI之剖面構造。當2個閘極共有電晶體SH相鄰排列時，有形成以元件分離區域EI上之導電層GC為閘極之寄生電晶體之情形。當形成寄生電晶體時，洩漏電流自一閘極共有電晶體SH之汲極DR，經由元件分離區域EI下之主動區域AA流向另一閘極共有電晶體SH之源極SO。因此，為減少寄生電晶體中產生之洩漏電流，於排列複數個閘極共有電晶體SH之情形時，將相鄰之主動區域AA之間之距離Dh設定得較長。
圖18係顯示閘極分離電晶體SE之平面佈局之一例之圖，顯示於X方向上排列有2個閘極分離電晶體SE之狀況。圖19係沿著圖18中之C-C線之剖視圖，顯示出閘極分離電晶體SE之閘極、源極及汲極之剖面構造。
於半導體基板50中設置2個主動區域AA。於2個主動區域AA之間設置元件分離區域EI。於主動區域AA各者中設置源極SO及汲極DR。於源極SO與汲極DR之間之主動區域AA上設置閘極絕緣膜GI。於閘極絕緣膜GI上分別設置作為閘極之導電層GC。導電層GC各自分離地配置於閘極分離電晶體SE之閘極絕緣膜GI上。導電層GC各者作為閘極分離電晶體SE各者之閘極發揮功能。再者，於主動區域AA之間之元件分離區域EI上設置屏蔽層GS。
例如，閘極分離電晶體SE與閘極共有電晶體SH同樣，於寫入動作中如以下般動作。如圖19所示，對作為閘極之導電層GC供給電壓VPGMH。自電壓產生電路17經由電壓供給線CG對汲極DR供給寫入電壓VPGM。藉此，閘極分離電晶體SE成為接通狀態，來自電壓產生電路17之寫入電壓VPGM通過汲極DR及源極SO供給至字元線WL。
於閘極分離電晶體SE中，具有於相鄰之閘極分離電晶體SE之間不形成寄生電晶體，不產生洩漏電流之優點，但如以下所述，由於導電層GC被分離，故有不易於閘極配線之引繞之情形。
圖20係沿著圖18中之D-D線之剖視圖，顯示出2個閘極分離電晶體SE與元件分離區域EI之剖面構造。如圖18及圖20所示，於主動區域AA之間之元件分離區域EI上設置屏蔽層GS。例如，對屏蔽層GS供給接地電壓VSS。藉此，可防止形成將元件分離區域EI作為閘極絕緣膜之寄生電晶體，減少洩漏電流之產生。如此，由於可防止形成寄生電晶體，故於閘極分離電晶體SE中，可將相鄰之主動區域AA之間之距離De設定得較短。即，可將相鄰之閘極分離電晶體SE中之主動區域AA之間之距離De設定得較相鄰之閘極共有電晶體SH中之主動區域AA之間之距離Dh短。
接著，對排列有複數個閘極共有電晶體SH之平面佈局進行說明。圖21係顯示排列有複數個閘極共有電晶體SH之平面佈局之圖。如圖21所示，複數個閘極共有電晶體SH沿X方向排列於半導體基板上。複數個閘極共有電晶體SH之閘極由導電層GC共有。導電層GC一體連續形成。導電層GC經由接點Ch等連接於塊解碼器BD。
閘極共有電晶體SH各者之汲極(或源極)例如分別連接於設置於導電層D0之配線上。
接著，對排列有複數個閘極分離電晶體SE之平面佈局進行說明。圖22係顯示排列有複數個閘極分離電晶體SE之平面佈局之圖。如圖22所示，複數個閘極分離電晶體SE沿X方向排列於半導體基板上。複數個閘極分離電晶體SE各者之閘極由導電層GC各者構成。導電層GC各者藉由導電層D0及連接於導電層D0之接點Ce而電性連接。連接於導電層GC之導電層D0經由接點Ch等連接於塊解碼器BD。
閘極分離電晶體SE各者之汲極(或源極)例如分別連接於設置於導電層D0及D1之配線上。
如圖21及圖22所示，相鄰之閘極共有電晶體SH之主動區域AA之間之距離Dh，較相鄰之閘極分離電晶體SE之主動區域AA之間之距離De長。即，相鄰之閘極共有電晶體SH之間之元件分離區域EI之長度較相鄰之閘極分離電晶體SE之間之元件分離區域EI之長度長。因此，配置複數個(例如，圖21所示之7個)閘極共有電晶體SH所需之區域Rh必須較配置複數個(例如，圖22所示之7個)閘極分離電晶體SE所需之區域Re更大之區域。
又，複數個閘極共有電晶體SH共有閘極配線(導電層GC)。另一方面，複數個閘極分離電晶體SE不共有閘極配線，閘極分離電晶體SE各者各自具備閘極配線。因此，於閘極分離電晶體SE中，需要用以連接閘極配線之配線(導電層D0及D1)。因此，於閘極共有電晶體SH之排列中，可削減用以連接閘極分離電晶體SE之排列所需之閘極配線之配線。
1.2.4.2 第2例 使用圖23，對第1實施形態之第2例之半導體記憶裝置10之構造之概要進行說明。圖23係顯示第2例之半導體記憶裝置10之構造之模式圖。與第1例同樣，圖23顯示自側面(或Y方向)觀察時之X方向上之記憶體區域MR、引出區域HR1及HR2、感測放大器區域SR、以及傳送區域XR1及XR2之佈局。於引出區域HR1及HR2中，表示出將字元線WL以及選擇閘極線SGD及SGS圖像化後之形狀。
於X方向上，CMOS晶片CC之外形較記憶體晶片MC之外形大。換言之，自Z方向觀察時，CMOS晶片CC中之傳送區域XR1之外側端部，較記憶體晶片MC中之引出區域HR1之外側端部更朝外側伸出。CMOS晶片CC中之傳送區域XR2之外側端部，較記憶體晶片MC中之引出區域HR2之外側端部更朝外側伸出。
又，感測放大器區域SR、以及傳送區域XR1及XR2之一部分於Z方向上與記憶體區域MR重疊配置。換言之，半導體記憶裝置10具有如下構造：自Z方向觀察時，記憶體區域MR、與感測放大器區域SR、傳送區域XR1之一部分及傳送區域XR2之一部分重疊。
傳送區域XR1之一部分於Z方向上與引出區域HR1重疊配置。傳送區域XR2之一部分於Z方向上與引出區域HR2重疊配置。換言之，半導體記憶裝置10具有如下構造：自Z方向觀察時，引出區域HR1與傳送區域XR1之一部分重疊，而且引出區域HR2與傳送區域XR2之一部分重疊。
又，記憶體晶片MC內之一部分字元線WL或選擇閘極線SGD及SGS使用與沿Y方向延伸之位元線BL正交之配線，連接於CMOS晶片CC之傳送區域XR1及XR2內之電晶體WLSW。記憶體晶片MC內之一部分位元線BL使用與位元線BL正交之配線，連接於CMOS晶片CC之感測放大器區域SR內之感測放大器部SA(或感測放大器單元SAU)。
如上所述，對傳送區域XR1及XR2各者配置複數個電晶體WLSW。於傳送區域XR1之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。另一方面，於傳送區域XR1之內側(即感測放大器區域SR側)之區域中配置複數個閘極共有電晶體SH，作為電晶體WLSW。
同樣地，於傳送區域XR2之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。另一方面，於傳送區域XR2之內側(即感測放大器區域SR側)之區域中配置複數個閘極共有電晶體SH，作為電晶體WLSW。
接著，使用圖24，說明半導體記憶裝置10中之引出區域HR1及傳送區域XR1之詳細構造。圖24係第2例中之引出區域HR1及傳送區域XR1之沿著X方向之剖視圖。另，由於引出區域HR2及傳送區域XR2之構造與引出區域HR1及傳送區域XR1之構造大致同樣，故省略記載。
如圖24所示，於傳送區域XR1之外側(即晶片端側)之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。
例如，電晶體WLSWS之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。導電層56s及導電層36s分別為貼合焊墊BP2及BP1。
導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層31(即選擇閘極線SGS)。例如，導電層35s係於X方向上，較選擇閘極線SGS更朝晶片端側延伸之導電層。藉此，電晶體WLSWS之源極電性連接於選擇閘極線SGS。
同樣地，例如，電晶體WLSW0之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。
導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層32(即字元線WL0)。例如，導電層35w係於X方向上，較字元線WL0更朝晶片端側伸出之導電層。藉此，電晶體WLSW0之源極電性連接於字元線WL0。
電晶體WLSWS及WLSW0之閘極由各自分離之各個導電層GC構成。即，構成閘極分離電晶體SE之閘極之閘極配線由各個導電層GC形成。
如圖24所示，於傳送區域XR1之感測放大器區域SR側之區域配置複數個閘極共有電晶體SH，作為電晶體WLSW。
例如，電晶體WLSW3之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層32(即字元線WL3)。例如，導電層35w係於X方向上，自字元線WL3之端部側朝感測放大器區域SR側伸出之導電層。藉此，電晶體WLSW3之源極電性連接於字元線WL3。
同樣地，例如，電晶體WLSW4之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層32(即字元線WL4)。例如，導電層35w係於X方向上，自字元線WL4之端部側朝感測放大器區域SR側伸出之導電層。藉此，電晶體WLSW4之源極電性連接於字元線WL4。
電晶體WLSW3及WLSW4之閘極由一體連續而形成之導電層GC構成。即，構成閘極共有電晶體SH之閘極之閘極配線由一體連續之導電層GC形成。
1.3 第1實施形態之效果 根據第1實施形態，可提供能縮小外形尺寸、或能確保包含感測放大器之電路區域之半導體記憶裝置。
以下，對第1實施形態之效果進行說明。
本實施形態之半導體記憶裝置具有將記憶體晶片MC與CMOS晶片CC貼合之構造。於記憶體晶片MC中積層複數個字元線WL及選擇閘極線SGD及SGS。積層之字元線WL及選擇閘極線SGD及SGS於引出區域HR及傳送區域XR中，經由接點及引出配線連接於電晶體WLSW。再者，電晶體WLSW線經由電壓供給連接於電壓產生電路17。
記憶體晶片MC之外形尺寸例如主要由搭載於半導體記憶裝置之記憶胞陣列之記憶容量決定。因此，為縮小半導體記憶裝置之外形尺寸(即晶片尺寸)，期望使CMOS晶片CC之外形尺寸落在記憶體晶片MC之外形尺寸之範圍內。
尤其，於對來自字元線WL之引出配線、及來自位元線BL之引出配線使用與位元線BL正交之配線之情形時，CMOS晶片CC之外形尺寸之縮小量，即列解碼器18、電晶體WLSW、感測放大器21、及列系統控制電路之面積縮小量直接作為半導體記憶裝置之外形尺寸之縮小量而做出貢獻。
此處，關於傳送區域XR，即電晶體WLSW之配置區域，具有2個決定其面積之主要原因。1個係來自字元線之引出配線之根數與用以配置該等引出配線之區域，第2個係電晶體WLSW之佔有區域。
本實施形態中，於CMOS晶片CC中，於來自字元線WL之引出配線之根數較多，該等引出配線較為稠密之區域，例如與記憶體區域MR及引出區域HR1(或HR2)之邊界區域對應之傳送區域中，使用閘極配線之引繞較為容易之閘極共有電晶體SH。即，於與來自字元線之引出配線較為稠密之區域對應之傳送區域中，使用共有閘極配線，且無需將閘極配線彼此連接之配線之閘極共有電晶體SH。另一方面，於來自字元線WL之引出配線之根數相對較少，該等引出配線較為稀疏之區域，例如與引出區域HR1(或HR2)之外側之端部區域對應之傳送區域中，使用可減少電晶體之佔有面積之閘極分離電晶體SE。藉此，可縮小傳送區域，可縮小半導體記憶裝置之外形尺寸。
例如，如圖25所示，於具有CMOS晶片CC之外形尺寸大於記憶體晶片MC之外形尺寸之構造之情形時，如圖26所示，將傳送區域XR1中之端部區域之閘極共有電晶體SH置換為閘極分離電晶體SE。將傳送區域XR2中之端部區域之閘極共有電晶體SH置換為閘極分離電晶體SE。藉此，可削減傳送區域XR1及XR2之區域，可縮小半導體記憶裝置10之外形尺寸。
又，如圖27所示，於具有記憶體晶片MC與CMOS晶片CC之外形尺寸大致相同之構造之情形時，如圖28所示，同樣將傳送區域XR1及XR2中之端部區域之閘極共有電晶體SH置換為閘極分離電晶體SE。藉此，可削減傳送區域XR1及XR2之區域。該情形時，可充分確保配置感測放大器21及行系統控制電路之感測放大器區域SR。
如以上所述，根據第1實施形態之半導體記憶裝置，可縮小外形尺寸。再者，可確保包含感測放大器21及行系統控制電路之感測放大器區域SR之配置區域。
2. 第2實施形態 對第2實施形態之半導體記憶裝置進行說明。第1實施形態中，將作為電晶體WLSW之閘極分離電晶體SE僅配置於CMOS晶片之端部側，但於第2實施形態中，記述將閘極分離電晶體SE配置於CMOS晶片之端部側與配置有感測放大器21之側之兩側之例。
第2實施形態中之半導體記憶裝置之電路構成等未記載之電路構成及構造與第1實施形態同樣。第2實施形態中，主要對與第1實施形態不同之方面進行說明。
2.1 傳送區域XR(電晶體WLSW)之構造 對第2實施形態之CMOS晶片CC之傳送區域XR1及XR2之構造進行說明。第2實施形態中亦與第1實施形態同樣，將CMOS晶片CC之外形與記憶體晶片MC之外形大體一致之情形設為第1例，將CMOS晶片CC之外形較記憶體晶片MC之外形大之情形設為第2例，以下進行說明。
2.1.1 第1例 使用圖29，對第2實施形態之第1例之半導體記憶裝置10之構造之概要進行說明。圖29係顯示第1例之半導體記憶裝置10之構造之模式圖。圖29顯示自側面(或Y方向)觀察時之X方向上之記憶體區域MR、引出區域HR1及HR2、感測放大器區域SR、以及傳送區域XR1及XR2之佈局。於引出區域HR1及HR2中，表示出將字元線WL以及選擇閘極線SGD及SGS圖像化後之形狀。
於X方向上，CMOS晶片CC之外形與記憶體晶片MC之外形大體一致。換言之，自Z方向觀察時，CMOS晶片CC中之傳送區域XR1之外側端部與記憶體晶片MC中之引出區域HR1之外側端部大致齊平。CMOS晶片CC中之傳送區域XR2之外側端部與記憶體晶片MC中之引出區域HR2之外側端部大致齊平。
又，感測放大器區域SR、以及傳送區域XR1及XR2之一部分於Z方向上與記憶體區域MR重疊而配置。換言之，半導體記憶裝置10具有如下構造：自Z方向觀察時，感測放大器區域SR、傳送區域XR1之一部分及傳送區域XR2之一部分、與記憶體區域MR重疊。
又，記憶體晶片MC內之一部分字元線WL或選擇閘極線SGD及SGS使用與沿Y方向延伸之位元線BL正交之配線，連接於CMOS晶片CC之傳送區域XR1及XR2內之電晶體WLSW。記憶體晶片MC內之一部分位元線BL使用與位元線BL正交之配線，連接於CMOS晶片CC之感測放大器區域SR內之感測放大器部SA(或感測放大器單元SAU)。
於傳送區域XR1之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。於傳送區域XR1之感測放大器區域SR側之內部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。再者，於傳送區域XR1之外側之端部區域與感測放大器區域SR側之內部區域之間之中央區域，配置複數個閘極共有電晶體SH，作為電晶體WLSW。
同樣地，於傳送區域XR2之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。於傳送區域XR2之感測放大器區域SR側之內部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。再者，於傳送區域XR2之外側之端部區域與感測放大器區域SR側之內部區域之間之中央區域配置複數個閘極共有電晶體SH，作為電晶體WLSW。
接著，使用圖30，說明半導體記憶裝置10中之引出區域HR1及傳送區域XR1之詳細構造。圖30係第1例中之引出區域HR1及傳送區域XR1之沿著X方向之剖視圖。另，由於引出區域HR2及傳送區域XR2之構造與引出區域HR1及傳送區域XR1之構造大致同樣，故省略記載。
如圖30所示，於傳送區域XR1之外側(即晶片端側)之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。
例如，電晶體WLSWS之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。另，導電層56s及導電層36s分別為貼合焊墊BP2及BP1。
導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層31(即選擇閘極線SGS)。藉此，電晶體WLSWS之源極電性連接於選擇閘極線SGS。
同樣地，例如，電晶體WLSW0之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層32(即字元線WL0)。藉此，電晶體WLSW0之源極電性連接於字元線WL0。
電晶體WLSWS及WLSW0之閘極由各自分離之各個導電層GC構成。即，構成閘極分離電晶體SE之閘極之閘極配線由各個導電層GC形成。
如圖30所示，於傳送區域XR1之感測放大器區域SR側之內部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。
例如，電晶體WLSW7之源極經由接點C0、導電層51d、接點C1、導電層52d、接點C2、導電層53d、接點C3、導電層54d、接點C4、導電層55d及接點C5，連接於導電層56d。
導電層56d與導電層36d貼合，且與導電層36d接合。藉此，導電層56d電性連接於導電層36d。另，導電層56d及導電層36d分別為貼合焊墊BP2及BP1。
導電層36d經由接點V2、導電層35d、接點V1、導電層34d及接點CT，連接於導電層32(即字元線WL7)。藉此，電晶體WLSW7之源極電性連接於字元線WL7。
同樣地，例如，電晶體WLSWD0之源極經由接點C0、導電層51d、接點C1、導電層52d、接點C2、導電層53d、接點C3、導電層54d、接點C4、導電層55d及接點C5，連接於導電層56d。
導電層56d與導電層36d貼合，且與導電層36d接合。藉此，導電層56d電性連接於導電層36d。導電層36d經由接點V2、導電層35d、接點V1、導電層34d及接點CT，連接於導電層33(即選擇閘極線SGD0)。藉此，電晶體WLSWD0之源極電性連接於選擇閘極線SGD0。
電晶體WLSW7及WLSWD0之閘極由各自分離之各個導電層GC構成。即，構成閘極分離電晶體SE之閘極之閘極配線由各個導電層GC形成。
如圖30所示，於傳送區域XR1之外側之端部區域與感測放大器區域SR側之內部區域之間之中央區域配置複數個閘極共有電晶體SH，作為電晶體WLSW。
例如，電晶體WLSW3之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。另，導電層56w及導電層36w分別為貼合焊墊BP2及BP1。
導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層32(即字元線WL3)。藉此，電晶體WLSW3之源極電性連接於字元線WL3。
同樣地，例如，電晶體WLSW4之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層32(即字元線WL4)。藉此，電晶體WLSW4之源極電性連接於字元線WL4。
電晶體WLSW3及WLSW4之閘極由一體連續而形成之導電層GC構成。即，構成閘極共有電晶體SH之閘極之閘極配線由一體連續之導電層GC形成。
2.1.2 第2例 使用圖31，對第2實施形態之第2例之半導體記憶裝置10之構造之概要進行說明。圖31係顯示第2例之半導體記憶裝置10之構造之模式圖。與第1例同樣，圖31顯示自側面(或Y方向)觀察時之X方向上之記憶體區域MR、引出區域HR1及HR2、感測放大器區域SR、以及傳送區域XR1及XR2之佈局。於引出區域HR1及HR2中，顯示出將字元線WL以及選擇閘極線SGD及SGS進行圖像化後之形狀。
於X方向上，CMOS晶片CC之外形較記憶體晶片MC之外形大。換言之，自Z方向觀察時，CMOS晶片CC中之傳送區域XR1之外側端部，較記憶體晶片MC中之引出區域HR1之外側端部更朝外側突出。CMOS晶片CC中之傳送區域XR2之外側端部，較記憶體晶片MC中之引出區域HR2之外側端部更朝外側突出。
又，感測放大器區域SR、以及傳送區域XR1及XR2之一部分於Z方向上與記憶體區域MR重疊而配置。換言之，半導體記憶裝置10具有如下構造：自Z方向觀察時，記憶體區域MR、與感測放大器區域SR、傳送區域XR1之一部分及傳送區域XR2之一部分重疊。
傳送區域XR1之一部分於Z方向上與引出區域HR1重疊而配置。傳送區域XR2之一部分於Z方向上與引出區域HR2重疊而配置。換言之，半導體記憶裝置10具有如下構造：自Z方向觀察時，引出區域HR1與傳送區域XR1之一部分重疊，且引出區域HR2與傳送區域XR2之一部分重疊。
又，記憶體晶片MC內之一部分字元線WL或選擇閘極線SGD及SGS使用與沿Y方向延伸之位元線BL正交之配線，連接於CMOS晶片CC之傳送區域XR1及XR2內之電晶體WLSW。記憶體晶片MC內之一部分位元線BL使用與位元線BL正交之配線，連接於CMOS晶片CC之感測放大器區域SR內之感測放大器部SA(或感測放大器單元SAU)。
於傳送區域XR1之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。於傳送區域XR1之感測放大器區域SR側之內部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。再者，於傳送區域XR1之外側之端部區域與感測放大器區域SR側之內部區域之間之中央區域，配置複數個閘極共有電晶體SH，作為電晶體WLSW。
同樣地，於傳送區域XR2之外側之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。於傳送區域XR2之感測放大器區域SR側之內部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。再者，於傳送區域XR2之外側之端部區域與感測放大器區域SR側之內部區域之間之中央區域，配置複數個閘極共有電晶體SH，作為電晶體WLSW。
接著，使用圖32，說明半導體記憶裝置10中之引出區域HR1及傳送區域XR1之詳細構造。圖32係第2例中之引出區域HR1及傳送區域XR1之沿著X方向之剖視圖。另，由於引出區域HR2及傳送區域XR2之構造與引出區域HR1及傳送區域XR1之構造大致同樣，故省略記載。
如圖32所示，於傳送區域XR1之外側(即晶片端側)之端部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。
例如，電晶體WLSWS之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。導電層56s及導電層36s分別為貼合焊墊BP2及BP1。
導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層31(即選擇閘極線SGS)。例如，導電層35s係於X方向上，較選擇閘極線SGS更朝晶片端側伸出之導電層。藉此，電晶體WLSWS之源極電性連接於選擇閘極線SGS。
同樣地，例如，電晶體WLSW0之源極經由接點C0、導電層51s、接點C1、導電層52s、接點C2、導電層53s、接點C3、導電層54s、接點C4、導電層55s及接點C5，連接於導電層56s。
導電層56s與導電層36s貼合，且與導電層36s接合。藉此，導電層56s電性連接於導電層36s。導電層36s經由接點V2、導電層35s、接點V1、導電層34s及接點CT，連接於導電層32(即字元線WL0)。例如，導電層35s係於X方向上，較字元線WL0更朝晶片端側伸出之導電層。藉此，電晶體WLSW0之源極電性連接於字元線WL0。
電晶體WLSWS及WLSW0之閘極由各自分離之各個導電層GC構成。即，構成閘極分離電晶體SE之閘極之導電層GC由各個導電層形成。
如圖32所示，於傳送區域XR1之感測放大器區域SR側之內部區域配置複數個閘極分離電晶體SE，作為電晶體WLSW。
例如，電晶體WLSW7之源極經由接點C0、導電層51d、接點C1、導電層52d、接點C2、導電層53d、接點C3、導電層54d、接點C4、導電層55d及接點C5，連接於導電層56d。
導電層56d與導電層36d貼合，且與導電層36d接合。藉此，導電層56d電性連接於導電層36d。導電層36d經由接點V2、導電層35d、接點V1、導電層34d及接點CT，連接於導電層32(即字元線WL7)。例如，導電層35d係於X方向上，自字元線WL7之端部側朝感測放大器區域SR側伸出之導電層。藉此，電晶體WLSW7之源極電性連接於字元線WL7。
同樣地，例如，電晶體WLSWD0之源極經由接點C0、導電層51d、接點C1、導電層52d、接點C2、導電層53d、接點C3、導電層54d、接點C4、導電層55d及接點C5，連接於導電層56d。
導電層56d與導電層36d貼合，且與導電層36d接合。藉此，導電層56d電性連接於導電層36d。導電層36d經由接點V2、導電層35d、接點V1、導電層34d及接點CT，連接於導電層33(即選擇閘極線SGD0)。例如，導電層35d係於X方向上，自選擇閘極線SGD0之端部側朝感測放大器區域SR側伸出之導電層。藉此，電晶體WLSWD0之源極電性連接於選擇閘極線SGD0。
電晶體WLSW7及WLSWD0之閘極由各自分離之各個導電層GC構成。即，構成閘極分離電晶體SE之閘極之導電層GC由各個導電層形成。
如圖32所示，於傳送區域XR1之外側之端部區域與感測放大器區域SR側之內部區域之間之中央區域，配置複數個閘極共有電晶體SH，作為電晶體WLSW。
例如，電晶體WLSW3之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層32(即字元線WL3)。藉此，電晶體WLSW3之源極電性連接於字元線WL3。
同樣地，例如，電晶體WLSW4之源極經由接點C0、導電層51w、接點C1、導電層52w、接點C2、導電層53w、接點C3、導電層54w、接點C4、導電層55w及接點C5，連接於導電層56w。
導電層56w與導電層36w貼合，且與導電層36w接合。藉此，導電層56w電性連接於導電層36w。導電層36w經由接點V2、導電層35w、接點V1、導電層34w及接點CT，連接於導電層32(即字元線WL4)。藉此，電晶體WLSW4之源極電性連接於字元線WL4。
電晶體WLSW3及WLSW4之閘極由一體連續而形成之導電層GC構成。即，構成閘極共有電晶體SH之閘極之導電層GC一體連續而形成。
2.2 第2實施形態之效果 根據第2實施形態，與第1實施形態同樣，可提供能縮小外形尺寸、或能確保包含感測放大器之電路區域之半導體記憶裝置。
以下，對第2實施形態之效果進行說明。
本實施形態中，於CMOS晶片CC中，於來自字元線WL之引出配線之根數較多，該等引出配線較為稠密之區域，例如與記憶體區域MR及引出區域HR1(或HR2)之邊界區域對應之傳送區域中，使用閘極配線之引繞較為容易之閘極共有電晶體SH。即，於與來自字元線之引出配線較為稠密之區域對應之傳送區域，使用共有閘極配線，且無需將閘極配線彼此連接之配線之閘極共有電晶體SH。另一方面，於來自字元線WL之引出配線之根數相對較少，該等引出配線較為稀疏之區域，例如與引出區域HR1(或HR2)之外側之端部區域對應之傳送區域、及較記憶體區域MR與引出區域HR1之邊界區域靠記憶體區域側之傳送區域，使用可降低電晶體之佔有面積之閘極分離電晶體SE。藉此，可縮小傳送區域，且可縮小半導體記憶裝置之外形尺寸。
例如，如圖33所示，於具有CMOS晶片CC之外形尺寸大於記憶體晶片MC之外形尺寸之構造之情形時，如圖34所示，將傳送區域XR1中之端部區域之閘極共有電晶體SH、與傳送區域XR1中之感測放大器區域SR側之內部區域之閘極共有電晶體SH，置換為閘極分離電晶體SE。不置換傳送區域XR1中之中央區域之閘極共有電晶體SH，保持閘極分離電晶體SE不變。同樣地，將傳送區域XR2之端部區域之閘極共有電晶體SH、與傳送區域XR2之感測放大器區域SR側之內部區域之閘極共有電晶體SH，置換為閘極分離電晶體SE。不置換傳送區域XR2之中央區域之閘極共有電晶體SH，保持閘極分離電晶體SE不變。藉此，可削減傳送區域XR1及XR2之區域，且可縮小半導體記憶裝置10之外形尺寸。
又，如圖35所示，於具有記憶體晶片MC與CMOS晶片CC之外形尺寸大致相同之構造之情形時，如圖36所示，同樣將傳送區域XR1之端部區域之閘極共有電晶體SH、與傳送區域XR1之感測放大器區域SR側之內部區域之閘極共有電晶體SH，置換為閘極分離電晶體SE。不置換傳送區域XR1之中央區域之閘極共有電晶體SH，保持閘極分離電晶體SE不變。將傳送區域XR2之端部區域之閘極共有電晶體SH、與傳送區域XR2之感測放大器區域SR側之內部區域之閘極共有電晶體SH，置換為閘極分離電晶體SE。不置換傳送區域XR2之中央區域之閘極共有電晶體SH，保持閘極分離電晶體SE不變。藉此，可削減傳送區域XR1及XR2之區域。該情形時，可充分確保配置感測放大器21及行系統控制電路之感測放大器區域SR。可確保配置感測放大器21及行系統控制電路之感測放大器區域SR之配置區域。
如以上所述，根據第2實施形態之半導體記憶裝置，可縮小外形尺寸。再者，可確保包含感測放大器21及行系統控制電路之感測放大器區域SR之配置區域。
3. 其他變化例等 上述實施形態已以NAND型快閃記憶體作為半導體記憶裝置為例進行說明，但不限於NAND型快閃記憶體，可應用於其他半導體記憶體全體，進而可應用於半導體記憶體以外之各種記憶裝置中。
已說明本發明之若干實施形態，但該等實施形態係作為例而提出者，並未意欲限定發明之範圍。該等實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請案之引用]
本申請案以2022年06月17日申請之於先日本專利申請第2022-097934號之優先權之利益為基礎，且謀求該利益，該內容整體藉由引用而包含於本申請案中。
1:記憶體控制器 10:半導體記憶裝置 11:記憶胞陣列 12:輸入輸出電路 13:邏輯控制電路 14:就緒/忙碌電路 15:暫存器群 15A:狀態暫存器 15B:位址暫存器 15C:指令暫存器 16:序列發生器 17:電壓產生電路 18:列解碼器 19:行解碼器 20:資料暫存器 21:感測放大器 22~25:絕緣層 30~33:導電層 34b~36b:導電層 34d~36d:導電層 34s~36s:導電層 34w~36w:導電層 40:半導體層 41:隧道絕緣層 42:絕緣層 43:阻擋絕緣層 50:半導體基板 51b~56b:導電層 51d~56d:導電層 51s~56s:導電層 51w~56w:導電層 AA:主動區域 ADD:位址 ADL, BDL, SDL:鎖存電路 ALE:位址鎖存啟動信號 BD:塊解碼器 BIAS, BLC, BLS, BLX, HLL, STB, XXL:控制信號 BL:位元線 BL0~BLm:位元線 BLBIAS:節點 BLHU:位元線連接部 BLK0~BLKn:塊 BP1, BP2:貼合焊墊 bTG, TG:傳送閘極線 C0~C5:接點 CA:電容器 CC:CMOS晶片 Ce:接點 CEn:晶片啟動信號 CG0~CG7:電壓供給線 Ch:接點 CLE:指令鎖存啟動信號 CLK:時脈信號 CMD:指令 CT, CV:接點 CU:單元組 D0~D4:配線層 DAT:讀出資料/寫入資料 DB:配線層 De:距離 Dh:距離 DQ0~DQ7:I/O信號 DR:汲極 EI:元件分離區域 GC:導電層 GI:閘極絕緣膜 GS:屏蔽層 HR1, HR2:引出區域 INV:節點 LBUS:匯流排 M0, M1, MB:配線層 MC:記憶體晶片 MP:記憶體柱 MR:記憶體區域 MT0~MT7:記憶胞電晶體 ND1, ND2:節點 NS:NAND串 PERI:周邊電路區域 PR1, PR2:焊墊區域 RD0~RDn:列解碼器單元 REn:讀出啟動信號 R/Bn:就緒/忙碌信號 SA0~SAm:感測放大器部 SAU0~SAUm:感測放大器單元 SE:閘極分離電晶體 SEN:感測節點 SGD, SGS:選擇閘極線 SGD0~SGD3:選擇閘極線 SGDD0~SGDD3:電壓供給線 SGSD:電壓供給線 SH:閘極共有電晶體 SHE, ST:狹縫 SL:源極線 SO:源極 SR:感測放大器區域 SRC:節點 ST1, ST2:選擇電晶體 STS:狀態資訊 SU0~SU3:串單元 T0~T9:電晶體 USGD, USGS:電壓供給線 V1, V2:接點 VDD:電源電壓 VDDSA:電壓 VPGM:寫入電壓 VPGMH:電壓 VSS:接地電壓 WEn:寫入啟動信號 wHR1, wHR2, wMR, wSR, wXR1, wXR2:區域 WL:字元線 WL0~WL7:字元線 WLSW0~WLSW7:電晶體 WLSWD0~WLSWD3:電晶體 WLSWD0u~WLSWD3u:電晶體 WLSWS:電晶體 WLSWSu:電晶體 WPn:寫入保護信號 XDL:鎖存電路 XR1, XR2:傳送區域
圖1係顯示第1實施形態之半導體記憶裝置之電路構成之方塊圖。 圖2係第1實施形態之記憶胞陣列之塊之電路圖。 圖3係顯示第1實施形態之列解碼器之電路構成之圖。 圖4係顯示第1實施形態之感測放大器之電路構成之圖。 圖5係第1實施形態之感測放大器之感測放大器單元之電路圖。 圖6係顯示第1實施形態之半導體記憶裝置之構造之一例之立體圖。 圖7係顯示第1實施形態之半導體記憶裝置之記憶體晶片之平面佈局之圖。 圖8係顯示第1實施形態之半導體記憶裝置之記憶體區域之剖面構造之圖。 圖9係顯示第1實施形態之半導體記憶裝置之記憶體柱之剖面構造之圖。 圖10係顯示第1實施形態之半導體記憶裝置之引出區域之剖面構造之圖。 圖11係顯示第1實施形態之半導體記憶裝置之CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)晶片之平面佈局之圖。 圖12係顯示第1實施形態之半導體記憶裝置之CMOS晶片之剖面構造之圖。 圖13係顯示第1實施形態之第1例之半導體記憶裝置之構造之模式圖。 圖14係顯示第1實施形態之第1例中之引出區域及傳送區域之剖面構造之圖。 圖15係顯示第1實施形態之閘極共有電晶體之平面佈局之圖。 圖16係沿第1實施形態之閘極共有電晶體之A-A線之剖視圖。 圖17係沿第1實施形態之閘極共有電晶體之B-B線之剖視圖。 圖18係顯示第1實施形態之閘極分離電晶體之平面佈局之圖。 圖19係沿第1實施形態之閘極分離電晶體之C-C線之剖視圖。 圖20係沿第1實施形態之閘極分離電晶體之D-D線之剖視圖。 圖21係顯示排列有第1實施形態之閘極共有電晶體之平面佈局之圖。 圖22係顯示排列有第1實施形態之閘極分離電晶體之平面佈局之圖。 圖23係顯示第1實施形態之第2例之半導體記憶裝置之構造之模式圖。 圖24係顯示第1實施形態之第2例中之引出區域及傳送區域之剖面構造之圖。 圖25係顯示比較例之半導體記憶裝置之構造之模式圖。 圖26係顯示與比較例對應之第1實施形態之半導體記憶裝置之構造之模式圖。 圖27係顯示另一比較例之半導體記憶裝置之構造之模式圖。 圖28係顯示與另一比較例對應之第1實施形態之半導體記憶裝置之構造之模式圖。 圖29係顯示第2實施形態之第1例之半導體記憶裝置之構造之模式圖。 圖30係顯示第2實施形態之第1例中之引出區域及傳送區域之剖面構造之圖。 圖31係顯示第2實施形態之第2例之半導體記憶裝置之構造之模式圖。 圖32係顯示第2實施形態之第2例中之引出區域及傳送區域之剖面構造之圖。 圖33係顯示比較例之半導體記憶裝置之構造之模式圖。 圖34係顯示與比較例對應之第2實施形態之半導體記憶裝置之構造之模式圖。 圖35係顯示另一比較例之半導體記憶裝置之構造之模式圖。 圖36係顯示與另一比較例對應之第2實施形態之半導體記憶裝置之構造之模式圖。
10:半導體記憶裝置
20:資料暫存器
30~33:導電層
34s~36s:導電層
34w~36w:導電層
50:半導體基板
51s~56s:導電層
51w~56w:導電層
BP1,BP2:貼合焊墊
C0~C5:接點
CC:CMOS晶片
CT:接點
D0~D4:配線層
DB:配線層
GC:導電層
HR1:引出區域
M0,M1,MB:配線層
MC:記憶體晶片
MP:記憶體柱
MR:記憶體區域
SE:閘極分離電晶體
SGS:選擇閘極線
SH:閘極共有電晶體
SR:感測放大器區域
V1,V2:接點
WL0,WL3,WL4:字元線
WLSW0,WLSW1,WLSW3,WLSW4:電晶體
WLSWS:電晶體
XR1:傳送區域

Claims (20)

  1. 一種半導體裝置，其具備： 第1字元線，其連接於第1記憶胞； 第2字元線，其連接於第2記憶胞； 第3字元線，其連接於第3記憶胞； 第4字元線，其連接於第4記憶胞； 第1電晶體，其電性連接於上述第1字元線，具有第1閘極； 第2電晶體，其電性連接於上述第2字元線，具有第2閘極； 第3電晶體，其電性連接於上述第3字元線，具有第3閘極；及 第4電晶體，其電性連接於上述第4字元線，具有第4閘極；且 此處， 上述第1閘極包含於第1導電層中； 上述第2閘極包含於與上述第1導電層隔開配置之第2導電層中； 上述第3閘極與上述第4閘極包含於一體連續之第3導電層中。
  2. 如請求項1之半導體裝置，其中 上述第1電晶體、上述第2電晶體、上述第3電晶體、及上述第4電晶體設置於基板上； 上述第3記憶胞與上述第4記憶胞配置於上述基板之第1區域中； 上述第1電晶體與上述第2電晶體配置於較上述第1區域靠上述基板之端部側之第2區域中。
  3. 如請求項1之半導體裝置，其中 上述第1導電層、上述第2導電層及上述第3導電層設置於基板之上方，且與上述基板相隔第1距離。
  4. 如請求項1之半導體裝置，其進而具備： 第4導電層，其設置於上述第1導電層及上述第2導電層之上方；且 上述第1導電層與上述第2導電層藉由上述第4導電層而電性連接。
  5. 如請求項1之半導體裝置，其進而具備： 第5導電層，其設置於上述第1導電層與上述第2導電層之間。
  6. 如請求項1之半導體裝置，其中 上述第1字元線、上述第2字元線、上述第3字元線及上述第4字元線於第1方向上延伸，且於與上述第1方向交叉之第2方向上依序積層；且上述半導體裝置進而具備： 柱，其於上述第2方向上通過上述第1字元線、上述第2字元線、上述第3字元線及上述第4字元線。
  7. 如請求項6之半導體裝置，其中 上述第1字元線與上述柱交叉之部位作為上述第1記憶胞發揮功能，上述第2字元線與上述柱交叉之部位作為上述第2記憶胞發揮功能，上述第3字元線與上述柱交叉之部位作為上述第3記憶胞發揮功能，上述第4字元線與上述柱交叉之部位作為上述第4記憶胞發揮功能。
  8. 如請求項6之半導體裝置，其進而具備： 位元線，其連接於上述柱之一端；其中 上述位元線設置於上述柱與上述第4電晶體之間。
  9. 如請求項1之半導體裝置，其進而具備： 第1電路，其電性連接於上述第1電晶體、上述第2電晶體、上述第3電晶體及上述第4電晶體之汲極；且 上述第1電路對上述汲極供給電壓。
  10. 如請求項1之半導體裝置，其進而具備： 第2電路，其電性連接於上述第1電晶體之上述第1閘極、上述第2電晶體之上述第2閘極、上述第3電晶體之上述第3閘極、及上述第4電晶體之上述第4閘極；且 上述第2電路基於位址信號，對上述第1閘極、上述第2閘極、上述第3閘極及上述第4閘極供給信號電壓。
  11. 一種半導體裝置，其具備： 第1字元線，其連接於第1記憶胞； 第2字元線，其連接於第2記憶胞； 第3字元線，其連接於第3記憶胞； 第4字元線，其連接於第4記憶胞； 第5字元線，其連接於第5記憶胞； 第6字元線，其連接於第6記憶胞； 第1電晶體，其電性連接於上述第1字元線，具有第1閘極； 第2電晶體，其電性連接於上述第2字元線，具有第2閘極； 第3電晶體，其電性連接於上述第3字元線，具有第3閘極； 第4電晶體，其電性連接於上述第4字元線，具有第4閘極； 第5電晶體，其電性連接於上述第5字元線，具有第5閘極；及 第6電晶體，其電性連接於上述第6字元線，具有第6閘極；且 此處， 上述第1閘極包含於第1導電層中； 上述第2閘極包含於與上述第1導電層隔開配置之第2導電層中； 上述第3閘極與上述第4閘極包含於一體連續之第3導電層中； 上述第5閘極包含於第4導電層中； 上述第6閘極包含於與上述第4導電層隔開配置之第5導電層中。
  12. 如請求項11之半導體裝置，其中 上述第1電晶體、上述第2電晶體、上述第3電晶體、上述第4電晶體、上述第5電晶體及上述第6電晶體設置於基板上； 上述第5電晶體與上述第6電晶體配置於上述基板之第1區域中； 上述第1電晶體與上述第2電晶體配置於較上述第1區域靠上述基板之端部側之第2區域中； 上述第3電晶體與上述第4電晶體配置於上述第1區域與上述第2區域之間之第3區域中。
  13. 如請求項11之半導體裝置，其中 上述第1導電層、上述第2導電層、上述第3導電層、上述第4導電層及上述第5導電層設置於基板之上方，且與上述基板相隔第1距離。
  14. 如請求項11之半導體裝置，其進而具備： 第6導電層，其設置於上述第1導電層及上述第2導電層之上方；及 第7導電層，其設置於上述第4導電層及上述第5導電層之上方；且 此處， 上述第1導電層與上述第2導電層藉由上述第6導電層而電性連接； 上述第4導電層與上述第5導電層藉由上述第7導電層而電性連接。
  15. 如請求項11之半導體裝置，其進而具備： 第8導電層，其設置於上述第1導電層與上述第2導電層之間；及 第9導電層，其設置於上述第4導電層與上述第5導電層之間。
  16. 如請求項11之半導體裝置，其中 上述第1字元線、上述第2字元線、上述第3字元線、上述第4字元線、上述第5字元線及上述第6字元線於第1方向上延伸，且於與上述第1方向交叉之第2方向上依序積層；且上述半導體裝置進而具備： 柱，其於上述第2方向上通過上述第1字元線、上述第2字元線、上述第3字元線、上述第4字元線、上述第5字元線及上述第6字元線。
  17. 如請求項16之半導體裝置，其中 上述第1字元線與上述柱交叉之部位作為上述第1記憶胞發揮功能，上述第2字元線與上述柱交叉之部位作為上述第2記憶胞發揮功能，上述第3字元線與上述柱交叉之部位作為上述第3記憶胞發揮功能，上述第4字元線與上述柱交叉之部位作為上述第4記憶胞發揮功能，上述第5字元線與上述柱交叉之部位作為上述第5記憶胞發揮功能，上述第6字元線與上述柱交叉之部位作為上述第6記憶胞發揮功能。
  18. 如請求項16之半導體裝置，其進而具備： 位元線，其連接於上述柱之一端；且 上述位元線設置於上述柱與上述第6電晶體之間。
  19. 如請求項11之半導體裝置，其進而具備： 第1電路，其電性連接於上述第1電晶體、上述第2電晶體、上述第3電晶體、上述第4電晶體、上述第5電晶體及上述第6電晶體之汲極；且 上述第1電路對上述汲極供給電壓。
  20. 如請求項11之半導體裝置，其進而具備： 第2電路，其電性連接於上述第1電晶體之上述第1閘極、上述第2電晶體之上述第2閘極、上述第3電晶體之上述第3閘極、上述第4電晶體之上述第4閘極、上述第5電晶體之上述第5閘極、及上述第6電晶體之上述第6閘極；且 上述第2電路基於位址信號，對上述第1閘極、上述第2閘極、上述第3閘極、上述第4閘極、上述第5閘極及上述第6閘極供給信號電壓。
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