TW202013684A - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備：半導體基板，其具有第1主面及與上述第1主面對向之第2主面；記憶胞陣列，其設置於上述第1主面上，且積層有記憶胞；第1電路，其設置於上述第2主面上，使上述記憶胞動作；以及導通孔，其以貫通上述半導體基板內之方式設置，將上述記憶胞與上述第1電路電性連接。

Description

半導體記憶裝置
實施形態主要係關於一種半導體記憶裝置。
已知有一種記憶胞三維地排列而成之半導體記憶裝置。
實施形態提供一種半導體記憶裝置，其可提高用以使記憶胞動作之周邊電路之可靠性，並且能夠縮小基板面積。
實施形態之半導體記憶裝置具備：半導體基板，其具有第1主面及與上述第1主面對向之第2主面；記憶胞陣列，其設置於上述第1主面上，且積層有記憶胞；第1電路，其設置於上述第2主面上，使上述記憶胞動作；以及導通孔，其以貫通上述半導體基板內之方式設置，將上述記憶胞與上述第1電路電性連接。
於以下之實施形態之說明中，關於具有相同功能及構成之構成要素標註共通之參照符號。又，以下所示之各實施形態係例示用以使該實施形態之技術思想具體化之裝置或方法者，構成零件之材質、形狀、構造、配置等並不特定為下述之內容。
各功能區塊可作為硬體、電腦軟體之任一者或將兩者組合而成之構成來實現。各功能區塊並不必須如以下之示例般進行區分。例如，一部分功能亦可由與例示之功能區塊不同之功能區塊來執行。進而，例示之功能區塊亦可分割為更細之功能子區塊。此處，作為半導體記憶裝置，列舉記憶胞電晶體積層於半導體基板上方之三維積層型NAND型快閃記憶體為例進行說明。
[第1實施形態]
以下，對第1實施形態之半導體記憶裝置進行說明。
1.半導體記憶裝置之構成
1.1半導體記憶裝置之區塊構成
圖1係表示第1實施形態之半導體記憶裝置之構成之方塊圖。作為半導體記憶裝置之NAND型快閃記憶體10具備記憶胞陣列11、列解碼器12、驅動器13、感測放大器14、位址暫存器15、指令暫存器16以及定序器17。又，例如，於NAND型快閃記憶體10，經由NAND匯流排而於外部連接有控制器20。控制器20對NAND型快閃記憶體10進行訪問，並對NAND型快閃記憶體10進行控制。
1.1.1各區塊之構成
記憶胞陣列11具備包含與列及行建立對應之複數個非揮發性記憶胞之複數個區塊BLK0、BLK1、BLK2、…BLKn(n為0以上之整數)。以後，於記為區塊BLK之情形時，表示各區塊BLK0～BLKn。記憶胞陣列11記憶自控制器20提供之資料。關於記憶胞陣列11及區塊BLK之詳細情況將於下文敍述。
列解碼器12選擇任一個區塊BLK，進而選擇已選擇之區塊BLK中之字元線。關於列解碼器12之詳細情況將於下文敍述。
驅動器13對所選擇之區塊BLK，經由列解碼器12供給電壓。
感測放大器14於資料讀出時，感測自記憶胞陣列11讀出之資料DAT，並進行必要之運算。然後，將該資料DAT輸出至控制器20。感測放大器14於資料寫入時，將自控制器20接收之寫入資料DAT傳輸至記憶胞陣列11。
位址暫存器15保存自控制器20接收之位址ADD。位址ADD包含指定動作對象之區塊BLK之區塊位址以及指示所指定之區塊內之動作對象之字元線之頁位址。指令暫存器16保存自控制器20接收之指令CMD。指令CMD例如包含對定序器17命令寫入動作之寫入指令以及命令讀出動作之讀出指令等。
定序器17基於保存於指令暫存器16中之指令CMD，對NAND型快閃記憶體10之動作進行控制。具體而言，定序器17基於保存於指令暫存器16中之寫入指令，對列解碼器12、驅動器13以及感測放大器14進行控制，對由位址ADD指定之複數個記憶胞電晶體進行寫入。定序器17還基於保存於指令暫存器16中之讀出指令，對列解碼器12、驅動器13以及感測放大器14進行控制，自由位址ADD指定之複數個記憶胞電晶體進行讀出。
於NAND型快閃記憶體10，如上所述，經由NAND匯流排而連接有控制器20。NAND匯流排進行根據NAND介面之信號之發送接收。具體而言，NAND匯流排例如包含對晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、輸入輸出信號I/O以及就緒/忙碌信號R/Bn進行通信之匯流排。輸入輸出信號I/O以8位元之匯流排寬度傳送。輸入輸出信號I/O對指令CMD、位址ADD以及資料DAT等進行通信。
其次，使用圖1，對控制器20之構成進行說明。控制器20具備主機介面(I/F)電路21、內置記憶體22、處理器(CPU)23、緩衝記憶體24、NAND介面(I/F)電路25以及ECC(Error Checking and Correcting，差錯校驗糾正)電路26。
主機介面電路21經由主機匯流排連接於主機器件(未圖示)。主機介面電路21將自主機器件接收之命令及資料分別傳輸至處理器23及緩衝記憶體24。又，主機介面電路21響應來自處理器23之命令，將緩衝記憶體24內之資料向主機器件傳輸。
處理器23對控制器20整體之動作進行控制。例如，處理器23於自主機器件接收到寫入命令時，響應寫入命令，對NAND介面電路25發行寫入命令。於讀出及刪除時亦同樣如此。又，處理器23執行損耗均衡(wear levelling)等用以管理NAND型快閃記憶體10之各種處理。再者，以下說明之控制器20之動作既可藉由處理器23執行軟體(或韌體)來實現，或者亦可由硬體來實現。
NAND介面電路25經由NAND匯流排而與NAND型快閃記憶體10連接，掌管與NAND型快閃記憶體10之通信。NAND介面電路25基於自處理器23接收之命令，將各種信號向NAND型快閃記憶體10發送，又自NAND型快閃記憶體10接收各種信號。
緩衝記憶體24暫時地保存寫入資料或讀出資料。緩衝記憶體24亦可由DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(static random access memory，靜態隨機存取記憶體)等構成。
內置記憶體22例如為DRAM或SRAM等半導體記憶體，用作處理器23之作業區域。內置記憶體22保存用以管理NAND型快閃記憶體10之韌體或各種管理表格等。
ECC電路26進行與記憶於NAND型快閃記憶體10中之資料相關之錯誤檢測及錯誤訂正處理。即，ECC電路26於資料寫入時生成錯誤訂正碼，並將錯誤訂正碼賦予至寫入資料，於資料讀出時將錯誤訂正碼解碼。
1.1.2記憶胞陣列11之電路構成
如上所述，記憶胞陣列11具備區塊BLK0～BLKn。此處，對1個區塊BLK之電路構成進行說明。
圖2係記憶胞陣列11所具有之區塊BLK之電路圖。如圖所示，區塊BLK例如包含4個串單元SU0～SU3。以後，於記為串單元SU之情形時，表示各串單元SU0～SU3。串單元SU包含複數個NAND串NS。
各NAND串NS包含例如8個記憶胞電晶體MT0～MT7及選擇電晶體ST1、ST2。以後，於記為記憶胞電晶體MT之情形時，表示各記憶胞電晶體MT0～MT7。記憶胞電晶體(以下，亦記為記憶胞)MT具備控制閘極與電荷儲存層，且非揮發地保存資料。記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0～SU3各自之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。相對於此，串單元SU0～SU3各自之選擇電晶體ST2之閘極例如連接於1個選擇閘極線SGS。選擇電晶體ST2之閘極亦可連接於針對每個串單元而不同之選擇閘極線SGS0～SGS3。又，處於區塊BLK內之串單元SU0～SU3之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。
又，記憶胞陣列11於複數個區塊BLK0～BLKn間共有位元線BL0～BL(L－1)。其中，L為2以上之自然數。於區塊BLK內之複數個串單元SU0～SU3中，各位元線BL共通連接於位於同一行之NAND串NS之選擇電晶體ST1之汲極。即，各位元線BL於同一行之複數個串單元SU0～SU3間將NAND串NS共通連接。進而，複數個選擇電晶體ST2之源極共通連接於源極線SL。即，串單元SU包含複數個連接於不同之位元線BL且連接於同一選擇閘極線SGD之NAND串NS。
又，區塊BLK包含以字元線WL為共通之複數個串單元SU。
連接於在串單元SU內共通之字元線WL之複數個記憶胞電晶體MT被稱為胞單元CU。胞單元CU之記憶容量根據記憶胞電晶體MT所記憶之資料之位元數而變化。例如，胞單元CU於各記憶胞電晶體MT記憶1位元資料之情形時記憶1頁資料，於記憶2位元資料之情形時記憶2頁資料，於記憶3位元資料之情形時記憶3頁資料。
再者，記憶胞陣列11之構成並不限定於上述構成。例如，各區塊BLK所包含之串單元SU能夠設定為任意個數。各NAND串NS所包含之記憶胞電晶體MT以及選擇閘極電晶體ST1及ST2各自亦能夠設定為任意個數。
1.2半導體記憶裝置之剖面構造
其次，使用圖3，對第1實施形態之半導體記憶裝置之剖面構造進行說明。圖3係第1實施形態之半導體記憶裝置之剖視圖。於圖3中，將相互正交且與半導體基板30面平行之2個方向設為X方向及Y方向，將相對於該等X方向及Y方向(XY面)正交之方向設為Z方向(積層方向)。圖3表示沿著字元線延伸之X方向之剖面。
如圖3所示，作為半導體記憶裝置之NAND型快閃記憶體10具有：記憶體陣列區域100，其設置於半導體基板30之第1主面；以及周邊電路區域200，其設置於與第1主面對向之第2主面。半導體基板30例如使用矽半導體基板。
記憶體陣列區域100具有記憶胞陣列11。周邊電路區域200具有控制對記憶胞電晶體MT進行資料寫入、讀出以及刪除之周邊電路。具體而言，周邊電路區域200具有列解碼器12、驅動器13、感測放大器14、位址暫存器15、指令暫存器16以及定序器17。
於半導體基板30，設置將記憶體陣列區域100所具有之電路與周邊電路區域200所具有之電路電性連接之導通孔31。導通孔31以自半導體基板(例如，矽半導體基板)30之第2主面通到第1主面為止之方式設置。以下，將該導通孔31稱為TSV(Through Silicon Via，矽穿孔)31。
1.2.1記憶體陣列區域100之構造
以下，使用圖3，對記憶體陣列區域100之構造進行詳細敍述。
於半導體基板30之第1主面，設置絕緣層40以及導電焊墊47、41A。絕緣層40例如包含氧化矽層。於絕緣層40以及導電焊墊41A，設置導電層41。導電層41作為源極線SL發揮功能。導電層41以及導電焊墊41A例如包含鎢(W)或多晶矽。導電焊墊47例如包含鎢(W)。
於導電層41，交替地積層複數個絕緣層42、複數個導電層43、導電層44_0、44_1、44_2、…、44_7以及導電層45。導電層43、44_0～44_7、45於X方向延伸。導電層43作為選擇閘極線SGS發揮功能。導電層44_0～44_7分別作為複數條字元線WL0～WL7發揮功能。導電層45作為選擇閘極線SGD發揮功能。絕緣層42例如包含氧化矽層。導電層43、44_0～44_7、45例如包含鎢(W)。
於複數個絕緣層42以及複數個導電層43、44_0～44_7、45，設置有於Z方向延伸之柱狀體之記憶柱MP。記憶柱MP之一端連接於導電層(源極線SL)41。記憶柱MP之另一端到達至最上層之絕緣層42之上表面。即，記憶柱MP自絕緣層42上表面貫通選擇閘極線SGD、複數個字元線WL0～WL7、選擇閘極線SGS以及複數個絕緣層42到達至源極線SL。於記憶柱MP之另一端，設置有於Z方向延伸之接觸插塞CP1，於接觸插塞CP1設置有導電層46A。導電層46A例如作為位元線BL發揮功能。接觸插塞CP1以及導電層46A例如包含鎢(W)。關於記憶柱MP之詳細情況將於下文敍述。
又，導電層43、44_0～44_7、45具有於X方向依次階梯狀地伸出之區域(以下，記為階梯區域)。於圖3中，表示導電層43、44_0具有階梯區域43S、44_0S之情況，其他導電層之階梯區域雖然被省略，但其他導電層亦具有於X方向依次伸出之階梯區域。於階梯區域，設置有於Z方向延伸之接觸插塞CP2。於接觸插塞CP2，設置有導電層46B。於導電層46B，設置有朝Z方向之半導體基板30側延伸之接觸插塞CP3。於接觸插塞CP3，設置有導電焊墊47。進而，於導電層46B，設置有朝Z方向之半導體基板相反側延伸之接觸插塞CP4。即，導電層43、44_0～44_7、45之階梯區域各自電性連接於接觸插塞CP2、導電層46B以及接觸插塞CP3。又，根據需要，導電層43、44_0～44_7、45之階梯區域各自電性連接於接觸插塞CP2、導電層46B以及接觸插塞CP4。接觸插塞CP2、CP3、CP4以及導電層46B例如包含鎢(W)。
於導電層43、44_0～44_7、45、46A、46B、導電焊墊47以及接觸插塞CP1～CP4之周圍設置有絕緣層48。於絕緣層48之上表面，設置有電極焊墊49。各電極焊墊49例如經由接觸插塞CP4電性連接於導電層46B。電極焊墊49例如包含銅(Cu)或鋁(Al)。
1.2.2周邊電路區域200之構造
其次，使用圖3，對周邊電路區域200之構造進行詳細敍述。
於半導體基板30之第2主面，設置有n通道型MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體(以下，稱為nMOS電晶體)32以及p通道型MOS電晶體(以下，稱為pMOS電晶體)33。於nMOS電晶體32與pMOS電晶體33之間，設置有使該等電晶體分離之元件分離區域(例如，STI(Shallow trench isolation，淺溝槽隔離區))34A。元件分離區域34A例如包含氧化矽層。
又，於半導體基板30內設置有TSV31。於TSV31與半導體基板30之間，設置有絕緣層34B。TSV31之一端例如經由電極焊墊41A連接於導電層41，或者經由導電焊墊47連接於接觸插塞CP3。TSV31例如包含鎢(W)。絕緣層34B例如包含氧化矽層。
於半導體基板30之第2主面上，隔著閘極絕緣膜(未圖示)設置有閘極32A、33A。於nMOS電晶體32以及pMOS電晶體33之閘極32A、33A，分別設置有於Z方向延伸之接觸插塞CP5A。於nMOS電晶體32以及pMOS電晶體33之源極或汲極32B、33B以及TSV31之另一端，分別設置有於Z方向延伸之接觸插塞CP5B。於接觸插塞CP5A、CP5B，分別設置有導電層35。於導電層35設置有於Z方向延伸之接觸插塞CP6。接觸插塞CP5A、CP5B、CP6例如包含鎢(W)。導電層35例如包含鎢(W)或銅(Cu)。
於nMOS電晶體32、pMOS電晶體33、導電層35以及接觸插塞CP5A、CP5B、CP6之周圍設置有絕緣層36。於絕緣層36之上表面，設置有電極焊墊37。例如，電極焊墊37經由接觸插塞CP6、導電層35、接觸插塞CP5B、TSV31、導電焊墊47、接觸插塞CP3、導電層46B以及接觸插塞CP2，電性連接於導電層43之階梯區域43S。或者，其他電極焊墊37經由接觸插塞CP6、導電層35以及接觸插塞CP5B，電性連接於nMOS電晶體32之源極或汲極32B。絕緣層36例如包含氧化矽層。電極焊墊37例如包含銅(Cu)或鋁(Al)。
1.2.3記憶柱MP(記憶胞電晶體)之構造
其次，使用圖4，對設置於記憶體陣列區域100內之記憶柱MP之記憶胞電晶體MT之剖面構造進行說明。圖4係第1實施形態中之記憶胞陣列11內之記憶胞電晶體之剖視圖。圖4係將圖3所示之NAND型快閃記憶體10於上下方向反轉180度表示，省略了導電層間之層間絕緣膜。
如圖4所示，記憶胞陣列11包含導電層41、43、44_0～44_7、45以及記憶柱MP。半導體基板30之第1主面與XY面對應。於半導體基板30之上方，隔著絕緣層設置有導電層41。導電層41形成為沿著XY面之平板狀，如上所述，作為源極線SL發揮功能。
於導電層41上，自下層起依次設置有導電層43、44_0～44_7、45。該等導電層中於Z方向相鄰之導電層隔著層間絕緣膜而積層。導電層43、44_0～44_7、45分別形成為沿著XY面之平板狀。如上所述，導電層43作為選擇閘極線SGS發揮功能。導電層44_0～44_7自下層起依次分別作為字元線WL0～WL7發揮功能。導電層45作為選擇閘極線SGD發揮功能。
複數個記憶柱MP例如於XY方向排列為錯位狀(未圖示)，分別作為1個NAND串NS發揮功能。各記憶柱MP被設置成以自導電層45之上表面到達至導電層41之上表面之方式貫通導電層43、44_0～44_7、45。
記憶柱MP例如具有阻擋絕緣膜51、電荷儲存膜(亦稱為電荷儲存層)52、隧道絕緣膜53以及半導體層54。具體而言，於用以形成記憶柱MP之記憶孔之內壁，設置有阻擋絕緣膜51。於阻擋絕緣膜51之內壁，設置有電荷儲存膜52。於電荷儲存膜52之內壁，設置有隧道絕緣膜53。進而，於隧道絕緣膜53之內側設置有半導體層54。再者，記憶柱MP亦可設為於半導體層54之內部設置有核心絕緣層(例如，氧化矽層)之構造。
於上述記憶柱MP之構成中，記憶柱MP與導電層43交叉之部分作為選擇閘極電晶體ST2發揮功能。記憶柱MP與導電層44_0～44_7交叉之部分分別作為記憶胞電晶體MT0～MT7發揮功能。各記憶胞電晶體MT0～MT7為記憶資料或能夠記憶資料之記憶胞。進而，記憶柱MP與導電層45交叉之部分作為選擇閘極電晶體ST1發揮功能。
半導體層54作為記憶胞電晶體MT以及選擇閘極電晶體ST1、ST2之通道層發揮功能。於半導體層54之內部，形成NAND串NS之電流路徑。
電荷儲存膜52具有於記憶胞電晶體MT中儲存自半導體層54注入之電荷之功能。電荷儲存膜52例如包含氮化矽膜。
隧道絕緣膜53於自半導體層54向電荷儲存膜52注入電荷時，或於儲存於電荷儲存膜52中之電荷向半導體層54擴散時，作為電位障壁發揮功能。隧道絕緣膜53例如包含氧化矽膜。
阻擋絕緣膜51防止儲存於電荷儲存膜52中之電荷向導電層(字元線WL)44_0～44_7擴散。阻擋絕緣膜51例如包含氧化矽膜以及氮化矽膜。
於較記憶柱MP之上表面靠上方，隔著絕緣膜設置有導電層46A。導電層46A形成為於Y方向延伸之線狀，作為位元線(或配線層)BL發揮功能。複數個導電層46A排列於X方向(未圖示)，導電層46A與和每個串單元SU對應之1個記憶柱MP電性連接。具體而言，於各串單元SU中，於各記憶柱MP內之半導體層54上設置有接觸插塞CP1，於接觸插塞CP1上設置有1個導電層46A。
再者，記憶胞陣列11之構成並不限定於上述構成。又，字元線WL以及選擇閘極線SGD及SGS之條數分別根據記憶胞電晶體MT以及選擇閘極電晶體ST1及ST2之個數而變更。選擇閘極線SGS亦可由分別設置為複數層之複數個導電層構成。選擇閘極線SGD亦可由分別設置為複數層之複數個導電層構成。
進而，關於記憶胞陣列11之構成亦可為其他構成。例如，記載於“三維積層非揮發性半導體記憶體”之2009年3月19日申請之美國專利申請案12/407,403號中。又，分別記載於“三維積層非揮發性半導體記憶體”之2009年3月18日申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法”之2010年3月25日申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法”之2009年3月23日申請之美國專利申請案12/532,030號中。該等專利申請案之整體於本申請案說明書中藉由參照而引用。
2.半導體記憶裝置之製造方法
其次，對第1實施形態之半導體記憶裝置之製造方法進行說明。圖5～圖14係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
首先，如圖5～圖9所示，於半導體基板(半導體晶圓)30之第1主面上，形成記憶體陣列區域100。
先於半導體基板30上，形成絕緣層40、導電焊墊47、導電層41以及導電焊墊41A。具體而言，例如，利用CVD(Chemical vapor deposition，化學氣相沈積)法(或ALD(Atomic layer deposition，原子層沈積)法)，於半導體基板30上形成絕緣層40。進而，利用CVD法(或ALD法)，於絕緣層40上以及半導體基板30上之一部分，形成導電層41、導電焊墊41A以及導電焊墊47。導電層41作為源極線SL發揮功能。導電焊墊41A、47於之後之步驟中與TSV31連接。
其次，於導電層41上形成複數個絕緣層42與複數個絕緣層61之積層體，於積層體形成記憶柱MP。具體而言，例如利用CVD法(或ALD法)，如圖5所示，於導電層41上，將複數個絕緣層42與複數個絕緣層61交替地積層。絕緣層42例如包含氧化矽層，絕緣層61例如包含氮化矽層。
繼而，例如利用RIE(Reactive Ion Etching，反應性離子蝕刻)法，如圖6所示，於複數個絕緣層42與複數個絕緣層61形成記憶孔62。記憶孔62自絕緣層42之表面到達至導電層41之表面為止。
進而，於記憶孔62內形成單元絕緣膜50以及半導體層54。單元絕緣膜50為上述阻擋絕緣膜51、電荷儲存膜52以及隧道絕緣膜53。具體而言，例如利用CVD法(或ALD法)，如圖7所示，於記憶孔62之內壁，形成阻擋絕緣膜51。於阻擋絕緣膜51之內壁，形成電荷儲存膜52。於電荷儲存膜52之內壁，形成隧道絕緣膜53。繼而，利用RIE法，將記憶孔62底面之單元絕緣膜50去除，露出導電層41之表面。然後，於隧道絕緣膜53之內側以及記憶孔62底面形成半導體層54。根據以上，於形成於積層體之記憶孔62內，形成具有單元絕緣膜50以及半導體層54之記憶柱MP。
其次，將積層體內之絕緣層61去除而置換為導電層43、44_0～44_7、45，形成選擇閘極線SGS、字元線WL0～WL7以及選擇閘極線SGD。具體而言，於複數個絕緣層42與複數個絕緣層61之積層體，例如利用RIE法，形成狹縫(未圖示)。狹縫自絕緣層42之表面到達至導電層41之表面為止。繼而，例如，利用使用磷酸溶液之濕式蝕刻，經由狹縫將絕緣層(氮化矽層)61去除。另一方面，於該濕式蝕刻下絕緣層(氧化矽層)42未被去除而殘留。藉此，於絕緣層42間形成間隙。
進而，如圖8所示，利用CVD法(或ALD法)，以將絕緣層42間之間隙填埋之方式，形成導電層43、44_0～44_7、45。導電層43、44_0～44_7、45作為選擇閘極線SGS、字元線WL0～WL7以及選擇閘極線SGD分別發揮功能。
其次，於積層體之導電層43、44_0～44_7、45形成用以取得接觸之階梯區域。具體而言，利用光微影法將積層體之導電層43、44_0～44_7、45呈階梯狀地蝕刻，於導電層43、44_0～44_7、45分別形成於X方向依次伸出之階梯區域。於圖9中，表示了形成於導電層43、44_0之階梯區域43S、44_0S。於其他導電層44_1～44_7、45亦同樣地形成於X方向依次伸出之階梯區域。
其次，於記憶柱MP、導電層41、43、44_0～44_7、45以及導電焊墊47上，分別形成接觸插塞CP1～CP3以及導電層(配線)46A、46B。具體而言，例如利用CVD法(或ALD法)，於積層體、記憶柱MP、導電焊墊47、導電層41以及階梯區域上形成絕緣層48。進而，例如利用RIE法，於記憶柱MP、導電焊墊47以及階梯區域上之絕緣層48形成接觸插塞用孔。繼而，例如利用CVD法(或ALD法)，如圖9所示，於接觸插塞用孔內填埋導電材，形成接觸插塞CP1～CP3。進而，例如利用CVD法(或ALD法)，於接觸插塞CP1～CP3上分別形成導電層46A、46B。進而，於導電層46A、46B上形成絕緣層48。接觸插塞CP1～CP3之導電材例如包含鎢。
其次，如圖10所示，例如利用CVD法(或ALD法)，於絕緣層48上形成保護層63。保護層63於之後之步驟中，保護配線層46A、46B以及記憶胞陣列。保護層63例如包含氧化矽層或多晶矽層。再者，於之後之步驟中需要將貼合於保護層63上之半導體基板與保護層63電性連接之情形時，可由多晶矽形成保護層63。
其次，如圖11所示，於保護層63上，貼合半導體基板(半導體晶圓)64。具體而言，於保護層63之表面貼合半導體基板64。藉此，保護層63與半導體基板64具有某種強度地附著。半導體基板64於之後之步驟中，作為支撐製造時之負載之基板起作用。半導體基板64例如包含矽半導體基板。
其次，如圖12～圖14所示，於半導體基板30之第2主面上，形成周邊電路區域200。
首先，如圖12所示，以可於半導體基板30形成TSV31之方式，對半導體基板30進行研磨，而使半導體基板30薄板化。具體而言，將圖11所示之半導體基板30於上下方向反轉180度，如圖12所示，例如，利用研磨機或CMP(Chemical Mechanical polishing，化學機械研磨)對半導體基板30之第2主面進行研磨。利用研磨而使半導體基板30之厚度成為能夠於半導體基板30形成TSV31之厚度，例如2～10 μm左右(2 μm以上且10 μm以下)。
其次，如圖13所示，於半導體基板30，形成TSV31以及元件分離區域(例如，STI)34A。具體而言，例如利用RIE法，於半導體基板30形成TSV用孔。進而，例如利用CVD法(或ALD法)，於TSV用孔形成絕緣層34B。進而，例如利用CVD法(或ALD法)，如圖13所示，於絕緣層34B之內側填埋導電材，而形成TSV31。藉此，TSV31自半導體基板30第2主面到達至第1主面，分別連接於導電焊墊47或導電焊墊41A。TSV31之導電材例如包含鎢。又，於半導體基板30，形成元件分離區域(例如，STI)34A。
於TSV31之形成中，可以導電焊墊47、41A不與半導體基板30接觸之方式，將TSV用孔開得較導電焊墊47、41A之外徑大。又，亦可以事先於半導體基板30與導電焊墊47、41A之間配置絕緣層，且TSV31貫通該絕緣層到達至導電層47、41A為止之方式形成。又，若以到達至與導電層(源極線SL)41相接之導電焊墊41A之方式形成TSV31，則可使導電層41與TSV31之連接低電阻化。
其次，如圖14所示，於半導體基板30之第2主面上，形成周邊電路、導電層(配線)35以及電極焊墊37。具體而言，於半導體基板30之第2主面上，形成包含nMOS電晶體32以及pMOS電晶體33之cMOS電路。進而，例如利用CVD法(或ALD法)，於半導體基板30上、nMOS電晶體32以及pMOS電晶體33上，形成絕緣層36。
繼而，於nMOS電晶體32以及pMOS電晶體33之閘極32A、33A上之絕緣層36內，形成接觸插塞用孔，於接觸插塞用孔內填埋導電材而分別形成接觸插塞CP5A。同樣地，於nMOS電晶體32以及pMOS電晶體33之源極以及汲極32B、33B上之絕緣層36內，形成接觸插塞用孔，於接觸插塞用孔內填埋導電材而分別形成接觸插塞CP5B。進而，例如利用CVD法(或ALD法)，於接觸插塞CP5A、CP5B上分別形成導電層35。接觸插塞CP5A，CP5B之導電材例如包含鎢。
繼而，例如利用CVD法(或ALD法)，於導電層35上形成絕緣層36。進而，於導電層35上之絕緣層36內，形成接觸插塞用孔，於接觸插塞用孔內填埋導電材而形成接觸插塞CP6。進而，例如利用CVD法(或ALD法)，於接觸插塞CP6上之絕緣層36形成電極焊墊37。電極焊墊37形成於絕緣層36之上表面，且其表面露出。
然後，將形成於絕緣層48之保護層63以及半導體基板64削除。根據以上，製造圖14所示之半導體記憶裝置。
又，如第2實施形態中所說明般，於將複數個半導體記憶裝置三維地積層之情形時，如圖3所示，於記憶體陣列區域100之上表面形成電極焊墊49。
根據以上，製造第1實施形態之半導體記憶裝置。
3.第1實施形態之變化例
接下來，對第1實施形態之變化例之半導體記憶裝置進行說明。變化例之半導體記憶裝置為於圖3所示之剖面構造中，設置有貫通所積層之絕緣層42與導電層43、44_0～44_7、45之接觸插塞之示例，其他構成與圖3所示之構成相同。於該變化例中，主要對與第1實施形態之不同點進行說明。
3.1變化例之半導體記憶裝置之剖面構造
圖15係第1實施形態之變化例之半導體記憶裝置之剖視圖。於複數個絕緣層42以及複數個導電層43、44_0～44_7、45，設置有於Z方向貫通(或延伸)之接觸插塞CP7。接觸插塞CP7之一端連接於TSV31A。接觸插塞CP7之另一端連接於導電層46C。於接觸插塞CP7之周圍，設置有絕緣層55。接觸插塞CP7利用絕緣層55與導電層41、43、44_0～44_7、45絕緣。接觸插塞CP7、TSV31A、導電層46C例如包含鎢(W)。絕緣層55例如包含氧化矽層。
連接於接觸插塞CP7之一端之TSV31A經由接觸插塞CP5C連接於導電層35A。導電層35A例如電性連接於感測放大器14之電路配線。於TSV31A之周圍設置有絕緣層34B。連接於接觸插塞CP7之另一端之導電層46C經由接觸插塞CP4A連接於電極焊墊49A。電極焊墊49A例如為將施加至周邊電路之電源電壓等自外部輸入之端子。又，連接於接觸插塞CP7之另一端之導電層46C亦可不連接於電極焊墊49A，而經由配置於絕緣層48內之配線與作為位元線之導電層46A電性連接。於該情形時，位元線經由接觸插塞CP7、TSV31A電性連接於設置於周邊電路區域200之感測放大器14。接觸插塞CP4A、CP5C、導電層35A以及電極焊墊49A例如包含鎢(W)。
圖16表示變化例之半導體記憶裝置10m中之電路區塊之佈局。圖16(a)係自Z方向之上方觀察半導體記憶裝置10m之圖，圖16(b)係自Z方向之下方觀察半導體記憶裝置10m之圖。
如圖16(a)、(b)所示，於記憶胞陣列11之兩端配置WL中繼(hookup)區域19。WL中繼區域19為字元線WL呈階梯狀地具有階面，且於其階面部分連接有接點之區域，相當於上述階梯區域。於WL中繼區域19之外側配置有接觸區域18A。於接觸區域18A配置有接觸插塞CP3以及TSV31。於與該接觸區域18A對向之位置配置有列解碼器12，各字元線WL與列解碼器12電性連接。
於記憶胞陣列11之中配置有一個或複數個接觸區域18。於接觸區域18配置有接觸插塞CP7以及TSV31A。於與該接觸區域18對向之位置以及其周圍配置有感測放大器14，各位元線與感測放大器14電性連接。
暫存器及定序器16A配置於列解碼器12與感測放大器14之間。暫存器以及定序器16A之位置並不限定於此，例如，暫存器及定序器16A與列解碼器12之位置亦可相反。
4.第1實施形態之效果
根據第1實施形態之半導體記憶裝置，可提高用以使記憶胞動作之周邊電路之可靠性，並且能夠縮小基板面積。
以下，對本實施形態之關聯技術與第1實施形態之效果進行詳細敍述。半導體記憶裝置具備：記憶胞陣列，其配置有複數個記憶胞；以及周邊電路，其用以對記憶胞進行寫入、讀出以及刪除等動作。周邊電路具有包含pMOS電晶體及nMOS電晶體之cMOS電路、以及下層配線等。該等記憶胞陣列與周邊電路形成於同一個半導體基板(或晶片)上。因此，存在如下情況：為了縮小基板面積(或晶片面積)，而使用將周邊電路配置於記憶胞陣列之下之構造，即於半導體基板上設置周邊電路且於周邊電路上設置記憶胞陣列之構造。
於此種構造中，必須於形成周邊電路之後，形成記憶胞陣列。因此，pMOS以及nMOS電晶體或下層配線受到形成記憶胞陣列時之熱步驟之影響。藉此，存在pMOS以及nMOS電晶體之特性或下層配線之電阻值等特性劣化之情況。
於第1實施形態中，於半導體基板之第1主面設置記憶胞陣列，於與第1主面對向之第2主面設置周邊電路。進而，將使記憶胞陣列與周邊電路電性連接之導通孔設置於半導體基板內。藉此，能夠於半導體基板之第1主面形成記憶胞陣列，然後，於第2主面形成周邊電路。其結果，可消除記憶胞陣列形成時之熱步驟對周邊電路之影響。即，可防止因記憶胞陣列形成時之熱步驟之影響導致pMOS以及nMOS電晶體之特性或下層配線之電阻值等特性劣化。
進而，並非於半導體基板之1個主面將記憶胞陣列與周邊電路並排配置，而於半導體基板之對向之2個主面(即兩面)分別配置記憶胞陣列與周邊電路，故而能夠縮小形成記憶胞陣列以及周邊電路所需要之基板面積。進而，可縮小用以形成半導體記憶裝置之基板面積，故而可實現動作時之低消耗電力化或動作之高速化。
又，由於能夠將記憶胞陣列形成時之熱步驟之影響排除，故而電極焊墊37、49能夠使用鋁(Al)或銅(Cu)，導電層35能夠使用銅(Cu)。藉此，能夠降低電極之連接電阻以及配線電阻。
[第2實施形態]
接下來，對第2實施形態之半導體記憶裝置進行說明。於第2實施形態中，表示將第1實施形態中所說明之NAND型快閃記憶體(以下，記為記憶體晶片)10三維地積層之示例。第1實施形態之複數個記憶體晶片10藉由將設置於記憶體晶片各自之上表面之電極焊墊彼此接合，能夠將複數個記憶體晶片10間電性連接且積層。再者，第1實施形態之變化例之半導體記憶裝置10m亦能夠同樣三維地積層。
1.半導體記憶裝置之構成
第2實施形態之半導體記憶裝置設為具備3個第1實施形態中所說明之記憶體晶片，分別設為10A、10B、10C。記憶體晶片10A、10B、10C亦可具有完全相同之構成，亦可具有各不相同之構成。又，對具備3個記憶體晶片之情況進行說明，但並不限定為3個，亦可為2個，亦可為4個以上。
圖17係表示第2實施形態之半導體記憶裝置之第1構成例之剖視圖。於記憶體晶片10A上之Z方向積層記憶體晶片10B，於記憶體晶片10B上之Z方向積層記憶體晶片10C。記憶體晶片10A、10B、10C各自具有：記憶體陣列區域100，其設置有記憶胞陣列11；以及周邊電路區域200，其設置有周邊電路。於記憶體晶片10A、10B、10C各自之記憶體陣列區域100之上表面設置有電極焊墊49。於記憶體晶片10A、10B、10C各自之周邊電路區域200之上表面設置有電極焊墊37。
記憶體晶片10A所具有之記憶胞陣列11以及周邊電路經由電極焊墊37、49電性連接於記憶體晶片10B所具有之記憶胞陣列11以及周邊電路。記憶體晶片10B之記憶胞陣列11以及周邊電路經由電極焊墊37、49電性連接於記憶體晶片10C所具有之記憶胞陣列11以及周邊電路。
具體而言，使記憶體晶片10A之周邊電路區域200之電極焊墊37與記憶體晶片10B之記憶體陣列區域100之電極焊墊49以對向之方式對合。藉此，記憶體晶片10A之電極焊墊37與記憶體晶片10B之電極焊墊49接合，而電性連接。進而，使記憶體晶片10B之周邊電路區域200之電極焊墊37與記憶體晶片10C之記憶體陣列區域100之電極焊墊49以對向之方式對合。藉此，記憶體晶片10B之電極焊墊37與記憶體晶片10C之電極焊墊49接合，而電性連接。如此一來，記憶體晶片10A、10B、10C內之記憶胞陣列11以及周邊電路電性連接。
接下來，使用圖18，對第2實施形態之半導體記憶裝置之第2構成例進行說明。圖18係表示第2實施形態之半導體記憶裝置之第2構成例之剖視圖。與第1構成例同樣地，於記憶體晶片10A上之Z方向積層記憶體晶片10B，於記憶體晶片10B上之Z方向積層記憶體晶片10C。於記憶體晶片10A、10B、10C各自之記憶體陣列區域100之上表面設置有電極焊墊49，於記憶體晶片10A、10B、10C各自之周邊電路區域200之上表面設置有電極焊墊37。
如圖18所示，使記憶體晶片10A之周邊電路區域200之電極焊墊37與記憶體晶片10B之周邊電路區域200之電極焊墊37以對向之方式對合。藉此，記憶體晶片10A之電極焊墊37與記憶體晶片10B之電極焊墊37接合，並電性連接。進而，以使記憶體晶片10B之記憶體陣列區域100之電極焊墊49與記憶體晶片10C之記憶體陣列區域100之電極焊墊49對向之方式對合。藉此，記憶體晶片10B之電極焊墊49與記憶體晶片10C之電極焊墊49接合，並電性連接。如此一來，記憶體晶片10A、10B、10C內之記憶胞陣列11以及周邊電路電性連接
如第1以及第2構成例所示，於將複數個記憶體晶片三維地積層時，亦可將周邊電路區域200上表面之電極焊墊37與記憶體陣列區域100上表面之電極焊墊49連接，亦可將周邊電路區域200上表面之電極焊墊37彼此連接，進而，亦可將記憶體陣列區域100上表面之電極焊墊49彼此連接。
其他構成以及構造與上述第1實施形態相同。
2.第2實施形態之效果
於第2實施形態中，藉由針對設置於記憶體晶片兩面之記憶體陣列區域100以及周邊電路區域200之電極焊墊之任一個使其他記憶體晶片之電極焊墊之任一個以對向之方式與之對合，能夠將複數個記憶體晶片容易地三維地(或於Z方向)積層。藉此，可實現半導體記憶裝置中之記憶容量之大容量化。其他效果與上述第1實施形態相同。
[其他變化例等]
進而，於上述實施形態中作為半導體記憶裝置以NAND型快閃記憶體為例進行了說明，但並不限定於NAND型快閃記憶體，可應用於全部之其他半導體記憶體，進而可應用於半導體記憶體以外之各種記憶裝置。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等實施形態能夠以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，同樣，包含於申請專利範圍所記載之發明與其均等之範圍中。
相關申請案
本申請案享有以日本專利申請案2018-175779號(申請日：2018年9月20日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
10:NAND型快閃記憶體 10A:記憶體晶片 10B:記憶體晶片 10C:記憶體晶片 10m:半導體記憶裝置 11:記憶胞陣列 12:列解碼器 13:驅動器 14:感測放大器 15:位址暫存器 16:指令暫存器 16A:暫存器定序器 17:定序器 18:接觸區域 18A:接觸區域 19:WL中繼區域 20:控制器 21:主機介面 22:內置記憶體 23:CPU 24:緩衝記憶體 25:NAND介面 26:ECC 30:半導體基板 31:導通孔 31A:TSV 32:nMOS電晶體 32A、33A:閘極 32B、33B:汲極 33:pMOS電晶體 34A:元件分離區域 34B:絕緣層 35:導電層 36:絕緣層 37:電極焊墊 40:絕緣層 41:導電層 41A:導電焊墊 42:絕緣層 43:導電層 43S、44_0S:階梯區域 44_0～44_7:導電層 45:導電層 46A:導電層 46B:導電層 46C:導電層 47:導電焊墊 48:絕緣層 49:電極焊墊 49A:電極焊墊 51:阻擋絕緣膜 52:電荷儲存膜 53:隧道絕緣膜 54:半導體層 55:絕緣層 61:絕緣層 62:記憶孔 63:保護層 64:半導體基板 100:記憶體陣列區域 200:周邊電路區域 ADD:位址 ALE:位址鎖存賦能信號 BL0～BL(L－1):位元線 BLK:區塊 BLK0～BLKn:區塊 CEn:晶片賦能信號 CLE:指令鎖存賦能信號 CMD:指令 CP1:接觸插塞 CP2:接觸插塞 CP3:接觸插塞 CP4:接觸插塞 CP5A:接觸插塞 CP5B:接觸插塞 CP5C:接觸插塞 CP6:接觸插塞 CP7:接觸插塞 CU:胞單元 DAT:資料 I/O:輸入輸出信號 MP:記憶柱 MT0～MT7:記憶胞電晶體 NS:NAND串 R/Bn:就緒/忙碌信號 REn:讀出賦能信號 SGD0～SGD3:選擇閘極線 SL:源極線 ST1:選擇電晶體 ST2:選擇電晶體 SU0～SU3:串單元 WEn:寫入賦能信號 WL0～WL7:字元線
圖1係表示第1實施形態之半導體記憶裝置之構成之方塊圖。 圖2係第1實施形態中之記憶胞陣列所具有之區塊之電路圖。 圖3係第1實施形態之半導體記憶裝置之剖視圖。 圖4係第1實施形態中之記憶胞陣列內之記憶胞電晶體之剖視圖。 圖5係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖6係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖7係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖8係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖9係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖10係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖11係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖12係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖13係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖14係表示第1實施形態之半導體記憶裝置之製造方法之各步驟之剖視圖。 圖15係第1實施形態之變化例之半導體記憶裝置之剖視圖。 圖16係變化例之半導體記憶裝置中之電路區塊之佈局圖。 圖17係表示第2實施形態之半導體記憶裝置之第1構成例之剖視圖。 圖18係表示第2實施形態之半導體記憶裝置之第2構成例之剖視圖。
10:NAND型快閃記憶體
30:半導體基板
31:導通孔
32:nMOS電晶體
32A、33A:閘極
32B、33B:汲極
33:pMOS電晶體
34A:元件分離區域
34B:絕緣層
35:導電層
36:絕緣層
40:絕緣層
41:導電層
41A:導電焊墊
42:絕緣層
43:導電層
43S、44_0S:階梯區域
44_0~44_7:導電層
45:導電層
46A:導電層
46B:導電層
47:導電焊墊
48:絕緣層
49:電極焊墊
100:記憶體陣列區域
200:周邊電路區域
CP1:接觸插塞
CP2:接觸插塞
CP3:接觸插塞
CP4:接觸插塞
CP5A:接觸插塞
CP5B:接觸插塞
CP6:接觸插塞
MP:記憶柱

Claims (18)

  1. 一種半導體記憶裝置，其具有： 半導體基板，其具有第1主面、及與上述第1主面對向之第2主面 記憶胞陣列，其設置於上述第1主面上，積層有記憶胞； 第1電路，其設置於上述第2主面上，使上述記憶胞動作；及 導通孔，其以貫通上述半導體基板內之方式設置，將上述記憶胞與上述第1電路電性連接。
  2. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列具有三維地配置於上述第1主面上之記憶胞。
  3. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列具有：積層體，其於上述第1主面上交替地積層有複數個絕緣層與複數個導電層；及柱狀體，其相對於上述第1主面於上下方向貫通上述積層體；且 上述柱狀體具有自上述導電層側依次配置之絕緣膜、電荷儲存膜、隧道絕緣膜以及半導體層。
  4. 如請求項1之半導體記憶裝置，其中上述導通孔具有自上述第2主面貫通上述半導體基板之內部直到上述第1主面為止之導電體。
  5. 如請求項1之半導體記憶裝置，其中上述第1電路包含設置於上述第2主面上之n通道MOS電晶體及p通道MOS電晶體。
  6. 如請求項1之半導體記憶裝置，其中上述第1電路包含感測放大器，上述感測放大器之一部分配置於相對於上述記憶胞陣列於第1方向對向之位置。
  7. 如請求項6之半導體記憶裝置，其中上述記憶胞陣列具有第1區域、及相對於與上述第1方向正交之第2方向與上述第1區域並排配置之第2區域，且具有配置於上述第1區域與上述第2區域之間且配置有貫通上述半導體基板而將上述記憶胞陣列與上述第1電路電性連接之接點之接觸區域。
  8. 一種半導體記憶裝置，其具有第1及第2記憶體晶片，上述第1及第2記憶體晶片分別具有：半導體基板，其具有第1主面、及與上述第1主面對向之第2主面；記憶胞陣列，其設置於上述第1主面上，積層有記憶胞；第1電路，其設置於上述第2主面上，使上述記憶胞動作；及導通孔，其以貫通上述半導體基板內之方式設置，且將上述記憶胞與上述第1電路電性連接； 上述第1記憶體晶片具有第1焊墊，上述第2記憶體晶片具有第2焊墊； 上述第1記憶體晶片與上述第2記憶體晶片以上述第1焊墊與上述第2焊墊對向之方式對合而配置。
  9. 如請求項8之半導體記憶裝置，其中上述第1焊墊設置於上述第1記憶體晶片之上述第1電路之上方，上述第2焊墊設置於上述第2記憶體晶片之上述記憶胞陣列之上方。
  10. 如請求項8之半導體記憶裝置，其中上述第1焊墊設置於上述第1記憶體晶片之上述第1電路之上方，上述第2焊墊設置於上述第2記憶體晶片之上述第1電路之上方。
  11. 如請求項8之半導體記憶裝置，其中上述第1焊墊設置於上述第1記憶體晶片之上述記憶胞陣列之上方，上述第2焊墊設置於上述第2記憶體晶片之上述記憶胞陣列之上方。
  12. 如請求項8之半導體記憶裝置，其中上述記憶胞陣列具有：積層體，其於上述第1主面上交替地積層有複數個絕緣層與複數個導電層；及柱狀體，其相對於上述第1主面於上下方向貫通上述積層體；且 上述柱狀體具有自上述導電層側起依次配置之絕緣膜、電荷儲存膜、隧道絕緣膜及半導體層。
  13. 如請求項8之半導體記憶裝置，其中上述導通孔具有自上述第2主面貫通上述半導體基板之內部直到上述第1主面為止之導電體。
  14. 如請求項8之半導體記憶裝置，其中上述第1電路包含設置於上述第2主面上之n通道MOS電晶體、及p通道MOS電晶體。
  15. 一種半導體記憶裝置，其具有： 半導體基板； 閘極電極，其設置於上述半導體基板上； 閘極絕緣膜，其設置於上述半導體基板與上述閘極電極之間； 半導體層，其於第1方向延伸； 複數個字元線，其排列於上述第1方向； 記憶部，其配置於上述半導體層與上述複數個字元線之一者之間； 位元線，其電性連接於上述半導體層之一端；及 源極線，其電性連接於上述半導體層之另一端； 上述源極線於上述第1方向，配置於上述半導體基板與上述位元線之間； 上述半導體基板於上述第1方向，配置於上述閘極電極與上述源極線之間。
  16. 如請求項15之半導體記憶裝置，其中上述記憶部具有自上述字元線側朝向上述半導體層依次配置之絕緣膜、電荷儲存膜及隧道絕緣膜。
  17. 如請求項15之半導體記憶裝置，其中上述半導體基板具有配置上述源極線之側之第1主面、及配置上述閘極電極之側之第2主面； 上述導通孔具有自上述第2主面貫通上述半導體基板之內部直到上述第1主面為止之導電體。
  18. 如請求項15之半導體記憶裝置，其中上述第1電路包含設置於上述第2主面上之n通道MOS電晶體、及p通道MOS電晶體。
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