TWI776477B - 半導體記憶裝置 - Google Patents
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Abstract
實施方式於抑制製造成本增加之同時，提高了半導體記憶裝置之特性。
實施方式之半導體記憶裝置具備：基板；焊墊，其設置於基板之上方；複數個第1導電體層，其等於基板與焊墊之間沿著第1方向積層；第2導電體層，其設置於複數個第1導電體層之上方；第1半導體層，其於複數個第1導電體層內沿著第1方向延伸，且與第2導電體層相接；電荷儲存層，其設置於第1半導體層與複數個第1導電體層之間；第1觸點，其於基板與焊墊之間沿著第1方向延伸；及第1配線層，其包含與第2導電體層相接之第1部分、與第1觸點相接之第2部分、及將第1部分及第2部分之間連接之第3部分。第1配線層之第1部分及第2部分沿著第1方向，位於第2導電體層與第1配線層之第3部分之間。
Description
實施方式係關於一種半導體記憶裝置。
作為半導體記憶裝置已知有NAND(Not AND，反及)型快閃記憶體。
實施方式於抑制製造成本增加之同時提高了半導體記憶裝置之特性。
實施方式之半導體記憶裝置具備：基板；焊墊，其設置於上述基板之上方；複數個第1導電體層，其等於上述基板與上述焊墊之間沿著第1方向積層；第2導電體層，其設置於上述複數個第1導電體層之上方；第1半導體層，其於上述複數個第1導電體層內沿著上述第1方向延伸，且與上述第2導電體層相接；電荷儲存層，其設置於上述第1半導體層與上述複數個第1導電體層之間；第1觸點，其於上述基板與上述焊墊之間沿著上述第1方向延伸；以及第1配線層，其包含與上述第2導電體層相接之第1部分、與上述第1觸點相接之第2部分、及將上述第1部分及上述第2部分之間連接之第3部分。上述第1配線層之第1部分及第2部分沿著上述第1方向，位於上述第2導電體層與上述第1配線層之第3部分之間。
以下，參照圖式就實施方式進行說明。再者，於以下之說明中，對具有相同之功能及構成之構成要素標註共通之參照符號。
1. 實施方式
以下，就實施方式之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉NAND型快閃記憶體為例進行說明。
1.1 構成
就實施方式之半導體記憶裝置之構成進行說明。
1.1.1 記憶體系統
首先，使用圖1就記憶體系統之構成例進行說明。圖1係表示包含實施方式之半導體記憶裝置之記憶體系統之構成之一例之方塊圖。
記憶體系統3例如與外部之主機設備4進行通信。記憶體系統3記憶來自主機設備4之資料，又，將資料讀出至主機設備4。記憶體系統3例如為SSD(solid state drive，固態驅動器)或SD
TM卡等。
記憶體系統3具備半導體記憶裝置1及記憶體控制器2。
半導體記憶裝置1具備複數個記憶胞電晶體，且非揮發地記憶資料。半導體記憶裝置1與記憶體控制器2利用NAND匯流排來連接。
NAND匯流排對依據NAND介面之信號/CE、CLE、ALE、/WE、/RE、/WP、/RB、及IO＜7：0＞之各個信號，經由個別之信號線進行收發。信號/CE係用以賦能半導體記憶裝置1之信號。信號CLE將於信號CLE為“H(高)”位準之期間於半導體記憶裝置1中流通之信號IO＜7：0＞為指令之情況通知給半導體記憶裝置1。信號ALE將於信號ALE為“H”位準之期間於半導體記憶裝置1中流通之信號IO＜7：0＞為位址之情況通知給半導體記憶裝置1。信號/WE指示於信號/WE為“L(低)”位準之期間將於半導體記憶裝置1中流通之信號IO＜7：0＞提取至半導體記憶裝置1。信號/RE指示對半導體記憶裝置1輸出信號IO＜7：0＞。信號/WP指示半導體記憶裝置1禁止資料之寫入及抹除。信號/RB表示半導體記憶裝置1為就緒狀態(受理來自外部之命令之狀態)還是忙碌狀態(不受理來自外部之命令之狀態)。信號IO＜7：0＞例如為8位之信號。
信號IO＜7：0＞於半導體記憶裝置1與記憶體控制器2之間收發，且包含指令CMD、位址ADD、及資料DAT。資料DAT包含寫入資料及讀出資料。
記憶體控制器2自主機設備4接收命令，基於已接收之命令對半導體記憶裝置1進行控制。具體而言，記憶體控制器2將自主機設備4指示寫入之資料寫入至半導體記憶裝置1，並將自主機設備4指示讀出之資料自半導體記憶裝置1讀出後發送至主機設備4。
作為使用以上所說明之記憶體系統3之主機設備4，例如可列舉數位相機或個人電腦等。
1.1.2 記憶體控制器
如圖1所示，記憶體控制器2包含CPU(Central Processing Unit，中央處理單元)20、內置記憶體21、緩衝記憶體22、NAND I/F(NAND介面電路)23、及主機I/F(主機介面電路)24。記憶體控制器2例如構成為SoC(System-on-a-chip，晶片上系統)。
CPU20對記憶體控制器2整體之動作進行控制。CPU20例如響應自主機設備4接收之資料之讀出命令，對半導體記憶裝置1發行基於NAND介面之讀出指令。該動作於寫入及抹除之情形時亦相同。
內置記憶體21例如係DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等半導體記憶體，用作CPU20之作業區域。內置記憶體21記憶用以管理半導體記憶裝置1之韌體、及各種管理表格等。
緩衝記憶體22暫時地記憶記憶體控制器2自半導體記憶裝置1接收到之讀出資料或自主機設備4接收到之寫入資料等。
NAND介面電路23經由NAND匯流排而與半導體記憶裝置1連接，掌管與半導體記憶裝置1之通信。NAND介面電路23利用CPU20之指示，將指令CMD、位址ADD、及寫入資料發送至半導體記憶裝置1。又，NAND介面電路23自半導體記憶裝置1接收讀出資料。
主機介面電路24經由主機匯流排而與主機設備4連接，掌管記憶體控制器2與主機設備4之間之通信。主機介面電路24例如將自主機設備4接收到之命令及資料分別傳送至CPU20及緩衝記憶體22。
1.1.3 半導體記憶裝置
接下來，使用圖2就實施方式之半導體記憶裝置1之構成例進行說明。圖2係表示實施方式之半導體記憶裝置1之構成之一例之方塊圖。
半導體記憶裝置1包含記憶胞陣列10、輸入輸出電路11、邏輯控制電路12、暫存器13、定序儀14、電壓產生電路15、列解碼器16、及感測放大器模塊17。暫存器13包含位址暫存器13-1及指令暫存器13-2。
記憶胞陣列10包含複數個區塊BLK0～BLKm(m為1以上之整數)。各區塊BLK為能夠非揮發地記憶資料之複數個記憶胞電晶體之集合，例如用作資料之抹除單位。即，同一區塊BLK內所包含之記憶胞電晶體中所記憶之資料一次性地被抹除。於記憶胞陣列10設置有複數個位元線及複數個字元線。各記憶胞電晶體與1根位元線及1根字元線建立關聯。關於記憶胞陣列10之詳細之構成將於下文敍述。
輸入輸出電路11與記憶體控制器2之間收發信號IO＜7：0＞。輸入輸出電路11將信號IO＜7：0＞內之位址ADD及指令CMD分別傳送至位址暫存器13-1及指令暫存器13-2。又，輸入輸出電路11與感測放大器模塊17收發資料DAT。
邏輯控制電路12自記憶體控制器2接收例如信號/CE、CLE、ALE、/WE、/RE、及/WP，基於該接收到之信號，對輸入輸出電路11進行控制。又，邏輯控制電路12產生信號/RB，發送至記憶體控制器2。
暫存器13記憶各種信號。位址暫存器13-1及指令暫存器13-2分別記憶自輸入輸出電路11傳送之位址ADD及指令CMD。位址暫存器13-1將位址ADD傳送至列解碼器16及感測放大器模塊17，指令暫存器13-2將指令CMD傳送至定序儀14。
定序儀14自指令暫存器13-2接收指令CMD，根據基於接收到之指令CMD之序列對半導體記憶裝置1整體進行控制。
電壓產生電路15基於來自定序儀14之指示，產生用於寫入動作及讀出動作等之電壓，將已產生之電壓供給至記憶胞陣列10、列解碼器16、及感測放大器模塊17等。
列解碼器16自位址暫存器13-1接收位址ADD中之區塊位址，基於該區塊位址選擇區塊BLK0～BLKm(m為1以上之整數)中之任一個。列解碼器16選擇與已選擇之區塊BLK中之複數個字元線對應之列方向，將自電壓產生電路15供給之電壓施加至選擇字元線。
感測放大器模塊17於資料讀出時，感測記憶胞陣列10內之成為讀出動作之對象之記憶胞電晶體之閾值電壓並產生讀出資料，將已產生之讀出資料傳送至輸入輸出電路11。又，感測放大器模塊17於資料寫入時，自輸入輸出電路11接收寫入資料，將接收到之寫入資料傳送至記憶胞陣列10。
1.1.4 記憶胞陣列
接下來，使用圖3就實施方式之半導體記憶裝置1之記憶胞陣列10之構成進行說明。圖3係用於說明實施方式之半導體記憶裝置1之記憶胞陣列10之構成之電路圖之一例。
如圖3所示，區塊BLK包含例如4個串單位SU(SU0、SU1、SU2、及SU3)。各串單位SU包含複數個NAND串NS。
NAND串NS分別具備例如8個記憶胞電晶體MT(MT0～MT7)、選擇電晶體ST1、及選擇電晶體ST2。再者，各個NAND串NS所具備之記憶胞電晶體MT之個數並不限定為8個，亦可為16個或32個、48個、64個、96個、128個等，其數量並不限定。記憶胞電晶體MT具備包含控制閘極部與電荷儲存部之積層閘極。各記憶胞電晶體MT串聯連接於選擇電晶體ST1及ST2之間。
於某區塊BLK內，串單位SU0～SU3之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。又，區塊BLK內之所有串單位SU之選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。再者，選擇閘極線SGS與選擇閘極線SGD同樣地，串單位SU0～SU3之選擇電晶體ST2之閘極亦可分別連接於選擇閘極線SGS0～SGS3(未圖示)。同一區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。即，字元線WL共通連接於同一區塊BLK內之所有串單位SU，選擇閘極線SGS共通連接於同一區塊BLK內之所有串單位SU。另一方面，選擇閘極線SGD僅連接於同一區塊BLK內之串單位SU之1個。
又，於記憶胞陣列10內矩陣狀地配置之NAND串NS中位於同一列之NAND串NS之選擇電晶體ST1之另一端連接於k(k為2以上之整數)根位元線BL(BL0～BL(k－1))中之任一根。又，位元線BL遍及複數個區塊BLK而共通連接於同一行之NAND串NS。
又，選擇電晶體ST2之另一端連接於源極線SL。源極線SL遍及複數個區塊BLK而共通連接於複數個NAND串NS。
如上所述，例如對位於同一區塊BLK內之記憶胞電晶體MT一次性地進行資料之抹除。對此，可針對任一個區塊BLK之任一個串單位SU中之共通連接於任一個字元線WL上之複數個記憶胞電晶體MT，一次性地進行資料之讀出及寫入。此種1個串單位SU中共有字元線WL之記憶胞電晶體MT之組例如被稱為記憶胞單位MU。即，記憶胞單位MU係可一次性地執行寫入、或讀出動作之記憶胞電晶體MT之組。
將記憶胞單位MU內之複數個記憶胞電晶體MT各自所記憶之1位資料之資料行之單位定義為「頁」。例如，於記憶胞電晶體MT能夠記憶2位之情形時，於記憶胞單位MU中記憶有2頁量之資料。再者，記憶胞電晶體MT並不限定為記憶2位資料，亦可構成為能夠記憶3位以上之資料。
1.1.5 記憶胞陣列之構造
接下來，使用圖4就記憶胞陣列10之構造進行說明。圖4係實施方式之半導體記憶裝置1之記憶胞陣列10之剖面構造之一例。
再者，於以下參照之附圖中，X方向與位元線BL之延伸方向對應，Y方向與字元線WL之延伸方向對應。Z1方向與自半導體記憶裝置1之半導體基板朝向電極焊墊之方向對應，Z2方向與自半導體記憶裝置1之電極焊墊朝向半導體基板之方向對應。於不限定Z1方向及Z2方向之任一個方向之情形時，表述為Z方向。再者，於以下之說明中，於某構成要素具有於XY面內擴展之2個面(或端部)，且該等2個面(或端部)沿著Z方向排列之情形時，將該等2個面(或端部)中之電極焊墊側設為第1面(第1端)，將半導體基板側設為第2面(第2端)。
記憶胞陣列10於Z方向上設置於半導體記憶裝置1之電極焊墊與半導體基板之間，包含導電體層30～35及複數個記憶體柱MP(於圖4中，僅圖示一部分)。
導電體層30例如形成為沿著XY平面擴展之板狀。導電體層30用作源極線SL。導電體層30由導電材料構成，例如使用添加了雜質之N型半導體或金屬材料。又，導電體層30例如亦可為半導體與金屬之積層構造。
於導電體層30之第2面上積層絕緣體層50。於絕緣體層50之第2面上積層導電體層31。導電體層31例如形成為沿著XY平面擴展之板狀。導電體層31用作選擇閘極線SGS。導電體層31例如包含鎢。
於導電體層31之第2面上積層絕緣體層51。於絕緣體層51之第2面上，8個導電體層32及8個絕緣體層52朝向Z2方向按照導電體層32、絕緣體層52、…、導電體層32、絕緣體層52之順序積層。導電體層32例如形成為沿著XY平面擴展之板狀。8個導電體層32沿著Z2方向自導電體層31側依次分別用作字元線WL0～WL7。導電體層32例如包含鎢。
於最靠半導體基板側之絕緣體層52之第2面上積層導電體層33。導電體層33例如形成為沿著XY平面擴展之板狀。導電體層33用作選擇閘極線SGD。導電體層33例如包含鎢。導電體層33例如利用狹縫SHE依每個串單位SU而電性切斷。
於導電體層33之第2面上積層絕緣體層53。於絕緣體層53之第2面上積層導電體層34。導電體層34沿著X方向延伸設置，作為位元線BL發揮功能。
於較導電體層34靠電極焊墊側，複數個記憶體柱MP沿著Z2方向延伸設置，貫通導電體層31～33。
記憶體柱MP之各者例如包含芯構件90、半導體膜91、隧道絕緣膜92、電荷儲存膜93、阻擋絕緣膜94、及半導體部95。
芯構件90沿著Z2方向延伸設置。芯構件90之第2端位於較導電體層33靠半導體基板側，芯構件90之第1端位於較導電體層31靠電極焊墊側。芯構件90例如包含氧化矽。
半導體膜91以覆蓋芯構件90之側面之方式設置。半導體膜91之第2端位於較芯構件90之第2端靠半導體基板側。半導體膜91之第1端覆蓋芯構件90之第1端，與導電體層30相接。半導體膜91例如包含多晶矽。
隧道絕緣膜92覆蓋半導體膜91之側面。隧道絕緣膜92例如包含氧化矽。
電荷儲存膜93覆蓋隧道絕緣膜92之側面。電荷儲存膜93例如包含具有陷阱能階(trap level)之絕緣體(例如，氮化矽)。
阻擋絕緣膜94覆蓋電荷儲存膜93之側面。阻擋絕緣膜94例如包含氧化矽。
半導體部95以覆蓋芯構件90之第2端之方式設置。半導體部95之側面覆蓋位於較芯構件90之第2端位於半導體基板側之半導體膜91之內壁部分。半導體部95之第2面與導電體層35接觸。導電體層35連接於導電體層34，將記憶體柱MP與導電體層34電性地連接。
於以上所說明之記憶體柱MP之構造中，記憶體柱MP與導電體層31交叉之部分作為選擇電晶體ST2發揮功能。又，記憶體柱MP與導電體層32交叉之部分作為記憶胞電晶體MT發揮功能。又，記憶體柱MP與導電體層33交叉之部分作為選擇電晶體ST1發揮功能。又，半導體膜91係作為記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2之各自之通道發揮功能。又，電荷儲存膜93作為記憶胞電晶體MT之電荷儲存部發揮功能。
再者，於以上之說明中，示出了電荷儲存膜93於記憶體柱MP內作為連續膜而設置之例子，但本實施方式並不限定於此。例如，電荷儲存膜93亦可對NAND串NS內之複數個記憶胞電晶體MT之各者，個別分開地設置。於該情形時，該個別分開地設置之電荷儲存膜93亦可包含多晶矽、或含有選自鈦、鎢、及釕之至少一種之金屬。
1.1.6 半導體記憶裝置之構造
以下，就實施方式之半導體記憶裝置1之構造之一例進行說明。
1.1.6.1 半導體記憶裝置之平面布局
使用圖5就實施方式之半導體記憶裝置1之平面布局進行說明。圖5係實施方式之半導體記憶裝置1之平面布局之一例。
如圖5所示，半導體記憶裝置1例如於自XY平面觀察時，具有包含記憶體區域MZ、觸點區域CSZ、焊墊區域PDZ、及外周區域OPZ之矩形狀。記憶體區域MZ、觸點區域CS、焊墊區域PDZ例如分別具有矩形狀，且按照該順序沿著X方向排列。外周區域OPZ以於XY平面內包圍記憶體區域MZ、觸點區域CS、焊墊區域PDZ之方式配置。
記憶體區域MZ為包含記憶胞陣列10之區域。
觸點區域CSZ為設置有用以將記憶胞陣列10與感測放大器模塊17等各種電路連接之連接部之區域。
焊墊區域PDZ為設置有用以將記憶體控制器2等外部設備與半導體記憶裝置1連接之電極焊墊之區域。
外周區域OPZ為包含晶片端部之區域。外周區域OPZ例如為設置有於半導體記憶裝置1之製造步驟中形成配線層時所使用之位置對準圖案、及劃線等之區域。
1.1.6.2 半導體記憶裝置之剖面構造
使用圖6就實施方式之半導體記憶裝置1之剖面構造進行說明。圖6係沿著圖5之VI-VI線之半導體記憶裝置1之剖面構造之一例。
如圖6所示，半導體記憶裝置1具有電路晶片1-1與記憶體晶片1-2貼合而成之構成。電路晶片1-1包含半導體基板70、及形成於該半導體基板70上之各種電路11～17。記憶體晶片1-2包含記憶胞陣列10、及電極焊墊PD。
首先，就電路晶片1-1之剖面構造進行說明。
於除了外周區域OPZ以外之區域中，形成各種電路11～17。於圖6中，作為例子，示出了幾個電晶體TR作為各種電路11～17內所包含之構成之例子。
電路晶片1-1包含半導體基板70、設置於該半導體基板70之第1面上之閘極電極80、及導電體層81～84。
於半導體基板70之第1面上設置絕緣體層57。於絕緣體層57內設置複數個閘極電極80、及複數個導電體層81～84。絕緣體層57例如為氧化矽。
於半導體基板70內，源極及汲極(未圖示)隔開間隔而形成。於半導體基板70之第1面上之源極及汲極之間之區域，隔著閘極絕緣膜(未圖示)而設置閘極電極80。利用此種構成，於半導體基板70之第1面側，形成具有MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效應電晶體)構造之電晶體TR。
於電晶體TR之源極及汲極上，例如設置作為柱狀之觸點發揮功能之複數個導電體層81中之任一個。於導電體層81之第1面上，設置複數個導電體層82中之任一個。於導電體層82之第1面上，例如設置作為柱狀之觸點發揮功能之複數個導電體層83中之任一個。於導電體層83之第1面上，設置複數個導電體層84中之任一個。
複數個導電體層84例如設置於記憶體區域MZ、觸點區域CSZ、及焊墊區域PDZ，於電路晶片1-1之第1面中，作為用以將電路晶片1-1與記憶體晶片1-2電性地連接之連接焊墊BP發揮功能。
接下來，就記憶體晶片1-2之剖面構造進行說明。
記憶體晶片1-2包含導電體層36、37、38、及39、記憶胞陣列10、配線層60a、60b、及60c、以及電極焊墊PD。
於記憶體晶片1-2中，於電路晶片1-1之第1面上設置絕緣體層54。絕緣體層54例如包含氧化矽。於絕緣體層54內設置導電體層36～39、及記憶胞陣列10。
於記憶體晶片1-2之第2面中，於電路晶片1-1之複數個導電體層84之各自之第1面上，設置作為連接焊墊BP發揮功能之複數個導電體層36中之任一個。即，複數個導電體層36與複數個導電體層84對應地，設置於記憶體區域MZ、觸點區域CSZ、及焊墊區域PDZ。藉此，電路晶片1-1與記憶體晶片1-2利用複數個導電體層36及84而電性地連接。
於記憶體區域MZ內之較導電體層36靠電極焊墊PD側，設置記憶胞陣列10。記憶胞陣列10以導電體層34配置於半導體基板70側、導電體層30配置於電極焊墊PD側之方式設置。導電體層34之第2面例如經由作為柱狀之觸點發揮功能之導電體層37，而連接於記憶體區域MZ內之導電體層36之第1面。導電體層30之第1面位於與絕緣體層54之第1面同等之高度。
於觸點區域CSZ內之導電體層36之第1面上，設置作為觸點發揮功能之導電體層38。導電體層38之第1端係位於較導電體層30之第1面、及絕緣體層54之第1面靠電極焊墊PD側。
於焊墊區域PDZ內之導電體層36之第1面上，設置作為觸點發揮功能之導電體層39。導電體層39之第1端位於較導電體層30之第1面、及絕緣體層54之第1面靠電極焊墊PD側。
配線層60a、60b、及60c設置於較導電體層30及絕緣體層54靠電極焊墊PD側，例如包含鋁。配線層60a遍及記憶體區域MZ及觸點區域CSZ而設置。配線層60b設置於焊墊區域PDZ。配線層60c設置於外周區域OPZ。配線層60a及60b係於觸點區域CSZ及焊墊區域PDZ之間之區域(分開部DIV1)中分開。配線層60b及60c於焊墊區域PDZ及外周區域OPZ之間之區域(分開部DIV2)分開。
配線層60a沿著X方向延伸，且包含相互沿著X方向排列之部分CT1、CT2、及XL1。部分CT1與導電體層30之第1面之至少一部分接觸。部分CT2與導電體層38之第1面及絕緣體層54之第1面中包圍導電體層38之第1端之區域接觸。部分XL1於不與導電體層30之第1面及絕緣體層54之第1面接觸之位置處，將部分CT1及CT2之間連接。即，配線層60a將導電體層30與導電體層38之間電性地連接。
配線層60b沿著X方向延伸，且包含相互沿著X方向排列之部分CT3及XL2。部分CT3與導電體層39之第1面及絕緣體層54之第1面中包圍導電體層39之第1端之區域接觸。部分XL2於不與絕緣體層54之第1面接觸之位置處，將部分CT3及電極焊墊PD之間連接。即，配線層60b將電極焊墊PD與導電體層39之間電性地連接。
配線層60c包含與絕緣體層54之第1面接觸之部分DM。部分DM接觸之絕緣體層54之第1面之一部分用作下述半導體記憶裝置1之製造製程中之位置對準圖案。
電極焊墊PD設置於配線層60b之部分XL2之第1面上。電極焊墊PD例如可利用接合線、焊錫球、金屬凸塊等連接於安裝基板或外部設備等。電極焊墊PD例如包含銅。
於絕緣體層54及導電體層30之各自之第1面上不與配線層60a～60c接觸之區域中，設置絕緣體層55至部分XL1及XL2之第2面之高度為止。絕緣體層55例如包含氧化矽。
於配線層60a、配線層60c、及絕緣體層55之各自之第1面上、以及配線層60b之第1面上設置電極焊墊PD之區域以外之區域，設置絕緣體層56。絕緣體層56用作鈍化膜，例如包含氧化矽。
1.1.6.3 配線層及配線層之周邊之構造
接下來，使用圖7就配線層60a～60c、導電體層38及39、以及絕緣體層55之構造進行說明。圖7係將圖6之VII區域放大之圖。再者，於圖7中，為了容易觀察圖而省略了絕緣體層56之構成。
如圖7所示，絕緣體層55例如包含複數個部分55-1、55-2、55-3、55-4、及55-5。X方向上之部分55-1之一端、及X方向上之部分55-2之一端於X方向上夾著部分CT1。X方向上之部分55-2之另一端、及X方向上之部分55-3之一端於X方向上夾著部分CT2。X方向上之部分55-3之另一端、及X方向上之部分55-4之一端於X方向上夾著部分CT3。X方向上之部分55-4之另一端、及X方向上之部分55-5之一端於X方向上夾著部分DM。
複數個部分55-1～55-5分別具有相互同等之厚度d。複數個部分55-1～55-5之各自之第2面位於與導電體層30及絕緣體層54之各自之第1面同等之高度(即，與導電體層30及絕緣體層54之各自之第1面相接)。藉此，複數個部分55-1～55-5之各自之第1面位於相互同等之高度。因此，配線層60a、60b、及60c中複數個部分55-1～55-5之各自之第1面上所設置之部分(包含部分XL1及XL2)之第2面位於相互同等之高度。
導電體層38之第1面位於較部分55-1～55-5之各自之第2面高出間隔d1、較部分55-1～55-5之各自之第1面低間隔d2(d2=d－d1)之位置。導電體層39之第1面例如位於與導電體層38之第1面同等之高度。
接下來，參照圖8，就配線層60a～60c之沿著XY平面之剖面之構成進行說明。圖8係沿著圖7之VIII-VIII線之半導體記憶裝置1之剖視圖。
如圖8所示，於XY平面中，部分CT1例如設置成矩形狀，該矩形狀具有與X方向平行之邊、及較該與X方向平行之邊長之與Y方向平行之邊。部分CT1之沿著Y方向之長度例如較導電體層30(於圖8中，由鏈線表示)之沿著Y方向之長度短。
於XY平面中，例如連接於各種電路11～17中相互不同之電路之複數個導電體層38以沿著Y方向排列之方式設置。複數個導電體層38例如設置於部分CT1之沿著Y方向之一端至另一端之範圍內。
部分CT2於XY平面中包圍複數個導電體層38，例如設置為矩形狀，該矩形狀具有與X方向平行之邊、及較該與X方向平行之邊長之與Y方向平行之邊。
於XY平面中，例如連接於各種電路11～17中相互不同之電路之複數個導電體層39以沿著Y方向排列之方式設置。
又，於半導體記憶裝置1之第1面中複數個電極焊墊PD(於圖8中，由單點鏈線表示)以沿著Y方向排列之方式設置。
於XY平面中，例如分別具有與X方向平行之邊、及與Y方向平行之邊且相互電切斷之複數個部分CT3以沿著Y方向排列之方式設置。複數個部分CT3分別於XY平面中包圍沿著Y方向排列之2個導電體層39之組。複數個部分CT3分別包含於相互電性地切斷之複數個配線層60b中之任一個中，利用對應之配線層60b之一部分(於圖8中，由虛線表示)連接於對應之電極焊墊PD。藉此，上述組中所包含之2個導電體層39連接於複數個電極焊墊PD中之任一個共通之電極焊墊PD。
再者，於圖8之例子中，示出了8個導電體層38設置於導電體層30之沿著Y方向之一端至另一端之範圍內之例子，但是複數個導電體層38之數量、及設置複數個導電體層38之範圍並不限定於此。複數個導電體層38之數量亦可為7個以下或9個以上。又，複數個導電體層38例如亦可僅設置於複數個電極焊墊PD中任一個之沿著Y方向之一端至另一端之範圍內。
又，於圖8之例子中，示出了2個導電體層39連接於同一電極焊墊PD之例子，但是連接於同一電極焊墊PD之導電體層39之數量並不限定於此。例如，亦可對1個電極焊墊PD設置1個或3個以上之導電體層39。於該情形時，複數個部分CT3分別於XY平面中包圍1個或3個以上之導電體層39。
1.2 半導體記憶裝置之製造方法
以下，使用圖9～圖16就實施方式之半導體記憶裝置1之製造步驟之一例進行說明。圖9～圖16分別表示實施方式之半導體記憶裝置1之製造步驟中之半導體記憶裝置1之剖面構造之一例。再者，圖9～圖11所示之各製造步驟之剖視圖所示之區域對應於使圖6所示之半導體記憶裝置1之記憶體晶片1-2之區域上下反轉後之區域。又，圖12～圖16所示之各製造步驟之剖視圖所示之區域對應於圖6所示之區域。
首先，如圖9所示，於半導體基板100之第2面上，島狀地形成犧牲層101。具體而言，犧牲層101於遍及半導體基板100之第2面上形成之後，藉由使用光微影法及各向異性蝕刻之處理，將除了例如預定要形成部分CT1～CT3、及DM之區域外之部分去除。犧牲層101例如包含氮化矽等。
接下來，如圖10所示，以填埋半導體基板100之第2面中去除了犧牲層101之區域之方式，形成絕緣體層55。絕緣體層55例如以相對於犧牲層101平坦之方式形成。具體而言，首先，於半導體基板100及犧牲層101之第2面上，例如以沿著Z2方向成為大致一樣之厚度之方式形成絕緣體層55。然後，利用CMP(Chemical Mechanical Polishing，化學機械拋光)等處理來平坦化。
接下來，如圖11所示，形成記憶胞陣列10、及導電體層36～39。具體而言，例如記憶胞陣列10形成於犧牲層101及絕緣體層55之第2面中之如下區域上，該區域包含設置於與部分CT1對應之區域之犧牲層101、且不包含設置於與部分CT2、CT3、及DM對應之區域之犧牲層101。接著，以覆蓋記憶胞陣列10之方式形成絕緣體層54。於絕緣體層54，藉由使用光微影法及各向異性蝕刻等之處理，於預定形成導電體層37～39之區域形成孔。以填埋形成於絕緣體層54之孔之方式，形成導電體層37～39。於形成導電體層37～39之後，以與對應之導電體層37～39之第2端相接之方式分別形成複數個導電體層36。
於上述圖11相關之步驟中，記憶胞陣列10內之導電體層30係以與預定形成部分CT1之區域之犧牲層101相接之方式形成。導電體層38以如下方式形成：導電體層38之第1面與預定形成部分CT2之區域之犧牲層101相接，且位於該犧牲層101之第1面與第2面之間(即，不與半導體基板100接觸)。導電體層39以如下方式形成：導電體層39之第1面與預定形成部分CT3之區域之犧牲層101相接，且位於該犧牲層101之第1面與第2面之間(即，不與半導體基板100接觸)。
接下來，如圖12所示，將記憶體晶片1-2與利用未圖示之步驟形成之電路晶片1-1藉由貼合處理來貼合。具體而言，以包含於記憶體晶片1-2之一端且作為連接焊墊BP發揮功能之導電體層36，與包含於電路晶片1-1之一端且作為連接焊墊BP發揮功能之導電體層84對向之方式配置。然後，藉由熱處理將對向之連接焊墊BP彼此接合。再者，由於電路晶片1-1使用與記憶體晶片1-2不同之半導體基板70來形成，故而圖9～圖11所示之形成記憶體晶片1-2之步驟與形成電路晶片1-1之步驟可並行地進行。
接下來，如圖13所示，利用CMP等將半導體基板100去除，犧牲層101露出於半導體記憶裝置1之第1面。
接下來，如圖14所示，藉由濕式蝕刻或乾式蝕刻，將犧牲層101選擇性地去除。藉由本步驟，預定設置部分CT1、CT2、CT3、DM之區域露出於半導體記憶裝置1之第1面。
接下來，如圖15所示，例如將預定設置露出於半導體記憶裝置1之第1面之部分DM之區域作為位置對準圖案使用，形成配線層60a、60b、及60c。具體而言，於絕緣體層55之第1面上、導電體層30及絕緣體層54之第1面中未設置絕緣體層55之部分上、以及導電體層38及39之第1面上，配線層以沿著Z方向之厚度成為大致一樣之方式形成。然後，藉由例如使用光微影法及蝕刻之處理等，形成分割部DIV1及DIV2，將配線層分開為配線層60a、60b、及60c。藉由本步驟，形成部分CT1～CT3、及DM。
接下來，如圖16所示，形成電極焊墊PD、及於電極焊墊PD之第1面具有開口部之絕緣體層56。首先，於部分XL2之第1面上形成電極焊墊PD。然後，於半導體記憶裝置1之第1端，除了開口部以外皆形成絕緣體層56。
再者，以上所說明之製造步驟只不過為一例，亦可於各製造步驟之間插入其他處理，亦可更換製造步驟之順序。
1.3 效果
根據實施方式，能夠抑制製造成本增加，且提高半導體記憶裝置之特性。以下就實施方式之效果進行說明。
根據實施方式，於記憶體晶片1-2之製造步驟中，犧牲層101於半導體基板100之第2面上之與部分CT1～CT3、及DM對應之區域，相互分開地形成。絕緣體層55以填埋犧牲層101之相互分開之區域、且第2面相對於犧牲層101之第2面成為平坦之方式形成。於將記憶體晶片1-2與電路晶片1-1貼合之後，將半導體基板100及犧牲層101去除。然後，於去除了犧牲層101而形成有圖案之記憶體晶片1-2之第1面上，形成配線層60a～60c。
於利用此種製造方法製造出之半導體記憶裝置1中，配線層60a與導電體層30及絕緣體層54之接觸面、配線層60b及60c與絕緣體層54之接觸面，位於同等之高度。複數個部分55-1～55-5之第1面位於相互同等之高度。配線層60a～60c中複數個部分55-1～55-5之第1面上所設置之部分之第2面位於相互同等之高度。導電體層38及39以導電體層38及39之各自之第1端位於導電體層30及絕緣體層54之各自之第1面、與部分55-1～55-5之第1面之間之方式設置。
若為利用如上所述之製造方法製造之半導體記憶裝置1，則能夠利用相同之步驟使預定形成部分CT1～CT3、及DM之區域露出。因此，與於將記憶體晶片及電路晶片貼合之後，於半導體記憶裝置之第1面，利用不同之步驟形成預定形成部分CT1～CT3、及DM之各區域之情況相比，能夠抑制製造成本增加。
又，導電體層30之第1面中預定連接於部分CT1之區域，因犧牲層101之去除而露出。藉此，與於形成部分CT1時，例如使用光微影法等使由絕緣體層覆蓋之導電體層之一部分露出，於該露出之一部分形成配線層與導電體層之連接部之情況相比，能夠抑制導電體層30、及記憶體柱MP之損傷。藉由抑制導電體層30之損傷，能夠抑制導電體層30與配線層60a之間之電阻增加。又，藉由抑制記憶體柱MP之損傷，能夠將部分CT1設置於例如設置記憶體柱MP之區域之Z1方向上之正上方。藉此，亦能夠抑制導電體層30與配線層60a之間之電阻增加。藉由該等情況，能夠容易地連接半導體記憶裝置1內之記憶胞陣列10與各種電路11～17之間。因此，能夠提高半導體記憶裝置1之特性。
2. 實施方式之變化例
上述實施方式能夠進行各種變化。
以下，就實施方式之變化例之半導體記憶裝置進行說明。以下，省略關於與實施方式同等之構成及製造方法之說明，主要就與實施方式不同之構成及製造方法進行說明。再者，藉由變化例亦能夠發揮與實施方式同等之效果。
2.1 第1變化例
於上述實施方式中，示出了配線層60a與導電體層30於導電體層30之第1面中之一處利用1個部分CT1連接之情況，但是並不限定於此。例如，配線層60a與導電體層30亦可於導電體層30之第1面中之多處利用複數個部分CT1連接。
使用圖17就第1變化例之半導體記憶裝置1進行說明。圖17對應於實施方式中之圖6。
如圖17所示，第1變化例之半導體記憶裝置1於導電體層30之第1面中，具有未設置絕緣體層55之複數個部分。
於第1變化例中，配線層60a於導電體層30之第1面中未設置絕緣體層55之複數個部分，具有將配線層60a與導電體層30連接之複數個部分CT1。由於複數個部分CT1之各自之XZ平面中之形狀與實施方式中之部分CT1同等，故而省略其說明。
接下來，參照圖18，就配線層60a中複數個部分CT1之沿著XY平面之剖面之構成進行說明。圖18係沿著圖17之XVIII-XVIII線之半導體記憶裝置1之剖視圖。
如圖18所示，於XY平面中，複數個部分CT1分別具有與實施方式中之部分CT1同等之形狀，且以沿著X方向排列之方式配置。藉此，配線層60a以於XY平面中，分別沿著Y方向較長地延伸之複數個部分CT1配置為條紋狀之方式設置。
再者，於上述第1變化例中，示出了設置3個部分CT1之例子，但是並不限定於此。複數個部分CT1亦可設置2個或4個以上。
根據第1變化例，配線層60a與導電體層30利用複數個部分CT1連接。藉此，能夠抑制配線層60a與導電體層30之接觸面積之減少，進而抑制配線層60a及導電體層30之間之電阻增加。因此，能夠將半導體記憶裝置1內之記憶胞陣列10與各種電路11～17之間容易地連接。因此，能夠進而提高半導體記憶裝置1之特性。
2.2 第2變化例
於上述實施方式及第1變化例中，示出了配線層60a於部分CT1中與導電體層30直接地連接之情況，但是並不限定於此。例如，亦可於導電體層30之第1端，導電體層30包含矽化之部分，經由該矽化之導電體層30之部分將配線層60a與導電體層30連接。
使用圖19就第2變化例之半導體記憶裝置1進行說明。圖19對應於實施方式中之圖6。
如圖19所示，於第2變化例中，導電體層30於導電體層30之第1端，於連接於部分CT1之區域包含矽化之部分30S。該矽化之部分30S例如包含矽化鈦、矽化鎳、矽化鈷等。
再者，於圖19所示之例子中，示出了導電體層30利用配線層60a之1個部分CT1連接之情況，但是並不限定於此。例如，於配線層60a包含複數個部分CT1之情形時，導電體層30亦可於連接於該等複數個部分CT1之各部分之區域中，以分別包含矽化之部分30S之方式設置。
接下來，就第2變化例之半導體記憶裝置1之製造方法進行說明。
於第2變化例中，於實施方式中之圖15之步驟之前，於實施方式中之圖14之步驟中，使用RTA(Rapid Thermal Annealing，快速高熱退火)處理等，將露出至半導體記憶裝置1之第1面之導電體層30之部分矽化。藉此，於導電體層30之第1端形成矽化之部分30S。
根據第2變化例，配線層60a與導電體層30經由導電體層30內之矽化之部分30S而連接。藉此，能夠進而抑制配線層60a及導電體層30之間之電阻增加。因此，能夠將半導體記憶裝置1內之記憶胞陣列10與各種電路11～17之間進而容易地連接。因此，能夠進而提高半導體記憶裝置1之特性。
3 其他
以上就幾個實施方式進行了說明，但該等實施方式係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他各種方式實施，於不脫離發明之主旨之範圍內，能夠進行各種省略、置換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明及與其均等之範圍中。
[相關申請案]
本申請案享有以日本專利申請案2020-157165號(申請日：2020年9月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1:半導體記憶裝置
1-1:電路晶片
1-2:記憶體晶片
2:記憶體控制器
3:記憶體系統
4:主機設備
10:記憶胞陣列
11:輸入輸出電路
12:邏輯控制電路
13:暫存器
13-1:位址暫存器
13-2:指令暫存器
14:定序儀
15:電壓產生電路
16:列解碼器
17:感測放大器模塊
20:CPU
21:內置記憶體
22:緩衝記憶體
23:NAND I/F
24:主機I/F
30:導電體層
31:導電體層
32:導電體層
33:導電體層
34:導電體層
35:導電體層
36:導電體層
37:導電體層
38:導電體層
39:導電體層
50:絕緣體層
51:絕緣體層
52:絕緣體層
53:絕緣體層
54:絕緣體層
55:絕緣體層
55-1:部分
55-2:部分
55-3:部分
55-4:部分
55-5:部分
56:絕緣體層
57:絕緣體層
60a:配線層
60b:配線層
60c:配線層
70:半導體基板
80:閘極電極
81:導電體層
82:導電體層
83:導電體層
84:導電體層
90:芯構件
91:半導體膜
92:隧道絕緣膜
93:電荷儲存膜
94:阻擋絕緣膜
95:半導體部
100:半導體基板
101:犧牲層
BL:位元線
BLK:區塊
BP:連接焊墊
CSZ:觸點區域
CT1:部分
CT2:部分
CT3:部分
DIV1:分開部
DIV2:分開部
DM:部分
MP:記憶體柱
MT(MT0～MT7):記憶胞電晶體
MU:記憶胞單位
MZ:記憶體區域
NS:NAND串
OPZ:外周區域
PD:電極焊墊
PDZ:焊墊區域
SGD0～SGD3:選擇閘極線
SHE:狹縫
SL:源極線
ST1:選擇電晶體
ST2:選擇電晶體
SU:串單位
TR:電晶體
WL0～WL7:字元線
XL1:部分
XL2:部分
圖1係表示包含實施方式之半導體記憶裝置之記憶體系統之構成之一例之方塊圖。
圖2係表示實施方式之半導體記憶裝置之構成之一例之方塊圖。
圖3係用於說明實施方式之半導體記憶裝置之記憶胞陣列之構成之電路圖。
圖4係實施方式之半導體記憶裝置之記憶胞陣列之剖視圖。
圖5係表示實施方式之半導體記憶裝置之一例之平面布局。
圖6係沿著圖5之VI-VI線之半導體記憶裝置之剖視圖。
圖7係與圖6之VII區域對應之半導體記憶裝置之剖視圖。
圖8係沿著圖7之VIII-VIII線之半導體記憶裝置之剖視圖。
圖9～圖16係用於說明實施方式之半導體記憶裝置之製造步驟之剖視圖。
圖17係表示第1變化例之半導體記憶裝置之一例之剖視圖。
圖18係沿著圖17之XVIII-XVIII線之半導體記憶裝置之剖視圖。
圖19係表示第2變化例之半導體記憶裝置之一例之剖視圖。
1-1:電路晶片
1-2:記憶體晶片
10:記憶胞陣列
11:輸入輸出電路
12:邏輯控制電路
13:暫存器
13-1:位址暫存器
13-2:指令暫存器
14:定序儀
15:電壓產生電路
16:列解碼器
17:感測放大器模塊
30:導電體層
34:導電體層
36:導電體層
37:導電體層
38:導電體層
39:導電體層
54:絕緣體層
55:絕緣體層
56:絕緣體層
57:絕緣體層
60a:配線層
60b:配線層
60c:配線層
70:半導體基板
80:閘極電極
81:導電體層
82:導電體層
83:導電體層
84:導電體層
BL:位元線
BP:連接焊墊
CSZ:觸點區域
CT1:部分
CT2:部分
CT3:部分
DIV1:分開部
DIV2:分開部
DM:部分
MP:記憶體柱
MZ:記憶體區域
OPZ:外周區域
PD:電極焊墊
PDZ:焊墊區域
SL:源極線
TR:電晶體
XL1:部分
XL2:部分
Claims (14)
- 一種半導體記憶裝置，其包含：基板；複數個第1導電體層，其等於上述基板之上方沿著第1方向積層；第2導電體層，其設置於上述複數個第1導電體層之上方；第1半導體層，其於上述複數個第1導電體層內沿著上述第1方向延伸，且與上述第2導電體層相接；電荷儲存層，其設置於上述第1半導體層與上述複數個第1導電體層之間；第1觸點，其於上述基板之上方沿著上述第1方向延伸；以及第1配線層，其包含與上述第2導電體層相接之第1部分、與上述第1觸點相接之第2部分、及將上述第1部分及上述第2部分之間連接之第3部分；上述第1配線層之第1部分及第2部分係沿著上述第1方向，位於上述第2導電體層與上述第1配線層之第3部分之間。
- 如請求項1之半導體記憶裝置，其中上述第1觸點之上表面沿著上述第1方向，位於上述第2導電體層之上表面與上述第1配線層之第3部分之下表面之間。
- 如請求項1之半導體記憶裝置，其中上述第1配線層進而包含與上述第2導電體層相接之第4部分。
- 如請求項1之半導體記憶裝置，其中上述半導體記憶裝置進而包含：第2觸點，其於上述基板之上方沿著上述第1方向延伸；及第2配線層，其包含與上述第2觸點相接之第4部分、及連接於上述第4部分之第5部分，且與上述第1配線層分開地設置；上述第2配線層之第5部分沿著上述第1方向，位於較上述第2配線層之第1部分上方。
- 如請求項4之半導體記憶裝置，其中上述第2配線層之第4部分係沿著上述第1方向，位於較上述第2導電體層上方。
- 如請求項5之半導體記憶裝置，其中上述第2觸點之上表面沿著上述第1方向，位於上述第2導電體層之上表面與上述第2配線層之第5部分之下表面之間。
- 如請求項4之半導體記憶裝置，其中上述半導體記憶裝置進而包含焊墊，該焊墊與上述第2配線層之第5部分之上表面相接，且經由上述第2配線層之第5部分而連接於上述第2配線層之第4部分。
- 如請求項4之半導體記憶裝置，其中 上述半導體記憶裝置進而包含第3配線層，該第3配線層包含第6部分，該第6部分沿著上述第1方向，設置於上述第1配線層之第3部分及上述第2配線層之第5部分與上述第2導電體層之間，且與上述第1配線層及上述第2配線層分開地設置。
- 如請求項8之半導體記憶裝置，其中上述第3配線層於與上述第1方向正交之平面中，設置於上述半導體記憶裝置之外周區域。
- 如請求項1之半導體記憶裝置，其中上述第2導電體層包含矽，上述第2導電體層之上端中與上述第1配線層相接之部分，包含矽化物。
- 如請求項4至10中任一項之半導體記憶裝置，其中上述第1配線層之第3部分與上述第2配線層之第5部分，設置於與上述第1方向正交之同一平面上。
- 如請求項8或9之半導體記憶裝置，其中上述第1配線層之第1部分及第2部分、上述第2配線層之第4部分、及上述第3配線層之第6部分，設置於與上述第1方向正交之同一平面上。
- 如請求項4至10中任一項之半導體記憶裝置，其中 上述半導體記憶裝置進而包含：第1電路及第2電路，其設置於上述基板；第1接合金屬，其連接於上述第1電路，且連接於上述第1觸點；以及第2接合金屬，其連接於上述第2電路，且連接於上述第2觸點；上述第1接合金屬與上述第2接合金屬，設置於與上述第1方向正交之同一平面上。
- 如請求項1至10中任一項之半導體記憶裝置，其中上述第2導電體層為源極線。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200901391A (en) * | 2007-02-05 | 2009-01-01 | Toshiba Kk | Non-volatile semiconductor memory device and method of making the same |
| CN108475681A (zh) * | 2016-02-18 | 2018-08-31 | 桑迪士克科技有限责任公司 | 三维存储器阵列之下的字线解码器电路 |
| CN109449161A (zh) * | 2018-09-28 | 2019-03-08 | 长江存储科技有限责任公司 | 3d存储器件的制造方法 |
| CN110400805A (zh) * | 2018-04-24 | 2019-11-01 | 三星电子株式会社 | 半导体存储器装置 |
| CN110808248A (zh) * | 2018-08-06 | 2020-02-18 | 三星电子株式会社 | 包括贯穿布线区域的半导体器件 |
| TW202013684A (zh) * | 2018-09-20 | 2020-04-01 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置 |
| CN110970439A (zh) * | 2018-10-01 | 2020-04-07 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN111247636A (zh) * | 2018-03-22 | 2020-06-05 | 闪迪技术有限公司 | 包含具有贯穿衬底通孔结构的键合芯片组件的三维存储器件及其制造方法 |
| CN111433912A (zh) * | 2018-06-04 | 2020-07-17 | 桑迪士克科技有限责任公司 | 含有到竖直通道底部的源极触点的三维存储器装置及其制作方法 |
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Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200901391A (en) * | 2007-02-05 | 2009-01-01 | Toshiba Kk | Non-volatile semiconductor memory device and method of making the same |
| CN108475681A (zh) * | 2016-02-18 | 2018-08-31 | 桑迪士克科技有限责任公司 | 三维存储器阵列之下的字线解码器电路 |
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| CN110400805A (zh) * | 2018-04-24 | 2019-11-01 | 三星电子株式会社 | 半导体存储器装置 |
| CN111433912A (zh) * | 2018-06-04 | 2020-07-17 | 桑迪士克科技有限责任公司 | 含有到竖直通道底部的源极触点的三维存储器装置及其制作方法 |
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