CN114203721A

CN114203721A - 半导体存储装置

Info

Publication number: CN114203721A
Application number: CN202110517594.3A
Authority: CN
Inventors: 坂口武史
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-09-18
Filing date: 2021-05-12
Publication date: 2022-03-18
Also published as: JP2022050956A; US11737269B2; TWI776477B; US20220093632A1; TW202213738A

Abstract

实施方式在抑制制造成本增加的同时提高了半导体存储装置的特性。实施方式的半导体存储装置具备：衬底；焊垫，设置在衬底的上方；多个第1导电体层，在衬底与焊垫之间沿着第1方向积层；第2导电体层，设置在多个第1导电体层的上方；第1半导体层，在多个第1导电体层内沿着第1方向延伸，且与第2导电体层相接；电荷蓄积层，设置在第1半导体层与多个第1导电体层之间；第1触点，在衬底与焊垫之间沿着第1方向延伸；以及第1配线层，包含与第2导电体层相接的第1部分、与第1触点相接的第2部分、及将第1部分及第2部分之间连接的第3部分。第1配线层的第1部分及第2部分沿着第1方向，位于第2导电体层与第1配线层的第3部分之间。

Description

半导体存储装置

[相关申请案]

本申请案享有以日本专利申请案2020-157165号(申请日：2020年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

作为半导体存储装置已知有NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式在抑制制造成本增加的同时提高了半导体存储装置的特性。

实施方式的半导体存储装置具备：衬底；焊垫，设置在所述衬底的上方；多个第1导电体层，在所述衬底与所述焊垫之间沿着第1方向积层；第2导电体层，设置在所述多个第1导电体层的上方；第1半导体层，在所述多个第1导电体层内沿着所述第1方向延伸，且与所述第2导电体层相接；电荷蓄积层，设置在所述第1半导体层与所述多个第1导电体层之间；第1触点，在所述衬底与所述焊垫之间沿着所述第1方向延伸；以及第1配线层，包含与所述第2导电体层相接的第1部分、与所述第1触点相接的第2部分、及将所述第1部分及所述第2部分之间连接的第3部分。所述第1配线层的第1部分及第2部分沿着所述第1方向，位于所述第2导电体层与所述第1配线层的第3部分之间。

附图说明

图1是表示包含实施方式的半导体存储装置的存储器系统的构成的一例的框图。

图2是表示实施方式的半导体存储装置的构成的一例的框图。

图3是用来说明实施方式的半导体存储装置的存储单元阵列的构成的电路图。

图4是实施方式的半导体存储装置的存储单元阵列的剖视图。

图5是表示实施方式的半导体存储装置的一例的平面布局。

图6是沿着图5的VI-VI线的半导体存储装置的剖视图。

图7是与图6的VII区域对应的半导体存储装置的剖视图。

图8是沿着图7的VIII-VIII线的半导体存储装置的剖视图。

图9～图16是用来说明实施方式的半导体存储装置的制造工序的剖视图。

图17是表示第1变化例的半导体存储装置的一例的剖视图。

图18是沿着图17的XVIII-XVIII线的半导体存储装置的剖视图。

图19是表示第2变化例的半导体存储装置的一例的剖视图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同的功能及构成的构成要素标注共通的参照符号。

1.实施方式

以下，对实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举NAND型闪速存储器为例进行说明。

1.1构成

对实施方式的半导体存储装置的构成进行说明。

1.1.1存储器系统

首先，使用图1对存储器系统的构成例进行说明。图1是表示包含实施方式的半导体存储装置的存储器系统的构成的一例的框图。

存储器系统3例如与外部的主机设备4进行通信。存储器系统3存储来自主机设备4的数据，另外，将数据读出到主机设备4。存储器系统3例如为SSD(solid state drive，固态驱动器)或SD^TM卡等。

存储器系统3具备半导体存储装置1及存储器控制器2。

半导体存储装置1具备多个存储单元晶体管，且非易失地存储数据。半导体存储装置1与存储器控制器2利用NAND总线来连接。

NAND总线对依据NAND接口的信号/CE、CLE、ALE、/WE、/RE、/WP、/RB、及IO＜7：0＞的各个信号，经由个别的信号线进行收发。信号/CE是用来使能半导体存储装置1的信号。信号CLE将在信号CLE为“H(高)”电平的期间在半导体存储装置1中流通的信号IO＜7：0＞为指令的情况通知给半导体存储装置1。信号ALE将在信号ALE为“H”电平的期间在半导体存储装置1中流通的信号IO＜7：0＞为地址的情况通知给半导体存储装置1。信号/WE指示在信号/WE为“L(低)”电平的期间将在半导体存储装置1中流通的信号IO＜7：0＞提取到半导体存储装置1。信号/RE指示对半导体存储装置1输出信号IO＜7：0＞。信号/WP指示半导体存储装置1禁止数据的写入及抹除。信号/RB表示半导体存储装置1为就绪状态(受理来自外部的命令的状态)还是忙碌状态(不受理来自外部的命令的状态)。信号IO＜7：0＞例如为8位的信号。

信号IO＜7：0＞在半导体存储装置1与存储器控制器2之间收发，且包含指令CMD、地址ADD、及数据DAT。数据DAT包含写入数据及读出数据。

存储器控制器2从主机设备4接收命令，基于已接收的命令对半导体存储装置1进行控制。具体来说，存储器控制器2将从主机设备4指示写入的数据写入到半导体存储装置1，并将从主机设备4指示读出的数据从半导体存储装置1读出后发送到主机设备4。

作为使用以上所说明的存储器系统3的主机设备4，例如可列举数字相机或个人计算机等。

1.1.2存储器控制器

如图1所示，存储器控制器2包含CPU(Central Processing Unit，中央处理器)20、内置存储器21、缓冲存储器22、NAND I/F(NAND接口电路)23、及主机I/F(主机接口电路)24。存储器控制器2例如构成为SoC(System-on-a-chip，芯片上系统)。

CPU20对存储器控制器2整体的动作进行控制。CPU20例如响应从主机设备4接收的数据的读出命令，对半导体存储装置1发行基于NAND接口的读出指令。该动作在写入及抹除的情况下也相同。

内置存储器21例如是DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，用作CPU20的作业区域。内置存储器21存储用来管理半导体存储装置1的固件、及各种管理表格等。

缓冲存储器22暂时地存储存储器控制器2从半导体存储装置1接收到的读出数据或从主机设备4接收到的写入数据等。

NAND接口电路23经由NAND总线而与半导体存储装置1连接，掌管与半导体存储装置1的通信。NAND接口电路23利用CPU20的指示，将指令CMD、地址ADD、及写入数据发送到半导体存储装置1。另外，NAND接口电路23从半导体存储装置1接收读出数据。

主机接口电路24经由主机总线而与主机设备4连接，掌管存储器控制器2与主机设备4之间的通信。主机接口电路24例如将从主机设备4接收到的命令及数据分别传送到CPU20及缓冲存储器22。

1.1.3半导体存储装置

接下来，使用图2对实施方式的半导体存储装置1的构成例进行说明。图2是表示实施方式的半导体存储装置1的构成的一例的框图。

半导体存储装置1包含存储单元阵列10、输入输出电路11、逻辑控制电路12、寄存器13、序列发生器14、电压产生电路15、行解码器16、及感测放大器模块17。寄存器13包含地址寄存器13-1及指令寄存器13-2。

存储单元阵列10包含多个区块BLK0～BLKm(m为1以上的整数)。各区块BLK为能够非易失地存储数据的多个存储单元晶体管的集合，例如用作数据的抹除单位。也就是说，同一区块BLK内所包含的存储单元晶体管中所存储的数据一次性地被抹除。在存储单元阵列10设置着多个位线及多个字线。各存储单元晶体管与1根位线及1根字线建立关联。关于存储单元阵列10的详细的构成将在下文叙述。

输入输出电路11与存储器控制器2之间收发信号IO＜7：0＞。输入输出电路11将信号IO＜7：0＞内的地址ADD及指令CMD分别传送到地址寄存器13-1及指令寄存器13-2。另外，输入输出电路11与感测放大器模块17收发数据DAT。

逻辑控制电路12从存储器控制器2接收例如信号/CE、CLE、ALE、/WE、/RE、及/WP，基于该接收到的信号，对输入输出电路11进行控制。另外，逻辑控制电路12产生信号/RB，发送到存储器控制器2。

寄存器13存储各种信号。地址寄存器13-1及指令寄存器13-2分别存储从输入输出电路11传送的地址ADD及指令CMD。地址寄存器13-1将地址ADD传送到行解码器16及感测放大器模块17，指令寄存器13-2将指令CMD传送到序列发生器14。

序列发生器14从指令寄存器13-2接收指令CMD，根据基于接收到的指令CMD的序列对半导体存储装置1整体进行控制。

电压产生电路15基于来自序列发生器14的指示，产生用于写入动作及读出动作等的电压，将已产生的电压供给到存储单元阵列10、行解码器16、及感测放大器模块17等。

行解码器16从地址寄存器13-1接收地址ADD中的区块地址，基于该区块地址选择区块BLK0～BLKm(m为1以上的整数)中的任一个。行解码器16选择与已选择的区块BLK中的多个字线对应的行方向，将从电压产生电路15供给的电压施加到选择字线。

感测放大器模块17在数据读出时，感测存储单元阵列10内的成为读出动作的对象的存储单元晶体管的阈值电压并产生读出数据，将已产生的读出数据传送到输入输出电路11。另外，感测放大器模块17在数据写入时，从输入输出电路11接收写入数据，将接收到的写入数据传送到存储单元阵列10。

1.1.4存储单元阵列

接下来，使用图3对实施方式的半导体存储装置1的存储单元阵列10的构成进行说明。图3是用来说明实施方式的半导体存储装置1的存储单元阵列10的构成的电路图的一例。

如图3所示，区块BLK包含例如4个串单位SU(SU0、SU1、SU2、及SU3)。各串单位SU包含多个NAND串NS。

NAND串NS分别具备例如8个存储单元晶体管MT(MT0～MT7)、选择晶体管ST1、及选择晶体管ST2。此外，各个NAND串NS所具备的存储单元晶体管MT的个数并不限定为8个，也可为16个或32个、48个、64个、96个、128个等，它的数量并不限定。存储单元晶体管MT具备包含控制栅极部与电荷蓄积部的积层栅极。各存储单元晶体管MT串联连接于选择晶体管ST1及ST2之间。

在某区块BLK内，串单位SU0～SU3的选择晶体管ST1的栅极分别连接于选择栅极线SGD0～SGD3。另外，区块BLK内的所有串单位SU的选择晶体管ST2的栅极共通连接于选择栅极线SGS。此外，选择栅极线SGS与选择栅极线SGD同样地，串单位SU0～SU3的选择晶体管ST2的栅极也可分别连接于选择栅极线SGS0～SGS3(未图示)。同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。也就是说，字线WL共通连接于同一区块BLK内的所有串单位SU，选择栅极线SGS共通连接于同一区块BLK内的所有串单位SU。另一方面，选择栅极线SGD仅连接于同一区块BLK内的串单位SU的1个。

另外，在存储单元阵列10内矩阵状地配置的NAND串NS中位于同一行的NAND串NS的选择晶体管ST1的另一端连接于k(k为2以上的整数)根位线BL(BL0～BL(k－1))中的任一根。另外，位线BL遍及多个区块BLK而共通连接于同一列的NAND串NS。

另外，选择晶体管ST2的另一端连接于源极线SL。源极线SL遍及多个区块BLK而共通连接于多个NAND串NS。

如上所述，例如对位于同一区块BLK内的存储单元晶体管MT一次性地进行数据的抹除。对此，可针对任一个区块BLK的任一个串单位SU中的共通连接于任一个字线WL上的多个存储单元晶体管MT，一次性地进行数据的读出及写入。这样的1个串单位SU中共有字线WL的存储单元晶体管MT的组例如被称为存储单元单位MU。也就是说，存储单元单位MU是可一次性地执行写入、或读出动作的存储单元晶体管MT的组。

将存储单元单位MU内的多个存储单元晶体管MT各自所存储的1位数据的数据列的单位定义为“页”。例如，在存储单元晶体管MT能够存储2位的情况下，在存储单元单位MU中存储着2页量的数据。此外，存储单元晶体管MT并不限定为存储2位数据，也可构成为能够存储3位以上的数据。

1.1.5存储单元阵列的构造

接下来，使用图4对存储单元阵列10的构造进行说明。图4是实施方式的半导体存储装置1的存储单元阵列10的截面构造的一例。

此外，在以下参照的附图中，X方向与位线BL的延伸方向对应，Y方向与字线WL的延伸方向对应。Z1方向与从半导体存储装置1的半导体衬底朝向电极焊垫的方向对应，Z2方向与从半导体存储装置1的电极焊垫朝向半导体衬底的方向对应。在不限定Z1方向及Z2方向的任一个方向的情况下，表述为Z方向。此外，在以下的说明中，在某构成要素具有在XY面内扩展的2个面(或端部)，且这些2个面(或端部)沿着Z方向排列的情况下，将这些2个面(或端部)中的电极焊垫侧设为第1面(第1端)，将半导体衬底侧设为第2面(第2端)。

存储单元阵列10在Z方向上设置在半导体存储装置1的电极焊垫与半导体衬底之间，包含导电体层30～35及多个存储器柱MP(在图4中，仅图示一部分)。

导电体层30例如形成为沿着XY平面扩展的板状。导电体层30用作源极线SL。导电体层30由导电材料构成，例如使用添加了杂质的N型半导体或金属材料。另外，导电体层30例如也可为半导体与金属的积层构造。

在导电体层30的第2面上积层绝缘体层50。在绝缘体层50的第2面上积层导电体层31。导电体层31例如形成为沿着XY平面扩展的板状。导电体层31用作选择栅极线SGS。导电体层31例如包含钨。

在导电体层31的第2面上积层绝缘体层51。在绝缘体层51的第2面上，8个导电体层32及8个绝缘体层52朝向Z2方向按照导电体层32、绝缘体层52、…、导电体层32、绝缘体层52的顺序积层。导电体层32例如形成为沿着XY平面扩展的板状。8个导电体层32沿着Z2方向从导电体层31侧依次分别用作字线WL0～WL7。导电体层32例如包含钨。

在最靠半导体衬底侧的绝缘体层52的第2面上积层导电体层33。导电体层33例如形成为沿着XY平面扩展的板状。导电体层33用作选择栅极线SGD。导电体层33例如包含钨。导电体层33例如利用狭缝SHE针对每个串单位SU而电切断。

在导电体层33的第2面上积层绝缘体层53。在绝缘体层53的第2面上积层导电体层34。导电体层34沿着X方向延伸设置，作为位线BL发挥功能。

在比导电体层34靠电极焊垫的一侧，多个存储器柱MP沿着Z2方向延伸设置，贯通导电体层31～33。

存储器柱MP分别例如包含芯部件90、半导体膜91、隧道绝缘膜92、电荷蓄积膜93、阻挡绝缘膜94、及半导体部95。

芯部件90沿着Z2方向延伸设置。芯部件90的第2端位于比导电体层33靠半导体衬底的一侧，芯部件90的第1端位于比导电体层31靠电极焊垫的一侧。芯部件90例如包含氧化硅。

半导体膜91以覆盖芯部件90的侧面的方式设置。半导体膜91的第2端位于比芯部件90的第2端靠半导体衬底的一侧。半导体膜91的第1端覆盖芯部件90的第1端，与导电体层30相接。半导体膜91例如包含多晶硅。

隧道绝缘膜92覆盖半导体膜91的侧面。隧道绝缘膜92例如包含氧化硅。

电荷蓄积膜93覆盖隧道绝缘膜92的侧面。电荷蓄积膜93例如包含具有陷阱能阶(trap level)的绝缘体(例如，氮化硅)。

阻挡绝缘膜94覆盖电荷蓄积膜93的侧面。阻挡绝缘膜94例如包含氧化硅。

半导体部95以覆盖芯部件90的第2端的方式设置。半导体部95的侧面覆盖位于比芯部件90的第2端靠半导体衬底侧的半导体膜91的内壁部分。半导体部95的第2面与导电体层35接触。导电体层35连接于导电体层34，将存储器柱MP与导电体层34电连接。

在以上所说明的存储器柱MP的构造中，存储器柱MP与导电体层31交叉的部分作为选择晶体管ST2发挥功能。另外，存储器柱MP与导电体层32交叉的部分作为存储单元晶体管MT发挥功能。另外，存储器柱MP与导电体层33交叉的部分作为选择晶体管ST1发挥功能。另外，半导体膜91作为存储单元晶体管MT0～MT7以及选择晶体管ST1及ST2的各自的通道发挥功能。另外，电荷蓄积膜93作为存储单元晶体管MT的电荷蓄积部发挥功能。

此外，在以上的说明中，示出了电荷蓄积膜93在存储器柱MP内设置为连续膜的例子，但本实施方式并不限定于此。例如，电荷蓄积膜93也可对NAND串NS内的多个存储单元晶体管MT的每个单独分离地设置。在该情况下，该单独分离地设置的电荷蓄积膜93也可包含多晶硅、或含有选自钛、钨、及钌的至少一种的金属。

1.1.6半导体存储装置的构造

以下，对实施方式的半导体存储装置1的构造的一例进行说明。

1.1.6.1半导体存储装置的平面布局

使用图5对实施方式的半导体存储装置1的平面布局进行说明。图5是实施方式的半导体存储装置1的平面布局的一例。

如图5所示，半导体存储装置1例如在从XY平面观察时，具有包含存储器区域MZ、触点区域CSZ、焊垫区域PDZ、及外周区域OPZ的矩形状。存储器区域MZ、触点区域CS、焊垫区域PDZ例如分别具有矩形状，且按照该顺序沿着X方向排列。外周区域OPZ以在XY平面内包围存储器区域MZ、触点区域CS、焊垫区域PDZ的方式配置。

存储器区域MZ为包含存储单元阵列10的区域。

触点区域CSZ为设置着用来将存储单元阵列10与感测放大器模块17等各种电路连接的连接部的区域。

焊垫区域PDZ为设置着用来将存储器控制器2等外部设备与半导体存储装置1连接的电极焊垫的区域。

外周区域OPZ为包含芯片端部的区域。外周区域OPZ例如为设置着在半导体存储装置1的制造工序中形成配线层时所使用的位置对准图案、及划线等的区域。

1.1.6.2半导体存储装置的截面构造

使用图6对实施方式的半导体存储装置1的截面构造进行说明。图6是沿着图5的VI-VI线的半导体存储装置1的截面构造的一例。

如图6所示，半导体存储装置1具有电路芯片1-1与存储器芯片1-2贴合而成的构成。电路芯片1-1包含半导体衬底70、及形成在该半导体衬底70上的各种电路11～17。存储器芯片1-2包含存储单元阵列10、及电极焊垫PD。

首先，对电路芯片1-1的截面构造进行说明。

在除了外周区域OPZ以外的区域中，形成各种电路11～17。在图6中，作为例子，示出了几个晶体管TR作为各种电路11～17内所包含的构成的例子。

电路芯片1-1包含半导体衬底70、设置在该半导体衬底70的第1面上的栅极电极80、及导电体层81～84。

在半导体衬底70的第1面上设置绝缘体层57。在绝缘体层57内设置多个栅极电极80、及多个导电体层81～84。绝缘体层57例如为氧化硅。

在半导体衬底70内，源极及漏极(未图示)隔开间隔而形成。在半导体衬底70的第1面上的源极及漏极之间的区域，隔着栅极绝缘膜(未图示)而设置栅极电极80。利用这样的构成，在半导体衬底70的第1面侧，形成具有MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)构造的晶体管TR。

在晶体管TR的源极及漏极上，例如设置作为柱状的触点发挥功能的多个导电体层81中的任一个。在导电体层81的第1面上，设置多个导电体层82中的任一个。在导电体层82的第1面上，例如设置作为柱状的触点发挥功能的多个导电体层83中的任一个。在导电体层83的第1面上，设置多个导电体层84中的任一个。

多个导电体层84例如设置在存储器区域MZ、触点区域CSZ、及焊垫区域PDZ，在电路芯片1-1的第1面中，作为用来将电路芯片1-1与存储器芯片1-2电连接的连接焊垫BP发挥功能。

接下来，对存储器芯片1-2的截面构造进行说明。

存储器芯片1-2包含导电体层36、37、38、及39、存储单元阵列10、配线层60a、60b、及60c、以及电极焊垫PD。

在存储器芯片1-2中，在电路芯片1-1的第1面上设置绝缘体层54。绝缘体层54例如包含氧化硅。在绝缘体层54内设置导电体层36～39、及存储单元阵列10。

在存储器芯片1-2的第2面中，在电路芯片1-1的多个导电体层84的各自的第1面上，设置作为连接焊垫BP发挥功能的多个导电体层36中的任一个。也就是说，多个导电体层36与多个导电体层84对应地，设置在存储器区域MZ、触点区域CSZ、及焊垫区域PDZ。由此，电路芯片1-1与存储器芯片1-2利用多个导电体层36及84而电连接。

在存储器区域MZ内的比导电体层36靠电极焊垫PD的一侧，设置存储单元阵列10。存储单元阵列10以导电体层34配置在半导体衬底70侧、导电体层30配置在电极焊垫PD侧的方式设置。导电体层34的第2面例如经由作为柱状的触点发挥功能的导电体层37，而连接于存储器区域MZ内的导电体层36的第1面。导电体层30的第1面位于与绝缘体层54的第1面同等的高度。

在触点区域CSZ内的导电体层36的第1面上，设置作为触点发挥功能的导电体层38。导电体层38的第1端位于比导电体层30的第1面、及绝缘体层54的第1面靠电极焊垫PD的一侧。

在焊垫区域PDZ内的导电体层36的第1面上，设置作为触点发挥功能的导电体层39。导电体层39的第1端位于比导电体层30的第1面、及绝缘体层54的第1面靠电极焊垫PD的一侧。

配线层60a、60b、及60c设置在比导电体层30及绝缘体层54靠电极焊垫PD的一侧，例如包含铝。配线层60a遍及存储器区域MZ及触点区域CSZ而设置。配线层60b设置在焊垫区域PDZ。配线层60c设置在外周区域OPZ。配线层60a及60b在触点区域CSZ及焊垫区域PDZ之间的区域(分离部DIV1)中分离。配线层60b及60c在焊垫区域PDZ及外周区域OPZ之间的区域(分离部DIV2)中分离。

配线层60a沿着X方向延伸，且包含相互沿着X方向排列的部分CT1、CT2、及XL1。部分CT1与导电体层30的第1面的至少一部分接触。部分CT2与导电体层38的第1面及绝缘体层54的第1面中包围导电体层38的第1端的区域接触。部分XL1在不与导电体层30的第1面及绝缘体层54的第1面接触的位置处，将部分CT1及CT2之间连接。也就是说，配线层60a将导电体层30与导电体层38之间电连接。

配线层60b沿着X方向延伸，且包含相互沿着X方向排列的部分CT3及XL2。部分CT3与导电体层39的第1面及绝缘体层54的第1面中包围导电体层39的第1端的区域接触。部分XL2在不与绝缘体层54的第1面接触的位置处，将部分CT3及电极焊垫PD之间连接。也就是说，配线层60b将电极焊垫PD与导电体层39之间电连接。

配线层60c包含与绝缘体层54的第1面接触的部分DM。部分DM接触的绝缘体层54的第1面的一部分用作下述半导体存储装置1的制造工艺中的位置对准图案。

电极焊垫PD设置在配线层60b的部分XL2的第1面上。电极焊垫PD例如可利用键合线、焊锡球、金属凸块等连接于安装衬底或外部设备等。电极焊垫PD例如包含铜。

在绝缘体层54及导电体层30的各自的第1面上不与配线层60a～60c接触的区域中，设置绝缘体层55至部分XL1及XL2的第2面的高度为止。绝缘体层55例如包含氧化硅。

在配线层60a、配线层60c、及绝缘体层55的各自的第1面上、以及配线层60b的第1面上设置电极焊垫PD的区域以外的区域，设置绝缘体层56。绝缘体层56用作钝化膜，例如包含氧化硅。

1.1.6.3配线层及配线层的周边的构造

接下来，使用图7对配线层60a～60c、导电体层38及39、以及绝缘体层55的构造进行说明。图7是将图6的VII区域放大的图。此外，在图7中，为了容易观察图而省略了绝缘体层56的构成。

如图7所示，绝缘体层55例如包含多个部分55-1、55-2、55-3、55-4、及55-5。X方向上的部分55-1的一端、及X方向上的部分55-2的一端在X方向上夹着部分CT1。X方向上的部分55-2的另一端、及X方向上的部分55-3的一端在X方向上夹着部分CT2。X方向上的部分55-3的另一端、及X方向上的部分55-4的一端在X方向上夹着部分CT3。X方向上的部分55-4的另一端、及X方向上的部分55-5的一端在X方向上夹着部分DM。

多个部分55-1～55-5分别具有相互同等的厚度d。多个部分55-1～55-5的各自的第2面位于与导电体层30及绝缘体层54的各自的第1面同等的高度(也就是说，与导电体层30及绝缘体层54的各自的第1面相接)。由此，多个部分55-1～55-5的各自的第1面位于相互同等的高度。因此，配线层60a、60b、及60c中多个部分55-1～55-5的各自的第1面上所设置的部分(包含部分XL1及XL2)的第2面位于相互同等的高度。

导电体层38的第1面位于比部分55-1～55-5的各自的第2面高出间隔d1、比部分55-1～55-5的各自的第1面低间隔d2(d2＝d－d1)的位置。导电体层39的第1面例如位于与导电体层38的第1面同等的高度。

接下来，参照图8，对配线层60a～60c的沿着XY平面的截面的构成进行说明。图8是沿着图7的VIII-VIII线的半导体存储装置1的剖视图。

如图8所示，在XY平面中，部分CT1例如设置成矩形状，该矩形状具有与X方向平行的边、及比该与X方向平行的边长的与Y方向平行的边。部分CT1的沿着Y方向的长度例如比导电体层30(在图8中，由点划线表示)的沿着Y方向的长度短。

在XY平面中，例如连接于各种电路11～17中相互不同的电路的多个导电体层38以沿着Y方向排列的方式设置。多个导电体层38例如设置在部分CT1的沿着Y方向的一端到另一端的范围内。

部分CT2在XY平面中包围多个导电体层38，例如设置为矩形状，该矩形状具有与X方向平行的边、及比该与X方向平行的边长的与Y方向平行的边。

在XY平面中，例如连接于各种电路11～17中相互不同的电路的多个导电体层39以沿着Y方向排列的方式设置。

另外，在半导体存储装置1的第1面中多个电极焊垫PD(在图8中，由单点划线表示)以沿着Y方向排列的方式设置。

在XY平面中，例如分别具有与X方向平行的边、及与Y方向平行的边且相互电切断的多个部分CT3以沿着Y方向排列的方式设置。多个部分CT3分别在XY平面中包围沿着Y方向排列的2个导电体层39的组。多个部分CT3分别包含在相互电切断的多个配线层60b中的任一个中，利用对应的配线层60b的一部分(在图8中，由虚线表示)连接于对应的电极焊垫PD。由此，所述组中所包含的2个导电体层39连接于多个电极焊垫PD中的任一个共通的电极焊垫PD。

此外，在图8的例子中，示出了8个导电体层38设置在导电体层30的沿着Y方向的一端到另一端的范围内的例子，但是多个导电体层38的数量、及设置多个导电体层38的范围并不限定于此。多个导电体层38的数量也可为7个以下或9个以上。另外，多个导电体层38例如也可仅设置在多个电极焊垫PD中任一个的沿着Y方向的一端到另一端的范围内。

另外，在图8的例子中，示出了2个导电体层39连接于同一电极焊垫PD的例子，但是连接于同一电极焊垫PD的导电体层39的数量并不限定于此。例如，也可对1个电极焊垫PD设置1个或3个以上的导电体层39。在该情况下，多个部分CT3分别在XY平面中包围1个或3个以上的导电体层39。

1.2半导体存储装置的制造方法

以下，使用图9～图16对实施方式的半导体存储装置1的制造工序的一例进行说明。图9～图16分别表示实施方式的半导体存储装置1的制造工序中的半导体存储装置1的截面构造的一例。此外，图9～图11所示的各制造工序的剖视图所示的区域对应于使图6所示的半导体存储装置1的存储器芯片1-2的区域上下反转后的区域。另外，图12～图16所示的各制造工序的剖视图所示的区域对应于图6所示的区域。

首先，如图9所示，在半导体衬底100的第2面上，岛状地形成牺牲层101。具体来说，牺牲层101在遍及半导体衬底100的第2面上形成之后，通过使用光刻法及各向异性蚀刻的处理，将除例如要形成部分CT1～CT3、及DM的预定的区域外的部分去除。牺牲层101例如包含氮化硅等。

接下来，如图10所示，以填埋半导体衬底100的第2面中去除了牺牲层101的区域的方式，形成绝缘体层55。绝缘体层55例如以相对于牺牲层101平坦的方式形成。具体来说，首先，在半导体衬底100及牺牲层101的第2面上，例如以沿着Z2方向成为大致一样的厚度的方式形成绝缘体层55。然后，利用CMP(Chemical Mechanical Polishing，化学机械抛光)等处理来平坦化。

接下来，如图11所示，形成存储单元阵列10、及导电体层36～39。具体来说，例如存储单元阵列10形成在牺牲层101及绝缘体层55的第2面中的如下区域上，该区域包含设置于与部分CT1对应的区域的牺牲层101、且不包含设置于与部分CT2、CT3、及DM对应的区域的牺牲层101。接着，以覆盖存储单元阵列10的方式形成绝缘体层54。在绝缘体层54，通过使用光刻法及各向异性蚀刻等的处理，在形成导电体层37～39的预定的区域形成孔。以填埋形成在绝缘体层54的孔的方式，形成导电体层37～39。在形成导电体层37～39之后，以与对应的导电体层37～39的第2端相接的方式分别形成多个导电体层36。

在所述图11相关的工序中，存储单元阵列10内的导电体层30以与形成部分CT1的预定的区域的牺牲层101相接的方式形成。导电体层38以如下方式形成，即，导电体层38的第1面与形成部分CT2的预定的区域的牺牲层101相接，且位于该牺牲层101的第1面与第2面之间(也就是说，不与半导体衬底100接触)。导电体层39以如下方式形成，即，导电体层39的第1面与形成部分CT3的预定的区域的牺牲层101相接，且位于该牺牲层101的第1面与第2面之间(也就是说，不与半导体衬底100接触)。

接下来，如图12所示，将存储器芯片1-2与利用未图示的工序形成的电路芯片1-1通过贴合处理来贴合。具体来说，以包含在存储器芯片1-2的一端且作为连接焊垫BP发挥功能的导电体层36与包含在电路芯片1-1的一端且作为连接焊垫BP发挥功能的导电体层84对向的方式配置。然后，通过热处理将对向的连接焊垫BP彼此接合。此外，由于电路芯片1-1使用与存储器芯片1-2不同的半导体衬底70来形成，所以图9～图11所示的形成存储器芯片1-2的工序与形成电路芯片1-1的工序可并行地进行。

接下来，如图13所示，利用CMP等将半导体衬底100去除，牺牲层101露出到半导体存储装置1的第1面。

接下来，如图14所示，通过湿式蚀刻或干式蚀刻，将牺牲层101选择性地去除。通过本工序，设置有部分CT1、CT2、CT3、DM的预定的区域露出到半导体存储装置1的第1面。

接下来，如图15所示，例如将露出到半导体存储装置1的第1面的设置有部分DM的预定的区域用作位置对准图案，形成配线层60a、60b、及60c。具体来说，在绝缘体层55的第1面上、导电体层30及绝缘体层54的第1面中未设置绝缘体层55的部分上、以及导电体层38及39的第1面上，配线层以沿着Z方向的厚度成为大致一样的方式形成。然后，通过例如使用光刻法及蚀刻的处理等，形成分割部DIV1及DIV2，将配线层分离为配线层60a、60b、及60c。通过本工序，形成部分CT1～CT3、及DM。

接下来，如图16所示，形成电极焊垫PD、及在电极焊垫PD的第1面具有开口部的绝缘体层56。首先，在部分XL2的第1面上形成电极焊垫PD。然后，在半导体存储装置1的第1端，除了开口部以外形成绝缘体层56。

此外，以上所说明的制造工序只不过为一例，也可在各制造工序之间插入其它处理，也可更换制造工序的次序。

1.3效果

根据实施方式，能够抑制制造成本增加，且提高半导体存储装置的特性。以下对实施方式的效果进行说明。

根据实施方式，在存储器芯片1-2的制造工序中，牺牲层101在半导体衬底100的第2面上的与部分CT1～CT3、及DM对应的区域，相互分离地形成。绝缘体层55以填埋牺牲层101的相互分离的区域、且第2面相对于牺牲层101的第2面平坦的方式形成。在将存储器芯片1-2与电路芯片1-1贴合之后，将半导体衬底100及牺牲层101去除。然后，在去除了牺牲层101而形成着图案的存储器芯片1-2的第1面上，形成配线层60a～60c。

在利用这样的制造方法制造出的半导体存储装置1中，配线层60a与导电体层30及绝缘体层54的接触面、配线层60b及60c与绝缘体层54的接触面位于同等的高度。多个部分55-1～55-5的第1面位于相互同等的高度。配线层60a～60c中多个部分55-1～55-5的第1面上所设置的部分的第2面位于相互同等的高度。导电体层38及39以导电体层38及39的各自的第1端位于导电体层30及绝缘体层54的各自的第1面、与部分55-1～55-5的第1面之间的方式设置。

如果为利用如上所述的制造方法制造的半导体存储装置1，那么能够利用相同的工序使形成部分CT1～CT3、及DM的预定的区域露出。因此，与在将存储器芯片及电路芯片贴合之后，在半导体存储装置的第1面，利用不同的工序形成供部分CT1～CT3、及DM形成的预定的各区域的情况相比，能够抑制制造成本增加。

另外，导电体层30的第1面中连接于部分CT1的预定的区域因牺牲层101的去除而露出。由此，与在形成部分CT1时，例如使用光刻法等使由绝缘体层覆盖的导电体层的一部分露出，在该露出的一部分形成配线层与导电体层的连接部的情况相比，能够抑制导电体层30、及存储器柱MP的损伤。通过抑制导电体层30的损伤，能够抑制导电体层30与配线层60a之间的电阻增加。另外，通过抑制存储器柱MP的损伤，能够将部分CT1设置在例如设置存储器柱MP的区域的Z1方向上的正上方。由此，也能够抑制导电体层30与配线层60a之间的电阻增加。通过这些情况，能够容易地连接半导体存储装置1内的存储单元阵列10与各种电路11～17之间。因此，能够提高半导体存储装置1的特性。

2.实施方式的变化例

所述实施方式能够进行各种变化。

以下，对实施方式的变化例的半导体存储装置进行说明。以下，省略关于与实施方式同等的构成及制造方法的说明，主要对与实施方式不同的构成及制造方法进行说明。此外，通过变化例也能够发挥与实施方式同等的效果。

2.1第1变化例

在所述实施方式中，示出了配线层60a与导电体层30在导电体层30的第1面中的一处利用1个部分CT1连接的情况，但是并不限定于此。例如，配线层60a与导电体层30也可在导电体层30的第1面中的多处利用多个部分CT1连接。

使用图17对第1变化例的半导体存储装置1进行说明。图17对应于实施方式中的图6。

如图17所示，第1变化例的半导体存储装置1在导电体层30的第1面中，具有未设置绝缘体层55的多个部分。

在第1变化例中，配线层60a在导电体层30的第1面中未设置绝缘体层55的多个部分，具有将配线层60a与导电体层30连接的多个部分CT1。由于多个部分CT1的各自的XZ平面中的形状与实施方式中的部分CT1同等，所以省略其说明。

接下来，参照图18，对配线层60a中多个部分CT1的沿着XY平面的截面的构成进行说明。图18是沿着图17的XVIII-XVIII线的半导体存储装置1的剖视图。

如图18所示，在XY平面中，多个部分CT1分别具有与实施方式中的部分CT1同等的形状，且以沿着X方向排列的方式配置。由此，配线层60a以在XY平面中，分别沿着Y方向较长地延伸的多个部分CT1配置为条纹状的方式设置。

此外，在所述第1变化例中，示出了设置3个部分CT1的例子，但是并不限定于此。多个部分CT1也可设置2个或4个以上。

根据第1变化例，配线层60a与导电体层30利用多个部分CT1连接。由此，能够抑制配线层60a与导电体层30的接触面积的减少，进而抑制配线层60a及导电体层30之间的电阻增加。因此，能够将半导体存储装置1内的存储单元阵列10与各种电路11～17之间容易地连接。因此，能够进而提高半导体存储装置1的特性。

2.2第2变化例

在所述实施方式及第1变化例中，示出了配线层60a在部分CT1中与导电体层30直接地连接的情况，但是并不限定于此。例如，也可在导电体层30的第1端，导电体层30包含硅化的部分，经由该硅化的导电体层30的部分将配线层60a与导电体层30连接。

使用图19对第2变化例的半导体存储装置1进行说明。图19对应于实施方式中的图6。

如图19所示，在第2变化例中，导电体层30在导电体层30的第1端，在连接于部分CT1的区域包含硅化的部分30S。该硅化的部分30S例如包含硅化钛、硅化镍、硅化钴等。

此外，在图19所示的例子中，示出了导电体层30利用配线层60a的1个部分CT1连接的情况，但是并不限定于此。例如，在配线层60a包含多个部分CT1的情况下，导电体层30也可在连接于这些多个部分CT1的各部分的区域中，以分别包含硅化的部分30S的方式设置。

接下来，对第2变化例的半导体存储装置1的制造方法进行说明。

在第2变化例中，在实施方式中的图15的工序之前，在实施方式中的图14的工序中，使用RTA(Rapid Thermal Annealing，快速高热退火)处理等，将露出到半导体存储装置1的第1面的导电体层30的部分硅化。由此，在导电体层30的第1端形成硅化的部分30S。

根据第2变化例，配线层60a与导电体层30经由导电体层30内的硅化的部分30S而连接。由此，能够进而抑制配线层60a及导电体层30之间的电阻增加。因此，能够将半导体存储装置1内的存储单元阵列10与各种电路11～17之间进而容易地连接。因此，能够进而提高半导体存储装置1的特性。

3其它

以上对几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其它的各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书中所记载的发明及与其均等的范围中。

[符号的说明]

1 半导体存储装置

2 存储器控制器

3 存储器系统

4 主机设备

10 存储单元阵列

11 输入输出电路

12 逻辑控制电路

13 寄存器

13-1 地址寄存器

13-2 指令寄存器

14 序列发生器

15 电压产生电路

16 行解码器

17 感测放大器模块

20 CPU

21 内置存储器

22 缓冲存储器

23 NAND I/F

24 主机I/F

30～39、81～84 导电体层

50～57 绝缘体层

60a、60b、60c 配线层

70、100 半导体衬底

80 栅极电极

90 芯部件

91 半导体膜

92 隧道绝缘膜

93 电荷蓄积膜

94 阻挡绝缘膜

95 半导体部

101 牺牲层

NS NAND串

MU 存储单元单位

SU 串单位

SHE 狭缝。

Claims

1.一种半导体存储装置，具备：

衬底；

多个第1导电体层，在所述衬底的上方沿着第1方向积层；

第2导电体层，设置在所述多个第1导电体层的上方；

第1半导体层，在所述多个第1导电体层内沿着所述第1方向延伸，且与所述第2导电体层相接；

电荷蓄积层，设置在所述第1半导体层与所述多个第1导电体层之间；

第1触点，在所述衬底的上方沿着所述第1方向延伸；以及

第1配线层，包含与所述第2导电体层相接的第1部分、与所述第1触点相接的第2部分、及将所述第1部分及所述第2部分之间连接的第3部分；

所述第1配线层的第1部分及第2部分沿着所述第1方向，位于所述第2导电体层与所述第1配线层的第3部分之间。

2.根据权利要求1所述的半导体存储装置，其中

所述第1触点的上表面沿着所述第1方向，位于所述第2导电体层的上表面与所述第1配线层的第3部分的下表面之间。

3.根据权利要求1所述的半导体存储装置，其中

所述第1配线层还具备与所述第2导电体层相接的第4部分。

4.根据权利要求1所述的半导体存储装置，其中

所述半导体存储装置还具备：

第2触点，在所述衬底的上方沿着所述第1方向延伸；以及

第2配线层，包含与所述第2触点相接的第1部分、及连接于所述第1部分的第2部分，且与所述第1配线层分离地设置；

所述第2配线层的第2部分沿着所述第1方向，位于比所述第2配线层的第1部分靠上方处。

5.根据权利要求4所述的半导体存储装置，其中

所述第2配线层的第1部分沿着所述第1方向，位于比所述第2导电体层靠上方处。

6.根据权利要求5所述的半导体存储装置，其中

所述第2触点的上表面沿着所述第1方向，位于所述第2导电体层的上表面与所述第2配线层的第2部分的下表面之间。

7.根据权利要求4所述的半导体存储装置，其中

所述半导体存储装置还具备焊垫，所述焊垫与所述第2配线层的第2部分的上表面相接，且经由所述第2配线层的第2部分而连接于所述第2配线层的第1部分。

8.根据权利要求4所述的半导体存储装置，其中

所述半导体存储装置还具备第3配线层，所述第3配线层沿着所述第1方向，设置在所述第1配线层的第3部分及所述第2配线层的第2部分与所述第2导电体层之间，且与所述第1配线层及所述第2配线层分离地设置。

9.根据权利要求8所述的半导体存储装置，其中

所述第3配线层在与所述第1方向正交的平面中，设置在所述半导体存储装置的外周区域。

10.根据权利要求1所述的半导体存储装置，其中

所述第2导电体层包含硅，

所述第2导电体层的上端中与所述第1配线层相接的部分包含硅化物。

11.根据权利要求4至10中任一项所述的半导体存储装置，其中

所述第1配线层的第3部分与所述第2配线层的第2部分设置在与所述第1方向正交的同一平面上。

12.根据权利要求8或9所述的半导体存储装置，其中

所述第1配线层的第1部分及第2部分、所述第2配线层的第1部分、及所述第3配线层设置在与所述第1方向正交的同一平面上。

13.根据权利要求4至10中任一项所述的半导体存储装置，其中

所述半导体存储装置还具备：

第1电路及第2电路，设置在所述衬底；

第1接合金属，连接于所述第1电路，且连接于所述第1触点；以及

第2接合金属，连接于所述第2电路，且连接于所述第2触点；

所述第1接合金属与所述第2接合金属设置在与所述第1方向正交的同一平面上。

14.根据权利要求1至10中任一项所述的半导体存储装置，其中

所述第2导电体层为源极线。